JP2007096104A - 半導体装置 - Google Patents
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Abstract
【解決手段】基板に、第1配線層111と、前記第1配線層111の上層に層間絶縁膜132と、前記層間絶縁膜132の上面に開口部を有し前記層間絶縁膜にホール112Aと、前記ホール112A内壁面を被覆する第1金属層112と、前記第1金属層112で被覆されたホール112A内に第2金属層113と、前記第1金属層112の上層に誘電絶縁膜135と、前記誘電絶縁膜135の上層に第2配線層114−116と、を備え、前記ホール112A内壁面を被覆する第1金属層112が前記誘電絶縁膜135下層の下部電極の少なくとも一部を形成し、前記第2配線層114−116の前記下部電極に対向する部分が前記誘電絶縁膜上層の上部電極P1を形成し、前記下部電極、誘電絶縁膜135および上部電極P1によってコンデンサ160が形成されている。
【選択図】図14A
Description
ば、下記特許文献1)。
図1に、本半導体装置の基本構造例を示す。図1は、MIM構造を含む半導体装置の断面図である。図1のように、この半導体装置は、半導体基板300と、半導体基板300上に形成されたシリコン酸化膜(SiO2)301と、シリコン酸化膜301上に形成されたシリコン窒化膜(SiN)302と、シリコン窒化膜302上に形成されたシリコン酸化膜303と、シリコン酸化膜303に形成された溝部309と、溝部309の底面および側面を被覆するバリアメタル膜310と、バリアメタル膜310内の溝状部分に充填された金属配線311(Cu)と、金属配線311(およびシリコン酸化膜303)の上層に形成されたシリコン窒化膜331と、シリコン窒化膜331上に形成されたMIM構造360と、MIM構造360(およびシリコン窒化膜331)上に形成されたシリコン酸化膜333と、シリコン酸化膜333上に形成されたシリコン窒化膜334と、シリコン窒化膜334上に形成されたシリコン酸化膜335と、シリコン酸化膜335に形成された溝部339と、溝部339に埋め込まれた金属配線336と、金属配線336と同種の金属(Cu)が充填され金属配線336をMIM構造に接続するホール337A、337Bと、同様に金属配線336を金属配線311に接続するホール337Cと、金属配線336と同種の金属(Cu)が充填された溝部339およびホール337A−337Cを含む構造の内面を被覆するバリアメタル膜338とを有している。
差を利用するものがある。ところが、図1のようなダマシン構造の上層にMIM素子形成の目的で金属層を成膜する場合には、前層の位置を検出するための段差を利用する必要がある。
膜310、および、金属配線311の層が除去され、図1下方部分の第1層目のダマシン構造が形成される。このように、ダマシン構造は、溝部309にバリアメタル膜310および金属配線311が埋め込まれて平坦化された構造をいう。ここで、バリアメタル膜310は、例えば、窒化タンタル(TaN)である。また、金属配線311は、例えば、銅(Cu)である。
するビア層(層間絶縁膜333)が形成される。
ュアルダマシン構造内(層間絶縁膜であるシリコン酸化膜333内)に埋め込み形成することが可能となる。
誘電絶縁層/Metal層間膜内段差として記述している。ここで、HM(ハードマスク)は
、図1のMIM構造360の最上部の窒化膜または炭化膜(SiN or SiC)を示す。また、層間膜内段差とは、図1の右側部分で層間絶縁膜303に形成されたマーク350の意味である。
電絶縁層/Metal段差として記述している。
の平面領域に包含させる必要があり、配線のレイアウトパターンの自由度が低くなる。すなわち、MIM構造の電極の平面領域の境界線を越えて配線をレイアウトできないため、下層配線に引き出すことが必要となる。したがって、基板に近い層に、電極の引き出し配線が存在することになる。容量素子は基板からできる限り遠い箇所に配置される方が、寄生容量の低減につながるため、このような構成では、寄生抵抗の低減の効果があるが、寄生容量の点で問題が生じる。
以下、図4Aから図16Cの図面に基づいて、本発明の第1実施形態に係る半導体装置を説明する。本半導体装置では、ダマシン構造の上層に金属(Al)配線およびタングステンのプラグ層が形成されるとともに、工程数の追加を極力少なくして、MIM素子が形成される。以下、半導体装置の製造工程を説明する。
膜し、パターニングする工程を示している。また、図4Bは、マーク部における同様の工程を示している。
まず、化学機械的研磨法(Chemical-Mechanical-Polishing:CMP法)にて金属層111、および、バリアメタル膜110の層間絶縁膜103上にある余剰な膜が除去される。その結果、層間絶縁膜103、エッチングストッパ膜102に形成された溝部110A内にのみ金属層111、バリアメタル膜110が残るように平坦化処理される。これにより、MIM部と通常部(図5A)、マーク領域(図5B)にそれぞれ、金属層111とバリアメタル膜110とを有するダマシン配線111Aが形成される(図6A参照)。
法により70nm成膜される。続いて、層間絶縁膜(例えばSiO2 600nm)132(図6A参照)が成膜される。
この場合、図9Aに示されるようにMIM部、および通常部のホール112Aには金属層113が埋め込まれた状態で残っている。これにより、グルー層112および金属層113を含むプラグ層113Aが形成される。また、図9Bに示されるようにマーク領域では、マーク150の段差が残存した状態で、金属層113が残っている。
像され、MIM部の上部電極パターン、通常部の回路パターン(図13A)、および、マーク領域のパターン(図13B)が同時に形成される。このとき、先に説明した段差を利用して、位置合わせが行われる。通常部に正確に合わせる際には、グルー層112と金属層113、誘電絶縁膜135によって作られた段差MK1(図13参照)を利用すればよく、MIM部に正確に合わせるには、それぞれの層にて形成されたマーク部のパターン(図13Bの段差MK2、段差MK3等)を適宜利用すればよい。いずの段差を利用するかは、位置合わせの精度、および、前層とのパターンの余裕度をどのように取るのかによって変わることになる。本実施形態では、通常部に合わせる形にて説明を行う。
《第2実施形態》
図17A−図18Bの図面に基づいて本発明の第2実施形態を説明する。上記第1実施形態においては、図16Aに示すように、上部電極P1が下層方向に投影された平面領域に、誘電絶縁膜135のパターンの平面領域が包含される構成となっている。しかしながら、逆に、上記上部電極P1の平面領域が、誘電絶縁膜135の領域、あるいは、下部電極(グルー層112)の領域に、部分的には内包されていても構わない。すなわち、誘電絶縁膜135の平面領域、あるいは、下部電極(グルー層112)の平面領域が、少なくとも部分的に上部電極P1の平面領域を包含している構成であってもよい。本実施形態はそのような半導体装置の構成を示す。本実施形態の半導体装置の他の構成および作用は、第1実施形態と同様である。そこで、同一の構成要素については、同一の符号を付してその説明を省略する。
部分を形成するために必要となる。
《第3実施形態》
以下、図19から図23の図面に基づいて本発明の第3実施形態を説明する。上記第1実施形態および第2実施形態においては、プラグ層113Aを構成するホール112Aの断面形状は、概略正方形に近い矩形であった。しかし、ホール112Aの断面形状は、必ずしも、そのような形状に限定されない。本実施例では、上部/下部電極や通常配線部とダマシン配線を接続するプラグ層113Aのホール112Aの断面形状の変形例を説明する。本実施形態の他の構成および作用については、第1実施形態および第2実施形態の場合と同様である。そこで、第1実施形態および第2実施形態と同一の構成については、同一の符号を付してその説明を省略する。
《第4実施形態》
図24から図26の図面に基づいて本発明の第4実施形態に係る半導体装置を説明する
。上記第1実施形態から第3実施形態では、下部電極(グルー層112、金属層113)からダマシン配線111Aに引き出すプラグ層113Aのホール112Aが、基本的には下部電極の下に形成されていた。また、プラグ層113Aのホール112Aが誘電絶縁膜135の下側(誘電絶縁膜135を下層方向に投影した層間絶縁膜上の平面領域)かつ上部電極P1の下側(上部電極P1を下層方向に投影した層間絶縁膜上の平面領域)に配置されていた。
《第5実施形態》
図27に基づいて、本発明の第5実施形態に係る半導体装置を説明する。本実施形態では、MIM構造160およびプラグ層113Aのパターン配置条件は第4実施形態と同様である。ただし、本実施形態では、上部電極P1と下部電極(グルー層112および金属層113)に挟まれた誘電絶縁層が複数層積層された半導体装置について説明する。
C=(er×e0×S)/d[F]
C :容量
er:比誘電率
e0:真空の誘電率 8.854×10−10[F/m]
S :対向面積[m2]
d :誘電絶縁層厚さ[m]
で表記される。絶対容量を大きくするためには、誘電絶縁層の厚みを薄くする、あるいは、誘電絶縁層の比誘電率を大きくすることが有効になる。しかしながら単純に膜厚を薄くすると、耐圧面での劣化懸念が増加する。そこで、耐圧面での特性のよい材料と比誘電率の高い材料を組み合わせることも解決手段となりえる。
《第6実施形態》
図28に基づいて、本発明の第6実施形態に係る半導体装置を説明する。上記第6実施形態では、誘電絶縁層に第1誘電絶縁膜140および第2誘電絶縁膜141を含む積層構造が形成された。本実施形態では、その変形例として上記誘電絶縁層の端部が上部電極P1の端部と部分的に揃う半導体装置について説明する。本実施形態における他の構成および作用は、第5実施形態の場合と同様である。そこで、第5実施形態の場合と同一の構成要素については、同一の符号を付してその説明を省略する。
P1の端部と第1誘電絶縁膜140、第2誘電絶縁膜141(以下、単に誘電積層構造140、141ともいう)の端部が揃っている点である。すなわち、上部電極P1側方の端部面と誘電絶縁構造140、141側方の端部面とが下部電極に対して略垂直な平面を構成している。これは、図27と同様な工程を行う際の上部電極P1のエッチング工程において、積層された誘電絶縁膜までが除去された形状である。
《第7実施形態》
図29から図32の図面に基づいて、本発明の第7実施形態を説明する。上記第5実施形態および第6実施形態では、誘電絶縁膜が積層されている半導体装置について説明した。本実施形態では、積層する誘電絶縁膜の厚みをさらに薄し、よりMIM部の絶縁容量を大きくすることが可能な構造形成方法について説明する。すなわち、本実施形態では、第2誘電絶縁膜をダミーの絶縁膜として使用する。ダミーとは、パターン形成工程においてエッチングのマスクとして存在するが、パターン形成後には消滅し、MIM素子の構成要素とならない絶縁膜をいう。その結果、誘電絶縁層は、ダミーの絶縁膜以外の絶縁膜によって構成されることになる。
《第8実施形態》
図34から図39の図面に基づいて本発明の第8実施形態に係る半導体装置を説明する。上記で説明したそれぞれの実施形態においては、MIM部と通常部の基本的な工程、上部電極と下部電極の平面的なレイアウト、ホールパターンの平面的なレイアウト、誘電絶縁膜の形成方法の詳細およびその変形例について述べた。本実施形態では、下部電極自体の寄生抵抗の低減に関する技術的な変形について述べる。他の構成および作用は、第1実施形態から第7実施形態と同様である。そこで、上記実施形態と同一の構成については、同一の符号を付してその説明を省略する。
120、グルー層112、金属層113によって下部電極を構成できる。このような構成により、図34−39に示した構成と比較して、ホール112A(グルー層112および金属層113)の上層を平坦化しやすくなる。層間絶縁膜132上に、グルー層112がまばらに残存することがないからである。また、グルー層112の層間絶縁膜132上の部分と金属層113とが形成する段差(図9A参照)の発生を低減できる。したがって、MIM部の特性(静電容量、絶縁耐圧等)のばらつきを低減できる。
《その他の変形例》
他の平面的なレイアウト例を示す。図42は、図25の上部電極形状をほぼそのまま残し、ダマシン配線を上部電極P1の周囲に沿った形で配置し、上部電極P1とは上部電極引き出し部(延長部分P1A)のみで重なりを持たせ、上部電極P1の下には配線は配置していない構造の半導体装置を示している。上部電極P1と下部電極(グルー層112)との重複部分の下にはホールパターン112Aは配置されていない。下部電極と上部電極P1の重複部分には、ホールパターンが配置しない構造であるため、MIM部の容量素子の部分に段差が発生しない構造となっている。
、112D、135C、135Dが形成されている。
《実施形態のその他の効果》
図49に、上記第1実施形態から第8実施形態でのアライメントマークによる位置合わせ系列を示す。図49に示すように、図4Aから図48に示した半導体装置の構成では、ホール112A形成時の段差であるマーク150によって、上層のMIM部の下部電極(CAP1のマスク)の位置合わせができる。したがって、図1−3のように、CALで示される掘り起こし層を別途のマスクで形成する必要がなく、マスク数および工程数を低減できる。
図31に示す半導体装置は、7層の銅配線と1層のアルミ配線とにより多層配線構造を構成したものである。
絶縁膜416内にビア部が埋め込まれ、層間絶縁膜418内に配線部が埋め込まれた配線層420が形成されている。
装置が形成されている。
以下、本発明の諸態様を付記としてまとめて記載する。
(付記1)
半導体基板上に形成される第1配線層と、
前記第1配線層の上層に形成される層間絶縁膜と、
前記層間絶縁膜の上面に開口部を有し前記層間絶縁膜に形成されるホールと、
前記ホール内壁面を被覆する第1金属層と、
前記第1金属層で被覆されたホール内に埋め込まれる第2金属層と、
前記第1金属層の上層に形成される誘電絶縁膜と、
前記誘電絶縁膜の上層に形成される第2配線層と、を備え、
前記ホール内壁面を被覆する第1金属層を含んだ下部電極と、前記第2配線層の前記下部電極に対向する部分を含んだ上部電極とによってなるコンデンサを含む半導体装置。(1)
(付記2)
前記第1金属層が前記ホール内壁面から前記開口部を通り前記層間絶縁膜と前記誘電絶縁膜との間に延在している付記1に記載の半導体装置。(2)
(付記3)
前記延在する第1金属層の上層に第3金属層が形成され、前記第3金属層が前記下部電極の少なくとも一部を構成する付記2に記載の半導体装置。(3)
(付記4)
前記層間絶縁膜の上層に前記第1金属層または第2金属層に接続される第3金属層が形成され、前記第3金属層が前記下部電極を構成する付記1または2に記載の半導体装置。(4)
(付記5)
前記ホールが、前記上部電極を基板下層方向に投影した層間絶縁膜上の平面領域に前記上部電極に対向して形成されている付記1から4のいずれかに記載の半導体装置。
(付記6)
前記ホールが、前記上部電極を基板下層方向に投影した層間絶縁膜上の平面領域の外側領域に形成され、前記第1金属層が前記平面領域から前記ホールが形成された外側領域まで延伸されている付記1から3のいずれかに記載の半導体装置。(5)
(付記7)
前記ホールが、前記上部電極を基板下層方向に投影した層間絶縁膜上の平面領域の外側領域に形成され、前記第3金属層が前記平面領域から前記ホールが形成された外側領域まで延伸されている付記4に記載の半導体装置。(6)
(付記8)
半導体基板上に形成される第1配線層と、
前記第1配線層の上層に形成される層間絶縁膜と、
前記層間絶縁膜の上面に開口部を有し前記層間絶縁膜に形成されるホールと、
前記ホール内壁面を被覆する第1金属層と、
前記第1金属層で被覆されたホール内に埋め込まれる第2金属層と、
前記層間絶縁膜上に形成され前記第1金属層および第2金属層に接続される第3金属層
と、
前記第3金属層の上層に形成される誘電絶縁膜と、
前記誘電絶縁膜の上層に形成される第2配線層と、を備え、
前記第3金属層を含んだ下部電極と、前記第2配線層の前記下部電極に対向する部分を含んだ上部電極とによってなるコンデンサを含んだ半導体装置。(7)
(付記9)
前記第1配線層は、ダマシン配線層である付記1から8のいずれかに記載の半導体装置。
(付記10)
前記ホールの形成とともに、前記ホールを含む層に前記ホールの上層を重ね合わせるための合わせマークとして段差が形成され、前記段差の上層では、段差残りが形成されている付記1から9のいずれかに記載の半導体装置。(8)
(付記11)
前記誘電絶縁膜の平面領域は、前記上部電極を略下層方向に投影した平面領域に含まれている付記1から10のいずれかに記載の半導体装置。
(付記12)
前記ホールのうち前記下部電極の下層に配置されるホールの断面は、第1方向の幅が前記第1方向に略直交する第2方向の幅よりも長い溝状の形状を有する付記1から11のいずれかに記載の半導体装置。
(付記13)
前記第1配線層に含まれる配線が、前記上部電極を下層方向に投影した前記第1配線層の平面領域に形成される付記1から12のいずれかに記載の半導体装置。
(付記14)
前記第1配線層に含まれる配線が、前記上部電極を下層方向に投影した前記第1配線層の平面領域の外側領域に形成される付記1から13のいずれかに記載の半導体装置。
(付記15)
前記第2配線層は、当該半導体装置内の配線層のうち最も上層に位置する配線層であり、前記第1配線層は、当該半導体装置内で第2配線層の下層に位置する配線層である付記1から14のいずれかに記載の半導体装置。
(付記16)
前記第1配線および第2配線層を当該半導体装置外に接続するリードを接続可能なパッド部をさらに備え、
前記上部電極は、前記パッド部と略同一の材質で形成される付記1から15のいずれかに記載の半導体装置。
(付記17)
前記第2配線層の上層にカバー構造をさらに備える付記1から16のいずれかに記載の半導体装置。
(付記18)
前記上部電極側方の端部面と前記誘電絶縁膜側方の端部面とが前記下部電極に対して略垂直な平面を構成する付記1から17のいずれに記載の半導体装置。
(付記19)
前記誘電絶縁膜が特性の異なる複数の積層された誘電体膜を有する付記1から18のいずれかに記載の半導体装置。
(付記20)
半導体基板上に第1配線層を形成する工程と、
前記第1配線層の上層に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面に開口部を有するホールを形成する工程と、
前記ホール内壁面を第1金属層で被覆する工程と、
前記第1金属層で被覆されたホール内に第2金属層を埋め込む工程と、
前記第1金属層の上層に誘電絶縁膜を形成する誘電層形成工程と、
前記誘電絶縁膜の上層に第2配線層を形成する工程と、を備え、
前記ホール内壁面を被覆する第1金属層が前記誘電絶縁膜下層の下部電極の少なくとも一部を形成し、前記第2配線層の前記下部電極に対向する部分が前記誘電絶縁膜上層の上部電極を形成し、前記下部電極、誘電絶縁膜および上部電極によってコンデンサが形成された半導体装置の製造方法。(9)
(付記21)
前記誘電層形成工程は、第1絶縁層を形成する工程と、
前記第1絶縁層上に第2絶縁層を形成する工程と、
前記第2絶縁層上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記第2絶縁層にパターン形成する工程と、
前記レジストパターンを剥離する工程と、
前記第2絶縁層に形成されたパターンをマスクとし前記第1絶縁層にパターン形成する工程とを備え、
前記第2絶縁層は、前記第1絶縁層のパターン形成とともに、または、前記第1絶縁層のパターン形成後に除去される付記20に記載の半導体装置の製造方法。(10)
101、103、132、301、303、333、335 層間絶縁膜(シリコン酸化膜)
102、302 シリコン窒化膜(ストッパ膜)
110、114、116、338 バリアメタル膜
110A 溝部
111 金属層(Cu)
112 グルー層
112A ホール
113 金属層(W)
113A プラグ層
115 金属層(AlCu)
120 補助金属
135 誘電絶縁膜
136、137 絶縁膜
150、350 アライメントマーク
201−205 フォトレジスト
331、334 シリコン窒化膜
336 金属(Cu)
337A−337A ホール
Claims (10)
- 半導体基板上に形成される第1配線層と、
前記第1配線層の上層に形成される層間絶縁膜と、
前記層間絶縁膜の上面に開口部を有し前記層間絶縁膜に形成されるホールと、
前記ホール内壁面を被覆する第1金属層と、
前記第1金属層で被覆されたホール内に埋め込まれる第2金属層と、
前記第1金属層の上層に形成される誘電絶縁膜と、
前記誘電絶縁膜の上層に形成される第2配線層と、を備え、
前記ホール内壁面を被覆する第1金属層を含んだ下部電極と、前記第2配線層の前記下部電極に対向する部分を含んだ上部電極とによってなるコンデンサを含む半導体装置。 - 前記第1金属層が前記ホール内壁面から前記開口部を通り前記層間絶縁膜と前記誘電絶縁膜との間に延在している請求項1に記載の半導体装置。
- 前記延在する第1金属層の上層に第3金属層が形成され、前記第3金属層が前記下部電極の少なくとも一部を構成する請求項2に記載の半導体装置。
- 前記層間絶縁膜の上層に前記第1金属層または第2金属層に接続される第3金属層が形成され、前記第3金属層が前記下部電極を構成する請求項1または2に記載の半導体装置。
- 前記ホールが、前記上部電極を基板下層方向に投影した層間絶縁膜上の平面領域の外側領域に形成され、前記第1金属層が前記平面領域から前記ホールが形成された外側領域まで延伸されている請求項1から3のいずれかに記載の半導体装置。
- 前記ホールが、前記上部電極を基板下層方向に投影した層間絶縁膜上の平面領域の外側領域に形成され、前記第3金属層が前記平面領域から前記ホールが形成された外側領域まで延伸されている請求項4に記載の半導体装置。
- 半導体基板上に形成される第1配線層と、
前記第1配線層の上層に形成される層間絶縁膜と、
前記層間絶縁膜の上面に開口部を有し前記層間絶縁膜に形成されるホールと、
前記ホール内壁面を被覆する第1金属層と、
前記第1金属層で被覆されたホール内に埋め込まれる第2金属層と、
前記層間絶縁膜上に形成され前記第1金属層および第2金属層に接続される第3金属層と、
前記第3金属層の上層に形成される誘電絶縁膜と、
前記誘電絶縁膜の上層に形成される第2配線層と、を備え、
前記第3金属層を含んだ下部電極と、前記第2配線層の前記下部電極に対向する部分を含んだ上部電極とによってなるコンデンサを含んだ半導体装置。 - 前記ホールの形成とともに、前記ホールを含む層に前記ホールの上層を重ね合わせるための合わせマークとして段差が形成され、前記段差の上層では、段差残りが形成されている請求項1から7のいずれかに記載の半導体装置。
- 半導体基板上に第1配線層を形成する工程と、
前記第1配線層の上層に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面に開口部を有するホールを形成する工程と、
前記ホール内壁面を第1金属層で被覆する工程と、
前記第1金属層で被覆されたホール内に第2金属層を埋め込む工程と、
前記第1金属層の上層に誘電絶縁膜を形成する誘電層形成工程と、
前記誘電絶縁膜の上層に第2配線層を形成する工程と、を備え、
前記ホール内壁面を被覆する第1金属層が前記誘電絶縁膜下層の下部電極の少なくとも一部を形成し、前記第2配線層の前記下部電極に対向する部分が前記誘電絶縁膜上層の上部電極を形成し、前記下部電極、誘電絶縁膜および上部電極によってコンデンサが形成された半導体装置の製造方法。 - 前記誘電層形成工程は、第1絶縁層を形成する工程と、
前記第1絶縁層上に第2絶縁層を形成する工程と、
前記第2絶縁層上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記第2絶縁層にパターン形成する工程と、
前記レジストパターンを剥離する工程と、
前記第2絶縁層に形成されたパターンをマスクとし前記第1絶縁層にパターン形成する工程とを備え、
前記第2絶縁層は、前記第1絶縁層のパターン形成とともに、または、前記第1絶縁層のパターン形成後に除去される請求項9に記載の半導体装置の製造方法。
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