KR20010066601A - 반도체 소자의 배선 제조 방법 - Google Patents

반도체 소자의 배선 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제1배선과 제2배선을 제조하고 이들 제1 및 제2 배선 사이를 전기적으로 접속시키기 위한 배선 제조를 간단하고 용이하게 할 수 있는 반도체 소자의 배선 제조 방법에 관한 것이다.
본 발명의 반도체 소자의 배선 제조 방법은 기판에 형성된 반도체 소자 사이를 전기적으로 연결하기 위해 도전 재질로 제1배선을 형성하고 상기 제1배선 위에 절연 재질로 IMD층을 형성하는 과정과, IMD층 위에 사진 식각 공정을 이용하여 접점홀을 형성하는 과정과, 접점홀 위에 도전 재질을 스퍼터링하여 소정의 두께를 갖는 베리어층을 형성하는 과정과, 베리어층 위에 도전 재질을 스퍼터링하여 소정의 두께를 갖는 제2배선층과 상측배선층을 순차적으로 형성하는 과정과, 상측배선층과 제2배선층과 베리어층을 사진 식각 공정을 이용하여 순차적으로 식각하여 제2배선을 형성하는 과정의 순으로 배선 작업을 실시한다.
본 발명은 텅스텐 형성 공정을 제거함으로써 배선 제조 공정을 단순화시켜 생산성을 높일 수 있고 텅스텐 형성 공정으로 인한 브리지(bridge) 등의 오류를 제거할 수 있다.

Description

반도체 소자의 배선 제조 방법 {WIRING MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 배선 제조 방법에 관한 것으로, 특히 반도체 소자의 제1배선과 제2배선을 제조하고 이들 제1 및 제2배선 사이를 전기적으로 접속시키기 위한 배선을 간단하고 용이하게 제조할 수 있는 반도체 소자의 배선 제조 방법에 관한 것이다.
반도체 제조 기술의 급격한 발전으로 소자의 집적도가 증가하고 있다. 반도체 소자의 집적도가 증가함에 따라 소자의 수평 방향의 크기가 보다 작아지게 되어 각 소자간의 전기적인 연결을 위한 공간이 작아지게 된다. 이에 따라 전기적인 배선을 위한 공간을 확보하기 위해 각 소자간의 전기 배선을 다층으로 제조하고 있다.
소자간의 전기적 배선을 다층 배선으로 제조하기 위해 먼저 웨이퍼 표면에 소자를 형성한다. 소자를 형성한 후 각 소자간의 전기적 연결을 위해 1차적으로 하측 배선을 형성한다. 하측 배선으로 전기적으로 연결되지 않은 배선을 전기적으로 연결하기 위해 상측 배선을 형성한다.
상측 배선을 형성하기 전에 상, 하측 배선을 전기적으로 절연시키기 위해 SiO2등의 절연 재질로 IMD(inter-metal dielectric)층을 형성한다. IMD층에는 하, 상측 배선을 전기적으로 연결시키기 위한 접점홀(contact hole)이 형성되며 접점홀에 도전 재질로 접점 플러그를 형성한 후 상측 배선을 형성하여 각 소자간의 전기적인 배선 작업을 완료하게 된다.
반도체 소자의 전기적인 배선 작업을 첨부된 도면을 이용하여 보다 상세하게 설명하면 다음과 같다.
도 1a 내지 도 1h는 종래의 배선 제조 방법을 나타낸 부분 단면도이다. 도시된 바와 같이, 먼저 기판(도시 않음)에 반도체 소자(도시 않음)를 형성한 후 도 1a에서와 같이 도전 재질로 형성한 후 사진 식각 공정을 이용하여 제1배선(1)을 형성한다. 이 후 제1배선(1) 위에 절연 재질로 IMD층(2)을 형성한다. IMD층(2) 위에 사진 공정으로 접점홀(contact hole)(4: 도1b에 도시됨)을 형성하기 위한 감광막 패턴(pattern)(3)을 형성한다.
감광막 패턴(3)이 형성되면 감광막 패턴(3)을 식각 마스크(etching mask)로 사용하여 제1배선(1)이 드러나도록 식각하여 도 1b에서와 같이 접점홀(4)을 형성한다. 접점홀(4) 위에 다시 티타늄(Ti) 등의 도전 재질로 베리어(barrier)층(5a)을 형성한 후 도 1c 및 도1d에서와 같이 텅스텐(W)과 같은 재질로 접점홀(4)이 매몰되도록 형성한다. 텅스템(W)(6a)이 형성되면 에치 백(etch back) 내지 CMP(chemical-mechanical polishing) 공정을 이용하여 베리어층(5a)이 드러나도록연마하여 접점 플러그(6)를 형성한다.
접점 플러그(6)가 형성되면 도 1e에서와 같이 접점 플러그(6) 위에 도전 재질로 하측 배선층(7a), 중간 배선층(7b) 및 상측 배선층(7c)을 순차적으로 형성한다. 하측 배선층(7a), 중간 배선층(7b) 및 상측 배선층(7c)을 형성한 후 도 1g에서와 같이 사진 공정을 이용하여 감광막 패턴(3)을 형성한다. 이 후 이 감광막 패턴(3)을 식각 마스크로 하여 상측 배선층(7a), 중간 배선층(7a) 및 하측 배선층(7a) 및 베리어층(5a)을 순차 식각하여 제2배선(5)을 형성하여 반도체 소자의 배선 제조 작업을 완료한다.
이상과 같은 과정을 통해 종래에 다층 배선을 갖는 반도체 소자간의 배선 작업을 함으로써 다음과 같은 문제점이 발생된다.
첫째, 텅스템(W) 재질로 접점 플러그(6) 형성시 접점홀(4)에 텅스텐 에치 백등을 이용하는 경우에 식각 장비에서 사용되는 플라즈마 등에 의해 접점홀의 내부가 채워지지 않는 홀(hole) 현상이 발생된다. 홀 현상은 블스 아이(Bull's eye), 타워 디펙트(Tower defect)등으로 표현되면 이러한 홀 현상이 발생되는 경우 오염 입자 등이 쉽게 홀 내부로 침투되어 소자의 신뢰성을 저하시키게 된다.
둘째, CMP 공정이 요구되는 경우에 베리어층(5a)에 의해 스크래치(scratch)가 발생되고 또한 CMP 공정으로 IMD층(2)이 드러남으로써 알루미늄이 IMD층으로 침투되는 알루미늄 스파크(Al spike) 현상이 발생된다. 이를 방지하기 위해 하측 배선층(5a)을 추가로 형성함으로써 배선 제조 공정이 길어지게 된다.
본 발명의 목적은 반도체 소자의 배선 제조시 텅스텐 접점 플러그 제조 과정을 제거하여 배선 제조 공정을 간단히 하여 보다 용이하게 반도체 소자간 배선을 실시할 수 있는 배선 제조 방법을 제공함에 있다.
본 발명의 다른 목적은 반도세 소자간의 배선을 간단하고 용이하게 제조함으로써 반도체 소자의 생산성을 향상시킬 수 있는 배선 제조 방법을 제공함에 있다.
도 1a 내지 도 1h는 종래의 배선 제조 방법을 나타낸 부분 단면도,
도 2는 본 발명에 의한 반도체 소자의 배선 작업이 완료된 상태를 나타낸 부
분 단면도,
도 3a 내지 도 3g는 도 2에 도시된 반도체 소자 사이의 배선 작업 과정을 나
타낸 부분 단면도이다.
* 도면의 주요 부분에 대한 부호 설명
11 : 제1배선 12 : IMD층
13 : 감광막 패턴 14 : 접점홀
15a: 베리어층 16a: 제2배선층
16b: 상측배선층 16 : 제2배선
전술한 목적 구현하기 위한 본 발명의 배선 제조 방법은 기판에 형성된 반도체 소자 사이를 전기적으로 연결하기 위해 도전 재질로 제1배선을 형성하고 상기 제1배선 위에 절연 재질로 IMD층을 형성하는 과정과, IMD층 위에 사진 식각 공정을이용하여 접점홀을 형성하는 과정과, 점점홀 위에 도전 재질을 스퍼터링하여 소정의 두께를 갖는 베리어층을 형성하는 과정과, 베리어층 위에 도전 재질을 스퍼터링하여 소정의 두께를 갖는 제2배선층과 상측배선층을 순차적으로 형성하는 과정과, 상측배선층과 제2배선층과 베리어층을 사진 식각 공정을 이용하여 순차적으로 식각하여 제2배선을 형성하는 과정으로 구성됨을 특징으로 한다.
베리어층과 상측배선층은 Ti, TiN, TiW 중 적어도 어느 하나 이상을 선택하여 사용되며, 제2배선은 Cu, Al, AlCu 중 어느 하나를 선택하여 사용되고 제2배선은 상측배선층과 제2배선층과 베리어층을 순차적으로 이방성 식각하여 형성됨을 특징으로 한다.
이하, 첨부된 도면을 이용하여 본 발명을 설명하면 다음과 같다.
도 2는 발명에 의한 반도체 소자의 배선 작업이 완료된 상태를 나타낸 부분 단면도이다. 도시된 바와 같이, 기판에 형성된 반도체 소자(도시 않음) 사이를 전기적으로 연결하기 위해 도전 재질로 제1배선(11)을 형성하고 제1배선(11) 위에 절연 재질로 IND층(12)을 형성하는 과정과, IMD층(12) 위에 사진 식각 공정을 이용하여 접점홀(14)을 형성하는 과정과, 접점홀(14) 위에 도전 재질을 스퍼터링하여 소정의 두께를 갖는 베리어층(15a)을 형성하는 과정과, 베리어층(15a) 위에 도전 재질을 스퍼터링하여 소정의 두께를 갖는 제2배선층(16a)과 상측배선층(16a)을 순차적으로 형성하는 과정과, 상측배선층(16b)과 제2배선층(16a)과 베리어층(15a)을 사진 식각 공정을 이용하여 순차적으로 식각하여 제2배선(16)을 형성하는 과정으로 구성된다.
본 발명의 반도체 소자의 배선 제조 방법을 첨부된 도 3a 내지 도 3g를 이용하여 설명하면 다음과 같다.
웨이퍼(wafer) 기판에 반도체 소자를 형성한다. 기판에 형성된 반도체 소자가 MOSFET(도시 않음)인 경우 소스(source), 드레인(drain) 및 게이트(gate)를 형성한다. 소스, 드레인 및 게이트를 갖는 MOSFET 사이를 전기적으로 연결시키기 위해 배선 제조 공정을 실시하게 된다.
소스 및 드레인 영역에 다른 MOSFET와 전기적으로 연결시키기 위해 도 3a에 도시된 바와 같이 도전 재질로 제1배선(11)을 형성하고 제1배선(11) 위에 절연 재질로 IMD층(12)을 형성하는 과정을 실시하게 된다.
제1배선(11)은 MOSFET을 형성한 후 도전 재질은 티타늄, 질화티타늄, 알루미늄, 티타늄 및 질화티타늄(Ti, TiN, Al, Ti 및 TiN)을 순차적으로 스퍼터링(sputtering)하여 형성한다. Ti, TiN, Al, Ti 및 TiN를 순차적으로 형성하기 위해 스퍼터(sprtter) 내에 각각의 재질에 따른 타겟(target)을 장착한 후 Ti/ TiN/Al/Ti/TiN 순으로 적층하여 제1배선층(도시 않음)을 형성한다. 제1배선층을 형성한 후 사진 식각 공정을 위하여 제1배선(11)의 패턴으로 식각하게 된다. 제1배선(11) 패턴 제조가 완료되면 이 후 기판 전면에 IMD층(12)을 형성한다. IMD층(12)은 SiO2등의 절연 산화막 재질을 CVD(chemical vapor deposition)방법으로 형성한다.
IMD층(12)이 형성된 후 그 위에 사진 식각 공정을 이용하여 접점홀(13)을 형성하는 과정을 실시한다. 접접홀(13)을 형성하기 위해 도 3a에서와 같이 감광막 패턴(13)을 형성한다. 감광막 패턴(13)이 형성되면 이를 식각 마스크로 하여 도 3b에 도시된 바와 같이 IMD층(12)을 이방성 식각하여 제1배선(11)의 표면이 드러나도록 식각하여 접점홀(14)을 형성한다.
접점홀(14)이 완성되면 도 3c에 도시된 바와 같이 접점홀(14) 위에 도전재질을 전면 스퍼터링하여 소정의 두게를 갖는 베리어층(15a)을 형성하는 과정을 실시한다. 베리어층(15a)은 Ti, TiN 및 TiW 중 적어도 어느 하나 이상의 도전 재질을 선택하여 형성하며, 베리어층(15a)은 IMD층(12) 위에 Al을 형성하는 경우 Al이 IMD층(12)으로 침투되는 현상을 방지하기 위해 사용된다.
베리어층(15a)이 완성되면 도 3b에서와 같이 베리어층(14a) 위에 도전 재질을 스퍼터링하여 소정의 두께를 갖는 제2배선층(16a)과 상측배선층(16b)을 순차적으로 형성하는 과정을 실시한다. 제2배선층(16a)은 도전 재질인 Cu, Al 및 AlCu 중 어느 하나를 선택하여 사용된다. Cu, Al 및 AlCu 등을 사용함으로써 W보다 전기적으로 우수한 재질을 사용함에 따라 제품의 속도 및 신뢰성을 향상시킬 수 있다. 또한 상측배선층(16b)은 Ti, TiN, TiW 중 적어도 어느 하나 이상을 선택하여 사용한다.
제2배선층(16a) 형성시 사진 공정시에 DOF 마진(depth of focus margin)이 충분한 경우 제2배선층(16a)의 평탄화를 위한 CMP 공정을 제외하게 된다. 즉, 도 3d에서와 같이 제2배선층(16a)에 표시된 a부분이 도 3e에서와 같이 평탄화되지 않은 경우에 CMP 공정을 실시하게 된다. CMP 공정은 제2배선층(16a)에 표시된 a부분이 사진 공정 조건을 만족하지 않는 경우 a 부분을 제거하기 위해 실시된다.
제2배선층(16a)을 형성한 후 제2배선층(16a) 위에 상측배선층(16b)을 형성한다.
제2배선층(16a)과 상측배선층(16b)이 형성되면 도 3f 및 도 3g에서와 같이 상측배선층(16b), 제2배선층(16a) 및 베리어층(15a)을 사진식각 공정을 이용하여 순차적으로 식각하여 제2배선(16)을 형성하는 과정을 실시한다. 제2배선(15)을 형성하기 위해 먼저 도 3f에서와 같이 상측배선층(16a)에 사진 공정을 이용하여 감광막 패턴(13)을 형성한다.
감광막 패턴(13)이 형성되면 감광막 패턴(13)을 식각 마스크로 하여 상측배선층(16b), 제2배선층(16a) 및 베리어층(15a)을 순차적으로 식각하여 IMD층(12) 표면이 드러나도록 이방성 식각을 실시한다. 식각 완료 시점은 EPD(Endpoint detection) 방법을 이용하여 확인할 수 있으며 식각이 완료되면 도 3g에 도시된 제2배선(16)의 패턴이 형성되어 MOSFET 사이를 전기적으로 연결시키게 된다. MOSFET 사이를 전기적으로 연결시키기 위한 제2배선(16)을 형성하는 과정에서 제2배선층(16b)을 평탄화시키기 위한 CMP 공정이 요구되는 경우 CMP 공정에 의해 발생된 스크래치(Scratch) 등은 식각 과정에서 제거된다.
전술한 본 발명의 반도체 소자의 배선 제조 방법은 반도체 소자의 배선 제조에 있어서 제1, 2, …n배선 등의 다층 배선 구조를 갖는 배선 제조와 각각의 배선 사이에 접점홀을 형성하여 배선을 제조하는 경우에도 적용될 수 있다.
이상에서 설명한 바와 같은 본 발명은 반도체 소자의 배선 제조에서 텅스텐형성 공정을 제거함으로써 배선 제조 공정을 단순화시켜 생산성을 높일 수 있고 텅스텐 형성 공정으로 인한 브리지(bridge) 등의 오류를 제거할 수 있으며, Al, AlCu 및 Cu를 사용함으로써 W으로 인한 저항을 감소시킴으로써 소자의 신뢰성을 확복할 수 있는 효과를 제공한다.

Claims (4)

  1. 반도체 소자 사이를 전기적으로 연결시키기 위한 배선 제조 방법에 있어서,
    기판에 형성된 반도체 소자 사이를 전기적으로 연결하기 위해 도전 재질로 제1배선을 형성하고 상기 제1배선 위에 절연 재질로 IMD층을 형성하는 과정;
    상기 IMD층 위에 사진 식각 공정을 이용하여 접점홀을 형성하는 과정;
    상기 접점홀 위에 도전 재질을 스퍼터링하여 소정의 두께를 갖는 베리어층을 형성하는 과정;
    상기 베리어층 위에 도전 재질을 스퍼터링하여 소정의 두께를 갖는 제2배선층과 상측배선층을 순차적으로 형성하는 과정; 및
    상기 상측배선층과 제2배선층과 베리어층을 사진 식각 공정을 이용하여 순차적으로 식각하여 제2배선층을 형성하는 과정으로 구성됨을 특징으로 하는 반도체 소자의 배선 제조 방법.
  2. 제 1 항에 있어서, 상기 베리어층과 상측배선층은 Ti, TiN, TiW 중 적어도 어느 하나 이상을 선택하여 사용됨을 특징으로 하는 반도체 소자의 배선 제조방법.
  3. 제 1 항에 있어서, 상기 제2배선은 Cu, Al, AlCu 중 어느 하나를 선택하여 사용됨을 특징으로 하는 반도체 소자의 배선 제조 방법.
  4. 제 1 항에 있어서, 상기 제2배선은 상기 상측배선층과 제2배선층과 베리어층을 순차적으로 이방성 식각하여 형성됨을 특징으로 하는 반도체 소자의 배선 제조 방법.
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