KR100997776B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 하부전극 및 하부금속배선을 형성하는 단계; 상기 하부전극 및 하부금속배선을 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 결과물 상에 유전체막 형성용 절연막 및 상부전극층을 차례로 증착하는 단계; 상기 상부전극층과 유전체막 형성용 절연막을 씨엠피하여 상기 트렌치 내에 유전체막과 상부전극을 형성하는 단계; 상기 유전체막과 상부전극을 포함한 제2층간절연막 상에 제3층간절연막을 형성하는 단계; 상기 제3층간절연막과 제2층간절연막을 식각하여 하부금속배선, 하부전극 및 상부전극을 각각 노출시키는 비아 홀들을 형성하는 단계; 상기 각 비아 홀 내에 비아 플러그를 형성하는 단계; 및 상기 제3층간절연막 상에 각 비아 플러그와 각각 연결되는 상부금속배선들을 형성하는 단계;를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1g는 종래의 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2는 종래 기술의 문제점을 설명하기 위한 도면.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
-도면의 주요 부분에 대한 부호의 설명-
51 : 반도체기판 53 : 제1층간절연막
55 : 제 1 Ti/TiN 막 57 : 알루미늄막
59 : 제 2 Ti/TiN 막 61a : 하부전극
61b : 하부금속배선 63 : 제2층간절연막
77 : 제1감광막패턴 65 : 트렌치
67 : 유전체막 형성용 절연막 69 : 상부전극층
68 : 유전체막 70 : 상부전극
64 : 제3층간절연막 79 : 제2감광막패턴
71 : 비아 홀 73 : 비아 플러그
75 : 상부금속배선
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 싱글 다마신(Single Damascene)공정을 이용한 엠아이엠(MIM : Metal-Insulator-Metal) 캐패시터를 적용시킨 반도체 소자의 제조방법에 관한 것이다.
아날로그 캐패시터(analog capacitor)는 통상적으로 피아이피(PIP : Poly-Insulator-Poly) 구조가 아닌 엠아이엠 구조로 형성된다. 이것은 알.에프(RF) 대역의 아날로그 회로에 사용되는 캐패시터는 높은 Q(Quality Factor) 값이 요구되는데, 이를 실현하기 위해선 전극 재료로서 공핍(Depletion)이 거의 없고, 저항이 낮은 금속 전극의 사용이 필수적이기 때문이다.
엠아이엠 캐패시터의 구조는, PMD(Pre Metal Dielectric)공정 완료후에 하부 플레이트 금속 증착, 유전체막 증착 및 상부 플레이트 금속 증착을 하고, 캐패시터를 정의하기 위해 상부 플레이트 금속 식각, 유전체막 식각 및 하부 플레이트 금속 식각의 공정을 진행한 후, 산화막 계통의 층간절연막을 형성하고 캐패시터로 인한 단차 완화를 위한 화학적 기계적 연마(Chemcal Mechanical Polishing ; 이하, 씨엠피) 공정으로 상기 층간절연막을 식각하여 평탄화한다.
그러나, 상기 씨엠피 공정시 단차가 높은 부분의 층간절연막 두께가 얇아지게 되어 비아 콘택 공정시 하부층의 손상될 수 있어 반도체소자의 특성 및 신뢰성을 저하시키고 반도체소자의 수율을 저하시키는 문제점이 있다.
종래의 반도체 소자의 제조방법에 대하여 도 1a 내지 도 1e를 참조하여 간략하게 설명하면 다음과 같다.
종래의 반도체 소자의 제조방법은, 도 1a에 도시된 바와 같이, 먼저, 반도체 기판(1) 상에 제1층간절연막(3), 하부금속배선층(11), 유전체막 형성용 절연막(13) 및 상부전극층(15)을 차례로 형성한다. 그런다음, 상기 상부전극층(15) 상에 공지의 포토리소그라피 공정을 통해서 캐패시터 상부전극 형성 영역(미도시)을 한정하는 제1감광막패턴(25)을 형성한다.
여기서, 하부금속배선층(11)은 제 1 Ti/TiN 막(5), 알루미늄막(7) 및 제 2 Ti/TiN 막(9)의 적층구조로 형성된 것이다.이 때, 상기 제 1 Ti/TiN 막(5)에서 Ti는 접착막이고, TiN은 확산방지막이다. 그리고, 상기 알루미늄막(7)은 저항이 낮은 것으로 인해 실질적인 전기 신호를 전달하도록 기능하며, 상기 제 2 Ti/TiN 막(9)에서 Ti는 접착막이고, TiN은 반사방지막이다. 그리고, 상기 유전체막 형성용 절연막(13)은 유전상수(dielectric constant)가 높은 산화막, 예컨데, 실리콘옥시나이트라이드(SiOxNy)막, 실리콘나이트라이드(Si3N4)막, 또는, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식에 의해 형성된 산화막으로 이루어진다. 또한, 상기 상부전극층(15)은 상기 하부금속배선층(11)과 마찬가지로 Ti/TiN/Al/Ti/TiN 의 구조로 되어있는 것이 일반적이며, Al,W,Ti,TiN 또는 이들의 조합을 이용하여 구성한다. 아울러, 도시되지는 않았으나, 상기 제1층간절연막(3)에는 콘택플러그가 존재하고, 이 콘택플러그는 상기 하부금속배선층(11)과 콘택된 것으로 이해될 수 있다.
그리고 나서, 도 1b에 도시된 바와 같이, 상기 제1감광막패턴을 마스크로 하여 상기 상부전극층과 유전체막 형성용 절연막을 식각하여 상부전극(16)과 유전체막(14)을 형성한다. 이때, 상기 상부전극층의 식각은 Cl2, BCl3 및 N2 가스의 혼합 가스로 이루어진 활성화 플라즈마를 이용한 건식 식각으로 수행한다. 이어서, 상기 유전체막 형성용 절연막의 식각은 "C" 및 "F"를 주성분으로 하는 가스, 예컨데, CF4, C2F6, C4F8, C5F8 등과 같은 CxFy 가스를 이용하여 활성화시킨 플라즈마로 수행한다. 또한, 상기 유전체막 형성용 절연막의 식각시 O2, Ar 및 CHF3 등의 가스가 추가 되기도 한다. 아울러, 상기 캐패시터 상부전극(16)의 형성을 위한 공정은 상부전극층의 식각, 제1감광막패턴의 제거, 유전체막 형성용 절연막의 식각 순으로 진행하거나, 또는, 상부전극층의 식각, 유전체막 형성용 절연막의 식각, 제1감광막패턴의 제거 순으로 진행한다.
계속해서, 상기 결과물 상에 캐패시터 하부전극 형성 영역(미도시)을 한정하는 제2감광막패턴(27)을 형성한다.
다음으로, 도 1c에 도시된 바와 같이, 상기 제2감광막패턴에 의해 덮히지 않고 노출된 상기 하부금속배선층을 Cl2, BCl3 및 N2의 혼합 가스로 이루어진 활성화 플라즈마로 건식 식각하여, 캐패시터 하부전극(11a)을 형성하고, 상기 제2감광막패턴을 제거한다. 도 1c에서, 미설명된 도면부호 11b는 하부금속배선을 나타낸다.
그런 다음, 도 1d에 도시된 바와 같이, 상기 결과물 상에 제2층간절연막(17)을 형성하고, 씨엠피 하여 상기 제2층간절연막(17) 상부의 표면 굴곡(Surface Topology)을 평탄화시킨다. 여기서, 상기 제2층간절연막(17)은 이중막 구조를 이용 하며, 이중에서 하부층으로는 PE-TEOS(17a)를 이용하고, 상부층으로는 저유전율 물질인 SOG 또는 FOX (17b)을 이용한다. 상기 PE-TEOS(17a) 대신 FOX를 사용할 수도 있다.
이어서, 도 1e에 도시된 바와 같이, 상기 제2층간절연막(17)상에 비아 홀 형성 영역(미도시)을 한정하는 제3감광막패턴(29)을 형성한다.
그리고, 도 1f에 도시된 바와 같이, 상기 제3감광막패턴을 마스크로 하여 상기 제2층간절연막의 소정 부분들을 선택적으로 식각하여 캐패시터 하부 및 상부전극(11a, 16)과 하부금속배선(11b)을 각각 노출시키는 비아 홀(19)들을 형성하고, 상기 제3감광막패턴을 제거한다. 이 때, 상기 제2층간절연막(17)의 식각은 CxFy 기체를 활성화 시킨 플라즈마로 건식 식각한다.
다음으로, 도 1g에 도시된 바와 같이, 상기 결과물 상에 CVD(Chemical Vapor Deposition) 방식을 이용하여 텅스텐(W)이나 구리(Cu) 등의 제1금속막(미도시)을 증착 시킨 다음, 상기 제1금속막을 씨엠피 하여 상기 비아 홀(19)들을 상기 제1금속막으로 매립시켜 하부금속배선(11b), 캐패시터 하부 및 상부전극(11a, 16)과 각각 콘택되는 비아 플러그(21)들을 형성한다. 그리고나서, 상기 제2층간절연막(17) 상에 제2금속막(미도시)의 증착 및 패터닝을 수행하여 각 비아 플러그(21)들을 통해 상기 하부금속배선(11b)과 캐패시터 하부 및 상부전극(11a, 16)과 전기적으로 콘택되는 상부금속배선(23)을 형성한다. 여기서, 상기 상부금속배선(23)들은 Ti/TiN/Al/Ti/TiN의 적층 구조로 형성한다.
그러나, 전술한 바와 같은 종래의 반도체 소자의 제조방법은 PMD 적용 후 형성하기 때문에 토폴로지(Topology)의 단차가 형성되며, 도 2에 도시된 바와 같이, 단차를 줄이기 위해 씨엠피 공정을 진행할 때, 상기 제2층간절연막의 상부층인 SOG 또는 FOX 가 노출되면서 리세스(Recess)되는 문제점이 발생된다. 왜냐하면, 상기 SOG 또는 FOX와 같은 물질은 다른 물질, 예컨대, 금속배선층간산화막(Inter Metal Dielectric Oxide : IMD Oxide) 이나 실리콘산화막(SiO2) 등에 비해 상대적으로 식각 속도가 빠르기 때문에 식각량의 조절이 어렵기 때문이다.
또한, 상기 비아 홀 형성시 과소식각(Under Etch)을 방지하기 위해 과도식각(Over Etch)으로 진행하게 되는데, 상기 유전체막과 상부전극의 두께 합 만큼 영역간에 단차를 갖게 되는 바, 예컨데, 상기 하부전극을 식각 타켓으로 맞춘 경우에는, 상기 상부전극이 손상됨은 물론 심한 경우에는 상기 상부전극이 식각 노출되거나, 반대로, 상기상부전극을 식각 타켓으로 맞출 경우에는 하부전극 측에 과소식각에 의한 오픈 불량이 생길 수 있는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 싱글 다마신 공정을 이용하여 엠아이엠 캐패시터의 구조를 개선함으로써 반도체 소자의 성능을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 하부전극 및 하부금속배선을 형성하는 단계; 상기 하부전극 및 하부금속배선을 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 결과물 상에 유전체막 형성용 절연막 및 상부전극층을 차례로 증착하는 단계; 상기 상부전극층과 유전체막 형성용 절연막을 씨엠피하여 상기 트렌치 내에 유전체막과 상부전극을 형성하는 단계; 상기 유전체막과 상부전극을 포함한 제2층간절연막 상에 제3층간절연막을 형성하는 단계; 상기 제3층간절연막과 제2층간절연막을 식각하여 하부금속배선, 하부전극 및 상부전극을 각각 노출시키는 비아 홀들을 형성하는 단계; 상기 각 비아 홀 내에 비아 플러그를 형성하는 단계; 및 상기 제3층간절연막 상에 각 비아 플러그와 각각 연결되는 상부금속배선들을 형성하는 단계;를 포함한다.
여기서, 상기 제1층간절연막의 식각시 CxFy 가스를 이용하여 활성화시킨 플라즈마로 수행하고, 상기 CxFy 가스는 CF4, CHF3, C2F6, C4F8 등의 "C" 및 "F" 의 조합으로 이루어진 가스를 사용하며, 여기에 O2, Ar, N2, H2 가스 또는 이들의 조합으로 된 가스를 추가하기도 한다. 그리고, 상기 유전체막 형성용 절연막을 증착하는 단계 및 상기 상부전극층을 증착하는 단계는 CVD 방식을 이용하여 수행하며, 상기 상부전극층은 Ti/TiN 구조로 증착한다.
본 발명에 따르면, 싱글 다마신 공정을 이용하여 엠아이엠 캐패시터의 구조를 개선함으로써 반도체 소자의 성능을 향상시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 도 3a에 도시된 바와 같이, 먼저, 반도체 기판(51) 상에 제1층간절연막(53)과 하부금속배선층(미도시)을 차례로 형성하고, 상기 하부금속배선층(미도시)을 패터닝하여 각각의 하부전극(61a) 및 하부금속배선(61b)을 형성한다. 그리고, 상기 결과의 구조물 상에 제2층간절연막(63)을 형성한다. 그런다음, 상기 제2층간절연막(63) 상에 공지의 포토리소그라피 공정을 통해서 캐패시터 형성 영역(미도시)을 한정하는 제1감광막패턴(77)을 형성한다.
이 때, 상기 하부전극(61a)은 제 1 Ti/TiN 막(55), 알루미늄막(57) 및 제 2 Ti/TiN 막(59) 적층구조로 이루어진다. 여기서, 상기 제 1 Ti/TiN 막(55)에서 Ti는 접착막이고, TiN은 확산방지막이다. 그리고, 상기 알루미늄막(57)은 저항이 낮은 것으로 인해 실질적인 전기 신호를 전달하도록 기능하며 상기 제 2 Ti/TiN 막(59)에서 Ti는 접착막이고, TiN은 반사방지막이다. 아울러, 도시되지는 않았으나, 상기 제1층간절연막(53)에는 콘택플러그가 존재하고, 이 콘택플러그는 상기 하부금속배 선층(미도시)과 콘택된 것으로 이해될 수 있다.
그리고 나서, 도 3b에 도시된 바와 같이, 상기 제1감광막패턴을 마스크로 하여 상기 제2층간절연막(63)을 식각하여 트렌치(65)를 형성하고, 상기 제1감광막패턴을 제거한다. 이 때, 상기 제2층간절연막(63)의 식각 공정은 CxFy 가스를 이용하여 활성화시킨 플라즈마로 수행한다. 여기서, CxFy 는 CF4, CHF3, C2F6, C4F8, C5F8 등의 "C" 및 "F" 의 조합으로 이루어진 가스를 말하며 여기에 O2, Ar, N2, H2 가스 또는 이들의 조합으로 된 가스가 추가 되기도 한다. 그리고 상기 트렌치(65)는 후속공정으로 형성될 유전체막의 두께와 상부전극의 두께의 합과 같은 깊이(h)로 형성하고, 유전체막과 상부전극이 형성되는 영역과 같은 너비(w)로 형성한다. 이 때, h(Depth) < w(Width)가 된다.
다음으로, 도 3c에 도시된 바와 같이, 상기 결과물의 전체표면상부에 유전체막 형성용 절연막(67)을 증착 시킨다. 상기 유전체막 형성용 절연막(67)은 CVD 방식을 이용하여 증착 시킨다. 또한, 상기 유전체막 형성용 절연막(67)은 유전상수가 높은 실리콘옥시나이트라이드(SiOxNy)막, 실리콘나이트라이드(Si3N4)막, 또는, PECVD 방식에 의해 형성된 산화막으로 이루어진다.
이어서, 도 3d에 도시된 바와 같이, 상기 유전체막 형성용 절연막(67) 상부에 상부전극층(69)을 증착 시킨다. 상기 상부전극층(69)은 CVD 방식을 이용하여 증착 시킨다. 그리고 상기 상부전극층(69)은 Ti/TiN막 구조로 증착 시키는데, TiN을 증착하는 이유는 증착 방식의 특성이 상/하부 층 표면으로 부터 일정한 방향 및 속도로 증착이 진행되기 때문이다.
그런 다음, 도 3e에 도시된 바와 같이, 상기 상부 전극층과 상기 유전체막 형성용 절연막을 씨엠피 하여 상기 트렌치(65)내에 각각의 유전체막(68)과 상부전극(70)을 형성한다.
그리고, 도 3f에 도시된 바와 같이, 상기 결과물 상부에 제3층간절연막(64)을 형성하고, 상기 제3층간절연막(64) 상에 비아 홀 형성 영역(미도시)을 한정하는 제2감광막패턴(79)을 형성한다.
다음으로, 도 3g에 도시된 바와 같이, 상기 제2감광막패턴을 마스크로 하여 상기 제2층간절연막(63)과 제3층간절연막(64)을 식각하여 하부금속배선(61b), 캐패시터 하부 및 상부전극(61, 70)을 각각 노출시키는 비아 홀(71)들을 형성한다. 이 때, 상기 제2층간절연막(63)과 제3층간절연막(64)의 식각은 CxFy 기체를 활성화시킨 플라즈마로 건식 식각 한다. 그 다음, 상기 제2감광막패턴을 제거한다.
그런 다음, 도 3h에 도시된 바와 같이, 상기 결과물 상에 CVD 방식을 이용하여 텅스텐(W)이나 구리(Cu) 등의 제1금속막(미도시)을 증착 시킨 다음, 상기 제1금속막을 씨엠피 하여 상기 비아 홀(71)들을 상기 제1금속막으로 매립시키는 상기 하부금속배선(61b), 캐패시터 하부 및 상부전극(61a, 70)과 각각 콘택되는 비아 플러그(73)들을 형성한다. 그리고 나서, 상기 제3층간절연막(64) 상에 제2금속막(미도시)의 증착 및 패터닝을 수행하여 각 비아 플러그(73)들을 통해 상기 하부금속배선(61b), 캐패시터 하부 및 상부전극(61a, 70)과 전기적으로 콘택되는 상부금속배선들(75)을 형성한다. 여기서, 상기 상부금속배선(75)은 Ti/TiN/Al/Ti/TiN의 적층 구조로 형성한다.
상기와 같은 공정을 통해 형성되는 본 발명에 따른 반도체 소자는 싱글 다마신공정을 이용하여 형성한 엠아이엠 캐패시터를 적용시켜 씨엠피 마진(Margin)을 확보할 수 있고, 반도체 소자의 성능을 향상시킬 수 있다.
이상에서와 같이, 본 발명은 층간 절연막에 싱글 다마신 공정을 이용하여 엠아이엠 캐패시터를 형성함으로써, 종래의 하부금속배선 및 하부전극과 유전체막/상부전극 간의 단차로 인해 층간절연막을 씨엠피 하여 평탄화 시켜도 완전한 평탄화가 어려운 문제와, SOG나 FOX와 같은 저유전율 물질이 드러나면서 리세스(Recess)가 심화되는 문제를 개선시킬 수 있다.
또한, 기존의 유전체막의 건식 식각 중에는 바닥에 잔류물(residue)이 종종 생성되는데 이는 금속 배선 건식식각에서 잔류물이 장벽(barrier) 역할을 하여 그 프로파일(profile)을 따라감으로 해서 브릿지(bridge)가 발생될 수 있으나 본 발명의 엠아이엠 캐패시터 형성에서는 싱글 다마신 공정을 이용하여서 이러한 문제점도 해결함과 동시에 엠아이엠 캐패시터의 성능을 개선시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (7)

  1. 반도체 기판 상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 상에 하부금속배선층을 형성하고 상기 하부금속배선층을 패터닝하여 하부전극 및 하부금속배선을 형성하는 단계;
    상기 하부전극 및 하부금속배선을 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 결과물 상에 유전체막 형성용 절연막 및 상부전극층을 차례로 증착하는 단계;
    상기 상부전극층과 유전체막 형성용 절연막을 씨엠피하여 상기 트렌치 내에 유전체막과 상부전극을 형성하는 단계;
    상기 유전체막과 상부전극을 포함한 제2층간절연막 상에 제3층간절연막을 형성하는 단계;
    상기 제3층간절연막과 제2층간절연막을 식각하여 하부금속배선, 하부전극 및 상부전극을 각각 노출시키는 비아 홀들을 형성하는 단계;
    상기 각 비아 홀 내에 비아 플러그를 형성하는 단계; 및
    상기 제3층간절연막 상에 각 비아 플러그와 각각 연결되는 상부금속배선들을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제2층간절연막의 식각은 CxFy 가스를 활성화시킨 플라즈마로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 CxFy 가스는 "C" 및 "F" 의 조합으로 이루어진 CF4, CHF3, C2F6 및 C4F8 중 어느 하나의 가스를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서, 상기 제2층간절연막의 식각은 CxFy 가스를 활성화시킨 플라즈마에 O2, Ar, N2, H2 가스 및 이들의 조합으로 된 가스 중 어느 하나를 추가하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 유전체막 형성용 절연막은 CVD 방식을 이용하여 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 상부전극층은 CVD 방식을 이용하여 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 상부전극층은 Ti/TiN 구조로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
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