JP2003142593A - 金属−絶縁体−金属キャパシタ及びダマシン配線構造を有する半導体素子の製造方法 - Google Patents
金属−絶縁体−金属キャパシタ及びダマシン配線構造を有する半導体素子の製造方法Info
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Abstract
(57)【要約】
【課題】 金属−絶縁体−金属キャパシタ及びダマシン
配線構造を有する半導体素子の製造方法を提供する。 【解決手段】 半導体基板９０上の下部絶縁膜１００内
に第１金属配線１１５及び第２金属配線１２０を形成
し、第２金属配線１２０の上面を露出させるホール領域
を有する第１絶縁膜１２５及び第２絶縁膜１３０を順次
形成する。ホール領域の内壁及び底面に誘電膜１３５を
形成して第２絶縁膜１２０の上面と段差無しにホール領
域を完全に埋め込むキャパシタ上部電極１４０ａを形成
する。上部電極１４０ａ上に第３絶縁膜１４３及び第４
絶縁膜１４５を形成し、第４、第３、第２及び第１絶縁
膜を貫通して第１金属配線１１５の上面に接触するダマ
シン配線構造と、第４及び第３絶縁膜を貫通して上部電
極１４０ａの上面に接触するコンタクトプラグとを形成
する。
配線構造を有する半導体素子の製造方法を提供する。 【解決手段】 半導体基板９０上の下部絶縁膜１００内
に第１金属配線１１５及び第２金属配線１２０を形成
し、第２金属配線１２０の上面を露出させるホール領域
を有する第１絶縁膜１２５及び第２絶縁膜１３０を順次
形成する。ホール領域の内壁及び底面に誘電膜１３５を
形成して第２絶縁膜１２０の上面と段差無しにホール領
域を完全に埋め込むキャパシタ上部電極１４０ａを形成
する。上部電極１４０ａ上に第３絶縁膜１４３及び第４
絶縁膜１４５を形成し、第４、第３、第２及び第１絶縁
膜を貫通して第１金属配線１１５の上面に接触するダマ
シン配線構造と、第４及び第３絶縁膜を貫通して上部電
極１４０ａの上面に接触するコンタクトプラグとを形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、特に、金属−絶縁体−金属（Ｍｅｔａｌ−Ｉ
ｎｓｕｌａｔｏｒ−Ｍｅｔａｌ；以下、ＭＩＭ）キャパ
シタ及びダマシン配線構造を有する半導体素子の製造方
法に関する。
法に係り、特に、金属−絶縁体−金属（Ｍｅｔａｌ−Ｉ
ｎｓｕｌａｔｏｒ−Ｍｅｔａｌ；以下、ＭＩＭ）キャパ
シタ及びダマシン配線構造を有する半導体素子の製造方
法に関する。
【０００２】
【従来の技術】半導体素子の高集積化が進むのに伴い、
金属配線工程は半導体素子の性能及び信頼性を決める上
でその役割がますます重要になりつつある。今までは配
線材料としてアルミニウム（Ａｌ）が多用されてきてい
る。Ａｌは比抵抗が３〜４μΩｃｍと比較的に低く、加
工工程が容易であるという長所がある。しかし、配線の
線幅が細くなるのに伴って、配線材料としてＡｌよりも
比抵抗が低い物質が要求されている。
金属配線工程は半導体素子の性能及び信頼性を決める上
でその役割がますます重要になりつつある。今までは配
線材料としてアルミニウム（Ａｌ）が多用されてきてい
る。Ａｌは比抵抗が３〜４μΩｃｍと比較的に低く、加
工工程が容易であるという長所がある。しかし、配線の
線幅が細くなるのに伴って、配線材料としてＡｌよりも
比抵抗が低い物質が要求されている。
【０００３】各種の金属のうち銅（Ｃｕ）は比抵抗が
１．７μΩｃｍと低いため、超高速集積回路においてＡ
ｌに代わりうる配線材料として最も有望である。そし
て、Ｃｕはエレクトロマイグレーション抵抗性に優れて
いるという長所もある。このため、Ｃｕ配線を形成すれ
ば、配線の断面積が狭まっても、半導体素子の動作速度
及び信頼性は維持可能になる。
１．７μΩｃｍと低いため、超高速集積回路においてＡ
ｌに代わりうる配線材料として最も有望である。そし
て、Ｃｕはエレクトロマイグレーション抵抗性に優れて
いるという長所もある。このため、Ｃｕ配線を形成すれ
ば、配線の断面積が狭まっても、半導体素子の動作速度
及び信頼性は維持可能になる。
【０００４】ところが、Ｃｕ配線はフォトリソグラフィ
技術によって直接パターニングすることが難しいため、
Ｃｕ配線を形成するために主としてデュアルダマシン工
程が用いられている。
技術によって直接パターニングすることが難しいため、
Ｃｕ配線を形成するために主としてデュアルダマシン工
程が用いられている。
【０００５】従来の方法では、金属を蒸着した後にフォ
トリソグラフィ技術によってパターニングを行い、層間
絶縁膜を形成する。しかし、ダマシン工程では層間絶縁
膜を先に形成した後、金属配線領域及びビアに当たるト
レンチを形成して金属を埋め込む。特に、２回の写真工
程及び２回のエッチング工程を行って金属配線領域トレ
ンチ及びビアトレンチを形成した後、金属蒸着及び化学
機械的研磨（以下、ＣＭＰ）工程を経て金属配線領域及
びビアを形成することをデュアルダマシン工程と呼ぶ。
トリソグラフィ技術によってパターニングを行い、層間
絶縁膜を形成する。しかし、ダマシン工程では層間絶縁
膜を先に形成した後、金属配線領域及びビアに当たるト
レンチを形成して金属を埋め込む。特に、２回の写真工
程及び２回のエッチング工程を行って金属配線領域トレ
ンチ及びビアトレンチを形成した後、金属蒸着及び化学
機械的研磨（以下、ＣＭＰ）工程を経て金属配線領域及
びビアを形成することをデュアルダマシン工程と呼ぶ。
【０００６】Ｃｕ配線を形成するためにデュアルダマシ
ン工程を適用すれば、金属配線間にＭＩＭキャパシタが
必要とされる半導体素子の場合、新しい形成方法が要求
される。
ン工程を適用すれば、金属配線間にＭＩＭキャパシタが
必要とされる半導体素子の場合、新しい形成方法が要求
される。
【０００７】図１及び図２は、従来のＭＩＭキャパシタ
及びダマシン配線構造を有する半導体素子の製造方法を
説明するための断面図である。
及びダマシン配線構造を有する半導体素子の製造方法を
説明するための断面図である。
【０００８】先ず、図１を参照すれば、半導体基板１上
に形成されている下部絶縁膜１０上に前記下部絶縁膜１
０と段差無しに第１金属配線１５及び第２金属配線２０
を形成する。前記第１金属配線１５及び第２金属配線２
０が形成された結果物である前記半導体基板１上に金属
膜を形成した後、これをパターニングして前記第２金属
配線２０の上面に接触するキャパシタ下部電極２５を形
成する。前記下部電極２５が形成された前記半導体基板
１上に誘電膜３０を形成する。前記誘電膜３０上に他の
金属膜を形成した後、これをパターニングして前記下部
電極２５と対応する位置にキャパシタ上部電極３５を形
成する。前記上部電極３５が形成された前記半導体基板
１上に層間絶縁膜４０を形成する。
に形成されている下部絶縁膜１０上に前記下部絶縁膜１
０と段差無しに第１金属配線１５及び第２金属配線２０
を形成する。前記第１金属配線１５及び第２金属配線２
０が形成された結果物である前記半導体基板１上に金属
膜を形成した後、これをパターニングして前記第２金属
配線２０の上面に接触するキャパシタ下部電極２５を形
成する。前記下部電極２５が形成された前記半導体基板
１上に誘電膜３０を形成する。前記誘電膜３０上に他の
金属膜を形成した後、これをパターニングして前記下部
電極２５と対応する位置にキャパシタ上部電極３５を形
成する。前記上部電極３５が形成された前記半導体基板
１上に層間絶縁膜４０を形成する。
【０００９】図２を参照すれば、前記層間絶縁膜４０の
上面をＣＭＰして平坦化させる。次に、前記層間絶縁膜
４０及び誘電膜３０をエッチングして前記第１金属配線
１５の上面を露出させるビアホールＶ１を形成する。前
記ビアホールＶ１の上部に第１トレンチＴ１を形成し、
前記上部電極３５の上面を露出させる第２トレンチＴ２
を形成する。次に、前記ビアホールＶ１と第１及び第２
トレンチＴ１，Ｔ２にＣｕを埋め込んでＣＭＰを行い、
ダマシン配線構造４５及びコンタクトプラグ５０を形成
する。
上面をＣＭＰして平坦化させる。次に、前記層間絶縁膜
４０及び誘電膜３０をエッチングして前記第１金属配線
１５の上面を露出させるビアホールＶ１を形成する。前
記ビアホールＶ１の上部に第１トレンチＴ１を形成し、
前記上部電極３５の上面を露出させる第２トレンチＴ２
を形成する。次に、前記ビアホールＶ１と第１及び第２
トレンチＴ１，Ｔ２にＣｕを埋め込んでＣＭＰを行い、
ダマシン配線構造４５及びコンタクトプラグ５０を形成
する。
【００１０】ところで、かかる従来の方法は、下記のよ
うな問題点を抱いている。
うな問題点を抱いている。
【００１１】第一に、前記上部電極３５を形成するため
に前記他の金属膜をパターニングする段階において、前
記誘電膜３０がプラズマによって損傷される恐れがあ
る。これにより、ＭＩＭキャパシタの性能が落ちるとい
う問題がある。
に前記他の金属膜をパターニングする段階において、前
記誘電膜３０がプラズマによって損傷される恐れがあ
る。これにより、ＭＩＭキャパシタの性能が落ちるとい
う問題がある。
【００１２】第二に、前記下部電極２５及び上部電極３
５の厚さだけできた段差を縮めるために、前記層間絶縁
膜４０の上面をＣＭＰする段階を必ず導入する必要があ
る。すなわち、Ｃｕ配線のためのＣｕのＣＭＰ及び層間
絶縁膜のＣＭＰをさらに取り入れる必要があるのであ
る。
５の厚さだけできた段差を縮めるために、前記層間絶縁
膜４０の上面をＣＭＰする段階を必ず導入する必要があ
る。すなわち、Ｃｕ配線のためのＣｕのＣＭＰ及び層間
絶縁膜のＣＭＰをさらに取り入れる必要があるのであ
る。
【００１３】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は、誘電膜を損傷しないＭＩＭキャパシ
タ及びダマシン配線構造を有する半導体素子の製造方法
を提供することである。
する技術的課題は、誘電膜を損傷しないＭＩＭキャパシ
タ及びダマシン配線構造を有する半導体素子の製造方法
を提供することである。
【００１４】さらに、本発明が解決しようとする他の技
術的課題は、層間絶縁膜のＣＭＰが必要ないＭＩＭキャ
パシタ及びダマシン配線構造を有する半導体素子の製造
方法を提供することである。
術的課題は、層間絶縁膜のＣＭＰが必要ないＭＩＭキャ
パシタ及びダマシン配線構造を有する半導体素子の製造
方法を提供することである。
【００１５】
【課題を解決するための手段】前記技術的課題を達成す
るために、本発明に係るＭＩＭキャパシタ及びダマシン
配線構造を有する半導体素子の製造方法では、半導体基
板上の下部絶縁膜内に第１金属配線及び第２金属配線を
形成する。前記第１金属配線及び第２金属配線が形成さ
れた前記半導体基板上に前記第２金属配線の上面を露出
させるホール領域を有する第１絶縁膜及び第２絶縁膜を
順次に形成する。前記ホール領域の内壁及び底面に誘電
膜を形成して前記第２絶縁膜の上面と段差無しに前記ホ
ール領域を完全に埋め込むキャパシタ上部電極を形成す
る。前記上部電極が形成された前記半導体基板上に第３
絶縁膜及び第４絶縁膜を順次に形成する。前記第４、第
３、第２及び第１絶縁膜を貫通して前記第１金属配線の
上面に接触するダマシン配線構造と、前記第４及び第３
絶縁膜を貫通して前記上部電極の上面に接触するコンタ
クトプラグを形成する。
るために、本発明に係るＭＩＭキャパシタ及びダマシン
配線構造を有する半導体素子の製造方法では、半導体基
板上の下部絶縁膜内に第１金属配線及び第２金属配線を
形成する。前記第１金属配線及び第２金属配線が形成さ
れた前記半導体基板上に前記第２金属配線の上面を露出
させるホール領域を有する第１絶縁膜及び第２絶縁膜を
順次に形成する。前記ホール領域の内壁及び底面に誘電
膜を形成して前記第２絶縁膜の上面と段差無しに前記ホ
ール領域を完全に埋め込むキャパシタ上部電極を形成す
る。前記上部電極が形成された前記半導体基板上に第３
絶縁膜及び第４絶縁膜を順次に形成する。前記第４、第
３、第２及び第１絶縁膜を貫通して前記第１金属配線の
上面に接触するダマシン配線構造と、前記第４及び第３
絶縁膜を貫通して前記上部電極の上面に接触するコンタ
クトプラグを形成する。
【００１６】本発明に係る半導体素子の製造方法におい
て、前記キャパシタ上部電極を形成する段階は、前記第
２絶縁膜の上面、前記ホール領域の内壁及び底面に誘電
膜を形成する段階と、前記誘電膜が形成された前記半導
体基板上に前記ホール領域を完全に埋め込む第２金属膜
を形成する段階、及び前記第２絶縁膜の上面が露出され
るように前記第２金属膜が形成された前記半導体基板の
上面を平坦化させる段階を含むことができる。ここで、
前記第２金属膜の上面を平坦化させる段階は、ＣＭＰに
よって行われることが望ましい。前記第２金属膜として
Ｔａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉ
Ｎ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせよ
りなる群から選ばれたいずれか一つを形成することがで
きる。又、前記第２金属膜としてＴａ膜とＣｕ膜との２
重膜、ＴａＮ膜とＣｕ膜との２重膜、及びＴａ膜とＴａ
Ｎ膜とＣｕ膜との３重膜よりなる群から選ばれたいずれ
か一つを形成することもできる。
て、前記キャパシタ上部電極を形成する段階は、前記第
２絶縁膜の上面、前記ホール領域の内壁及び底面に誘電
膜を形成する段階と、前記誘電膜が形成された前記半導
体基板上に前記ホール領域を完全に埋め込む第２金属膜
を形成する段階、及び前記第２絶縁膜の上面が露出され
るように前記第２金属膜が形成された前記半導体基板の
上面を平坦化させる段階を含むことができる。ここで、
前記第２金属膜の上面を平坦化させる段階は、ＣＭＰに
よって行われることが望ましい。前記第２金属膜として
Ｔａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉ
Ｎ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせよ
りなる群から選ばれたいずれか一つを形成することがで
きる。又、前記第２金属膜としてＴａ膜とＣｕ膜との２
重膜、ＴａＮ膜とＣｕ膜との２重膜、及びＴａ膜とＴａ
Ｎ膜とＣｕ膜との３重膜よりなる群から選ばれたいずれ
か一つを形成することもできる。
【００１７】本発明に係るＭＩＭキャパシタ及びダマシ
ン配線構造を有する他の半導体素子の製造方法では、半
導体基板上の下部絶縁膜内に第１金属配線及び第２金属
配線を形成する。前記第１金属配線及び第２金属配線が
形成された前記半導体基板上に前記第２金属配線の上面
を露出させるホール領域を有する第１絶縁膜及び第２絶
縁膜を順次に形成する。前記ホール領域の内壁及び底面
に誘電膜を形成して前記第２絶縁膜の上面と段差無しに
前記ホール領域を完全には埋め込まない厚さにキャパシ
タ上部電極を形成する。前記上部電極が形成された前記
半導体基板上に第３絶縁膜及び第４絶縁膜を順次に形成
する。前記第４、第３、第２及び第１絶縁膜を貫通して
前記第１金属配線の上面に接触するダマシン配線構造
と、前記第４及び第３絶縁膜を貫通して前記上部電極の
上面に接触するコンタクトプラグとを形成する。
ン配線構造を有する他の半導体素子の製造方法では、半
導体基板上の下部絶縁膜内に第１金属配線及び第２金属
配線を形成する。前記第１金属配線及び第２金属配線が
形成された前記半導体基板上に前記第２金属配線の上面
を露出させるホール領域を有する第１絶縁膜及び第２絶
縁膜を順次に形成する。前記ホール領域の内壁及び底面
に誘電膜を形成して前記第２絶縁膜の上面と段差無しに
前記ホール領域を完全には埋め込まない厚さにキャパシ
タ上部電極を形成する。前記上部電極が形成された前記
半導体基板上に第３絶縁膜及び第４絶縁膜を順次に形成
する。前記第４、第３、第２及び第１絶縁膜を貫通して
前記第１金属配線の上面に接触するダマシン配線構造
と、前記第４及び第３絶縁膜を貫通して前記上部電極の
上面に接触するコンタクトプラグとを形成する。
【００１８】本発明に係る他の半導体素子の製造方法に
おいて、前記キャパシタ上部電極を形成する段階は、前
記第２絶縁膜の上面、前記ホール領域の内壁及び底面に
誘電膜を形成する段階と、前記誘電膜が形成された前記
半導体基板上に前記ホール領域を完全には埋め込まない
厚さに第２金属膜を形成する段階と、前記第２金属膜が
形成された前記半導体基板上にキャッピング膜を形成す
る段階と、前記第２絶縁膜の上面が露出されるように前
記キャッピング膜が形成された前記半導体基板の上面を
平坦化させて第２金属膜パターン及びキャッピング膜パ
ターンを形成する段階、及び前記キャッピング膜パター
ンが形成された前記半導体基板を洗浄する段階を含むこ
とができる。ここで、前記第２金属膜パターン及びキャ
ッピング膜パターンを形成する段階は、ＣＭＰによって
行われることが望ましい。前記第２金属膜としてＴａ
膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ
膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせより
なる群から選ばれたいずれか一つを形成することができ
る。又、前記第２金属膜としてＴａ膜とＣｕ膜との２重
膜、ＴａＮ膜とＣｕ膜との２重膜、及びＴａ膜とＴａＮ
膜とＣｕ膜との３重膜よりなる群から選ばれたいずれか
一つを形成することができる。前記キャッピング膜とし
てＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、及びＳｉＯＣ
膜よりなる群から選ばれたいずれか一つを形成すること
ができる。
おいて、前記キャパシタ上部電極を形成する段階は、前
記第２絶縁膜の上面、前記ホール領域の内壁及び底面に
誘電膜を形成する段階と、前記誘電膜が形成された前記
半導体基板上に前記ホール領域を完全には埋め込まない
厚さに第２金属膜を形成する段階と、前記第２金属膜が
形成された前記半導体基板上にキャッピング膜を形成す
る段階と、前記第２絶縁膜の上面が露出されるように前
記キャッピング膜が形成された前記半導体基板の上面を
平坦化させて第２金属膜パターン及びキャッピング膜パ
ターンを形成する段階、及び前記キャッピング膜パター
ンが形成された前記半導体基板を洗浄する段階を含むこ
とができる。ここで、前記第２金属膜パターン及びキャ
ッピング膜パターンを形成する段階は、ＣＭＰによって
行われることが望ましい。前記第２金属膜としてＴａ
膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ
膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせより
なる群から選ばれたいずれか一つを形成することができ
る。又、前記第２金属膜としてＴａ膜とＣｕ膜との２重
膜、ＴａＮ膜とＣｕ膜との２重膜、及びＴａ膜とＴａＮ
膜とＣｕ膜との３重膜よりなる群から選ばれたいずれか
一つを形成することができる。前記キャッピング膜とし
てＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、及びＳｉＯＣ
膜よりなる群から選ばれたいずれか一つを形成すること
ができる。
【００１９】本発明に係る半導体素子の製造方法におい
て、前記第１金属配線及び第２金属配線を形成するため
に、前記下部絶縁膜内に第１及び第２トレンチを形成す
る。前記第１及び第２トレンチを完全に埋め込む第１金
属膜を形成した後に、前記下部絶縁膜の上面が露出され
るように前記第１金属膜の上面を平坦化させる。前記第
１金属膜としてＣｕ膜を形成することが望ましい。前記
第１金属膜を形成する前に、前記第１及び第２トレンチ
の内壁及び底面に第１障壁金属膜を形成することができ
る。
て、前記第１金属配線及び第２金属配線を形成するため
に、前記下部絶縁膜内に第１及び第２トレンチを形成す
る。前記第１及び第２トレンチを完全に埋め込む第１金
属膜を形成した後に、前記下部絶縁膜の上面が露出され
るように前記第１金属膜の上面を平坦化させる。前記第
１金属膜としてＣｕ膜を形成することが望ましい。前記
第１金属膜を形成する前に、前記第１及び第２トレンチ
の内壁及び底面に第１障壁金属膜を形成することができ
る。
【００２０】本発明に係る半導体素子の製造方法におい
て、前記ダマシン配線構造及びコンタクトプラグを形成
するために、前記第４、第３、第２及び第１絶縁膜を貫
通して前記第１金属配線の上面を露出させるビアトレン
チを形成する。前記ビアトレンチの上部に前記第４及び
第３絶縁膜を貫通する金属配線領域トレンチを形成す
る。前記第４及び第３絶縁膜を貫通して前記上部電極の
上面を露出させるコンタクトホールを形成する。前記ビ
アトレンチ、金属配線領域トレンチ及びコンタクトホー
ルを完全に埋め込む第３金属膜を形成した後に、前記第
４絶縁膜の上面が露出されるように前記第３金属膜の上
面を平坦化させる。前記第３金属膜としてＣｕ膜を形成
することが望ましい。前記第３金属膜を形成する段階前
に、前記ビアトレンチ、金属配線領域トレンチ及びコン
タクトホールの内壁及び底面に第２障壁金属膜を形成す
る段階をさらに含むことができる。
て、前記ダマシン配線構造及びコンタクトプラグを形成
するために、前記第４、第３、第２及び第１絶縁膜を貫
通して前記第１金属配線の上面を露出させるビアトレン
チを形成する。前記ビアトレンチの上部に前記第４及び
第３絶縁膜を貫通する金属配線領域トレンチを形成す
る。前記第４及び第３絶縁膜を貫通して前記上部電極の
上面を露出させるコンタクトホールを形成する。前記ビ
アトレンチ、金属配線領域トレンチ及びコンタクトホー
ルを完全に埋め込む第３金属膜を形成した後に、前記第
４絶縁膜の上面が露出されるように前記第３金属膜の上
面を平坦化させる。前記第３金属膜としてＣｕ膜を形成
することが望ましい。前記第３金属膜を形成する段階前
に、前記ビアトレンチ、金属配線領域トレンチ及びコン
タクトホールの内壁及び底面に第２障壁金属膜を形成す
る段階をさらに含むことができる。
【００２１】本発明に係る半導体素子の製造方法におい
て、前記第１絶縁膜及び第２絶縁膜を形成する段階前
に、前記第２金属配線上にキャパシタ下部電極を形成す
る段階をさらに含むことができる。この時、前記第１絶
縁膜及び第２絶縁膜は前記下部電極の上面を露出させる
ホール領域を有するように形成される。前記キャパシタ
下部電極としてＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、Ｔｉ
Ｎ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれら
の組み合わせよりなる群から選ばれたいずれか一つを形
成することができる。
て、前記第１絶縁膜及び第２絶縁膜を形成する段階前
に、前記第２金属配線上にキャパシタ下部電極を形成す
る段階をさらに含むことができる。この時、前記第１絶
縁膜及び第２絶縁膜は前記下部電極の上面を露出させる
ホール領域を有するように形成される。前記キャパシタ
下部電極としてＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、Ｔｉ
Ｎ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれら
の組み合わせよりなる群から選ばれたいずれか一つを形
成することができる。
【００２２】本発明によれば、キャパシタの上部電極を
形成する段階で誘電膜を損傷させる恐れがない。そし
て、キャパシタを形成した後に、金属配線のために形成
する絶縁膜をＣＭＰしなくても良い。
形成する段階で誘電膜を損傷させる恐れがない。そし
て、キャパシタを形成した後に、金属配線のために形成
する絶縁膜をＣＭＰしなくても良い。
【００２３】
【発明の実施の形態】以下、添付した図面に基づき、本
発明の望ましい実施形態を詳細に説明する。しかし、本
発明の実施形態は各種の形態に変形でき、本発明の範囲
が後述する実施形態によって限定されると解釈されては
ならない。本発明の実施形態は当業者に本発明をより完
全に説明するために提供されるものである。従って、図
中の要素の形状などはより明確な説明を強調するために
誇張されており、図中同じ要素には同じ符号を使用し
た。また、ある層が他の層又は半導体基板の「上」にあ
ると記載される場合、前記ある層は前記他の層又は半導
体基板に直接的に接触して存在することもでき、また
は、それらの間に第３の層が介在されることもできる。
発明の望ましい実施形態を詳細に説明する。しかし、本
発明の実施形態は各種の形態に変形でき、本発明の範囲
が後述する実施形態によって限定されると解釈されては
ならない。本発明の実施形態は当業者に本発明をより完
全に説明するために提供されるものである。従って、図
中の要素の形状などはより明確な説明を強調するために
誇張されており、図中同じ要素には同じ符号を使用し
た。また、ある層が他の層又は半導体基板の「上」にあ
ると記載される場合、前記ある層は前記他の層又は半導
体基板に直接的に接触して存在することもでき、また
は、それらの間に第３の層が介在されることもできる。
【００２４】＜第１実施の形態＞図３ないし図８は、本
発明の第１実施形態によるＭＩＭキャパシタ及びダマシ
ン配線構造を有する半導体素子の製造方法を説明するた
めの断面図である。
発明の第１実施形態によるＭＩＭキャパシタ及びダマシ
ン配線構造を有する半導体素子の製造方法を説明するた
めの断面図である。
【００２５】図３を参照すれば、半導体基板９０上に下
部絶縁膜１００を形成する。前記下部絶縁膜１００内に
第１及び第２トレンチＴ１１，Ｔ１２を形成する。前記
第１及び第２トレンチＴ１１，Ｔ１２の内壁及び底面に
第１障壁金属膜１１２を形成する。前記第１障壁金属膜
１１２としては、Ｔａ膜、ＴａＮ膜、ＴａＳｉＮ膜、Ｔ
ｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれ
らの組み合わせよりなる群から選ばれたいずれか一つを
形成することができる。
部絶縁膜１００を形成する。前記下部絶縁膜１００内に
第１及び第２トレンチＴ１１，Ｔ１２を形成する。前記
第１及び第２トレンチＴ１１，Ｔ１２の内壁及び底面に
第１障壁金属膜１１２を形成する。前記第１障壁金属膜
１１２としては、Ｔａ膜、ＴａＮ膜、ＴａＳｉＮ膜、Ｔ
ｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれ
らの組み合わせよりなる群から選ばれたいずれか一つを
形成することができる。
【００２６】前記第１障壁金属膜１１２は、後続工程で
前記第１及び第２トレンチＴ１１，Ｔ１２に埋め込まれ
る第１金属膜の金属原子が前記下部絶縁膜１００内に拡
散されることを防止する。
前記第１及び第２トレンチＴ１１，Ｔ１２に埋め込まれ
る第１金属膜の金属原子が前記下部絶縁膜１００内に拡
散されることを防止する。
【００２７】前記第１障壁金属膜１１２が形成された前
記第１及び第２トレンチＴ１１，Ｔ１２を完全に埋め込
む第１金属膜を形成する。この時、前記第１金属膜とし
てＣｕ膜を形成することが望ましい。
記第１及び第２トレンチＴ１１，Ｔ１２を完全に埋め込
む第１金属膜を形成する。この時、前記第１金属膜とし
てＣｕ膜を形成することが望ましい。
【００２８】これにはまず、前記第１障壁金属膜１１２
が形成された前記第１及び第２トレンチＴ１１，Ｔ１２
の内壁及び底面にＣｕ種子を形成する。
が形成された前記第１及び第２トレンチＴ１１，Ｔ１２
の内壁及び底面にＣｕ種子を形成する。
【００２９】次に、前記第１及び第２トレンチＴ１１，
Ｔ１２を完全に埋め込むＣｕ膜を電気メッキ法により形
成する。前記下部絶縁膜１００の上面が露出されるよう
に前記第１金属膜の上面をＣＭＰして平坦化させる。こ
れにより、前記下部絶縁膜１００と段差無しに第１金属
配線１１５及び第２金属配線１２０が形成される。
Ｔ１２を完全に埋め込むＣｕ膜を電気メッキ法により形
成する。前記下部絶縁膜１００の上面が露出されるよう
に前記第１金属膜の上面をＣＭＰして平坦化させる。こ
れにより、前記下部絶縁膜１００と段差無しに第１金属
配線１１５及び第２金属配線１２０が形成される。
【００３０】図４を参照すれば、前記第１金属配線１１
５及び第２金属配線１２０が形成された前記半導体基板
９０上に前記第２金属配線１２０の上面を露出させるホ
ール領域Ｈ１を有する第１絶縁膜１２５及び第２絶縁膜
１３０を順次に形成する。例えば、前記第１金属配線１
１５及び第２金属配線１２０が形成された前記半導体基
板９０上に第１絶縁膜１２５としてＳｉＮ膜又はＳｉＣ
膜を形成する。前記第１絶縁膜１２５は前記第１金属配
線１１５及び第２金属配線１２０内の金属原子が上部の
絶縁膜に拡散されることを防止する。前記第１絶縁膜１
２５上に第２絶縁膜１３０としては、ＴＥＯＳ膜、ＰＥ
ＯＸ膜、ＳｉＯＦ膜またはＳｉＯＣ膜を形成する。例え
ば、ＴＥＯＳ膜はＴＥＯＳソースガスを用いた化学気相
蒸着法（以下、ＣＶＤ）により形成することができる。
ＰＥＯＸ膜はＳｉＨ４ガス、Ｎ２ガスなどを用いてプラ
ズマ−ＣＶＤ法により形成することができる。ＳｉＯＦ
膜はＳｉＨ４ガス、ＳｉＦ４ガス、Ｏ２ガス及びＡｒガ
スを用いてＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａ
ｓｍａ）−ＣＶＤ法により形成することができる。Ｓｉ
ＯＣ膜はトリメチルシラン（ＴＭＳ）などの有機ソース
ガスを用いてＣＶＤ法により形成することができる。
５及び第２金属配線１２０が形成された前記半導体基板
９０上に前記第２金属配線１２０の上面を露出させるホ
ール領域Ｈ１を有する第１絶縁膜１２５及び第２絶縁膜
１３０を順次に形成する。例えば、前記第１金属配線１
１５及び第２金属配線１２０が形成された前記半導体基
板９０上に第１絶縁膜１２５としてＳｉＮ膜又はＳｉＣ
膜を形成する。前記第１絶縁膜１２５は前記第１金属配
線１１５及び第２金属配線１２０内の金属原子が上部の
絶縁膜に拡散されることを防止する。前記第１絶縁膜１
２５上に第２絶縁膜１３０としては、ＴＥＯＳ膜、ＰＥ
ＯＸ膜、ＳｉＯＦ膜またはＳｉＯＣ膜を形成する。例え
ば、ＴＥＯＳ膜はＴＥＯＳソースガスを用いた化学気相
蒸着法（以下、ＣＶＤ）により形成することができる。
ＰＥＯＸ膜はＳｉＨ４ガス、Ｎ２ガスなどを用いてプラ
ズマ−ＣＶＤ法により形成することができる。ＳｉＯＦ
膜はＳｉＨ４ガス、ＳｉＦ４ガス、Ｏ２ガス及びＡｒガ
スを用いてＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａ
ｓｍａ）−ＣＶＤ法により形成することができる。Ｓｉ
ＯＣ膜はトリメチルシラン（ＴＭＳ）などの有機ソース
ガスを用いてＣＶＤ法により形成することができる。
【００３１】次に、前記第２金属配線１２０の上面が露
出されるように前記第１絶縁膜１２５及び第２絶縁膜１
３０をパターニングする。
出されるように前記第１絶縁膜１２５及び第２絶縁膜１
３０をパターニングする。
【００３２】図５を参照すれば、前記第２絶縁膜１３０
の上面、前記ホール領域Ｈ１の内壁及び底面に誘電膜１
３５を形成する。前記誘電膜１３５としてＳｉＮ膜又は
ＳｉＣ膜を形成する。ここで、ＳｉＮ膜又はＳｉＣ膜は
単独で形成しても良く、所定の酸化膜と組み合わせてＳ
ｉＮ膜及び酸化膜の２重膜、又はＳｉＣ膜と酸化膜との
２重膜に形成しても良い。例えば、前記誘電膜１３５と
しては、ＳｉＮ膜とＳｉＯＣ膜との２重膜、ＳｉＮ膜と
ＴＥＯＳ膜との２重膜、ＳｉＮ膜とＰＥＯＸ膜との２重
膜、ＳｉＣ膜とＳｉＯＣ膜との２重膜、ＳｉＣ膜とＴＥ
ＯＳ膜との２重膜、またはＳｉＣ膜とＰＥＯＸ膜との２
重膜を形成する。このように、誘電膜をＳｉＮ膜と酸化
膜との２重膜又はＳｉＣ膜と酸化膜との２重膜に形成す
れば、キャパシタの漏れ電流特性が改善される。
の上面、前記ホール領域Ｈ１の内壁及び底面に誘電膜１
３５を形成する。前記誘電膜１３５としてＳｉＮ膜又は
ＳｉＣ膜を形成する。ここで、ＳｉＮ膜又はＳｉＣ膜は
単独で形成しても良く、所定の酸化膜と組み合わせてＳ
ｉＮ膜及び酸化膜の２重膜、又はＳｉＣ膜と酸化膜との
２重膜に形成しても良い。例えば、前記誘電膜１３５と
しては、ＳｉＮ膜とＳｉＯＣ膜との２重膜、ＳｉＮ膜と
ＴＥＯＳ膜との２重膜、ＳｉＮ膜とＰＥＯＸ膜との２重
膜、ＳｉＣ膜とＳｉＯＣ膜との２重膜、ＳｉＣ膜とＴＥ
ＯＳ膜との２重膜、またはＳｉＣ膜とＰＥＯＸ膜との２
重膜を形成する。このように、誘電膜をＳｉＮ膜と酸化
膜との２重膜又はＳｉＣ膜と酸化膜との２重膜に形成す
れば、キャパシタの漏れ電流特性が改善される。
【００３３】前記誘電膜１３５の厚さは所望のキャパシ
タの静電容量に合わせて調節する。
タの静電容量に合わせて調節する。
【００３４】このように誘電膜１３５が形成された前記
半導体基板９０上に前記ホール領域Ｈ１を完全に埋め込
む第２金属膜１４０を形成する。前記第２金属膜１４０
としては、Ｔａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ
膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの
組み合わせよりなる群から選ばれたいずれか一つを形成
することができる。又、前記第２金属膜１４０として
は、Ｔａ膜とＣｕ膜との２重膜、ＴａＮ膜とＣｕ膜との
２重膜、及びＴａ膜、ＴａＮ膜とＣｕ膜との３重膜より
なる群から選ばれたいずれか一つを形成することもでき
る。
半導体基板９０上に前記ホール領域Ｈ１を完全に埋め込
む第２金属膜１４０を形成する。前記第２金属膜１４０
としては、Ｔａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ
膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの
組み合わせよりなる群から選ばれたいずれか一つを形成
することができる。又、前記第２金属膜１４０として
は、Ｔａ膜とＣｕ膜との２重膜、ＴａＮ膜とＣｕ膜との
２重膜、及びＴａ膜、ＴａＮ膜とＣｕ膜との３重膜より
なる群から選ばれたいずれか一つを形成することもでき
る。
【００３５】図６を参照すれば、前記第２絶縁膜１３０
の上面が露出されるように前記第２金属膜１４０が形成
された前記半導体基板９０の上面を平坦化させる。この
時、平坦化は、ＣＭＰによって行われることが望まし
い。これにより、前記第２絶縁膜１３０の上面と段差無
しに前記ホール領域Ｈ１を完全に埋め込むキャパシタ上
部電極１４０ａが形成される。
の上面が露出されるように前記第２金属膜１４０が形成
された前記半導体基板９０の上面を平坦化させる。この
時、平坦化は、ＣＭＰによって行われることが望まし
い。これにより、前記第２絶縁膜１３０の上面と段差無
しに前記ホール領域Ｈ１を完全に埋め込むキャパシタ上
部電極１４０ａが形成される。
【００３６】前記平坦化段階を行う時、前記第２絶縁膜
１３０の上面に形成された前記誘電膜１３５部分を完全
に除去するので、前記誘電膜１３５は前記ホール領域Ｈ
１の内壁及び底面にのみ残留する。前記第２絶縁膜１３
０の上面に形成された前記誘電膜１３５部分を完全に除
去することにより、前記キャパシタ上部電極１４０ａの
ほかには第２金属膜部分が図６の前記半導体基９０板に
残留しない。
１３０の上面に形成された前記誘電膜１３５部分を完全
に除去するので、前記誘電膜１３５は前記ホール領域Ｈ
１の内壁及び底面にのみ残留する。前記第２絶縁膜１３
０の上面に形成された前記誘電膜１３５部分を完全に除
去することにより、前記キャパシタ上部電極１４０ａの
ほかには第２金属膜部分が図６の前記半導体基９０板に
残留しない。
【００３７】従来の技術では、フォトリソグラフィ工程
により上部電極を形成するため、前記上部電極をパター
ニングする段階で下部の誘電膜がプラズマによって損傷
されるという問題があった。しかし、本発明の実施形態
によれば、ＣＭＰによって前記上部電極１４０ａを形成
するので、前記誘電膜１３５がプラズマによって損傷さ
れるという問題が解決される。
により上部電極を形成するため、前記上部電極をパター
ニングする段階で下部の誘電膜がプラズマによって損傷
されるという問題があった。しかし、本発明の実施形態
によれば、ＣＭＰによって前記上部電極１４０ａを形成
するので、前記誘電膜１３５がプラズマによって損傷さ
れるという問題が解決される。
【００３８】次に、前記上部電極１４０ａが形成された
前記半導体基板９０上に第３絶縁膜１４３及び第４絶縁
膜１４５を順次に形成する。前記第３絶縁膜１４３とし
ては、ＳｉＮ膜又はＳｉＣ膜を形成する。前記第４絶縁
膜１４５としては、前記第２絶縁膜１３０と同様にＴＥ
ＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、及びＳｉＯＣ膜より
なる群から選ばれたいずれか一つを形成することができ
る。従来技術とは異なって、前記第２絶縁膜１３０の上
面と段差無しに上部電極１４０ａを形成するので、前記
第４絶縁膜１４５を別途に平坦化させる工程を行わなく
ても良い。
前記半導体基板９０上に第３絶縁膜１４３及び第４絶縁
膜１４５を順次に形成する。前記第３絶縁膜１４３とし
ては、ＳｉＮ膜又はＳｉＣ膜を形成する。前記第４絶縁
膜１４５としては、前記第２絶縁膜１３０と同様にＴＥ
ＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、及びＳｉＯＣ膜より
なる群から選ばれたいずれか一つを形成することができ
る。従来技術とは異なって、前記第２絶縁膜１３０の上
面と段差無しに上部電極１４０ａを形成するので、前記
第４絶縁膜１４５を別途に平坦化させる工程を行わなく
ても良い。
【００３９】図７を参照すれば、前記第４絶縁膜１４
５、第３絶縁膜１４３、第２絶縁膜１３０及び第１絶縁
膜１２５を貫通して前記第１金属配線１１５の上面を露
出させるビアトレンチＨ１１を形成する。前記ビアトレ
ンチＨ１１の上部に前記第４絶縁膜１４５及び第３絶縁
膜１４３を貫通する金属配線領域トレンチＨ１２を形成
する。
５、第３絶縁膜１４３、第２絶縁膜１３０及び第１絶縁
膜１２５を貫通して前記第１金属配線１１５の上面を露
出させるビアトレンチＨ１１を形成する。前記ビアトレ
ンチＨ１１の上部に前記第４絶縁膜１４５及び第３絶縁
膜１４３を貫通する金属配線領域トレンチＨ１２を形成
する。
【００４０】このためには、先ず、前記第３絶縁膜１４
３に対する前記第４絶縁膜１４５のエッチング選択比が
あるエッチング工程により前記第４絶縁膜１４５をエッ
チングする。この時、前記第３絶縁膜１４３がエッチン
グ終了点となる。次に、前記第３絶縁膜１４３までエッ
チングして金属配線領域トレンチＨ１２を完成する。こ
のように、前記第３絶縁膜１４３はデュアルダマシン配
線構造を形成するためのエッチング停止膜の機能が行え
るように導入する膜である。
３に対する前記第４絶縁膜１４５のエッチング選択比が
あるエッチング工程により前記第４絶縁膜１４５をエッ
チングする。この時、前記第３絶縁膜１４３がエッチン
グ終了点となる。次に、前記第３絶縁膜１４３までエッ
チングして金属配線領域トレンチＨ１２を完成する。こ
のように、前記第３絶縁膜１４３はデュアルダマシン配
線構造を形成するためのエッチング停止膜の機能が行え
るように導入する膜である。
【００４１】前記金属配線領域トレンチＨ１２を形成す
る間に、前記第４絶縁膜１４５及び第３絶縁膜１４３を
貫通して前記上部電極１４０ａの上面を露出させるコン
タクトホールＨ１３も形成する。この実施形態では、前
記ビアトレンチＨ１１を形成した後に前記金属配線領域
トレンチＨ１２を形成する方法について説明したが、前
記金属配線領域トレンチＨ１２を形成した後に前記ビア
トレンチＨ１１を形成しても構わない。
る間に、前記第４絶縁膜１４５及び第３絶縁膜１４３を
貫通して前記上部電極１４０ａの上面を露出させるコン
タクトホールＨ１３も形成する。この実施形態では、前
記ビアトレンチＨ１１を形成した後に前記金属配線領域
トレンチＨ１２を形成する方法について説明したが、前
記金属配線領域トレンチＨ１２を形成した後に前記ビア
トレンチＨ１１を形成しても構わない。
【００４２】図８を参照すれば、前記ビアトレンチＨ１
１、金属配線領域トレンチＨ１２及びコンタクトホール
Ｈ１３の内壁及び底面に第２障壁金属膜１４７を形成す
る。前記第２障壁金属膜１４７としてＴａ膜、ＴａＮ
膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、
ＷＳｉＮ膜及びこれらの組み合わせよりなる群から選ば
れたいずれか一つを形成することができる。前記第２障
壁金属膜１４７は後続工程で前記ビアトレンチＨ１１、
金属配線領域トレンチＨ１２及びコンタクトホールＨ１
３に埋め込まれる第３金属膜の金属原子が前記第４及び
第２絶縁膜１４５、１３０内に拡散されることを防止す
る。
１、金属配線領域トレンチＨ１２及びコンタクトホール
Ｈ１３の内壁及び底面に第２障壁金属膜１４７を形成す
る。前記第２障壁金属膜１４７としてＴａ膜、ＴａＮ
膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、
ＷＳｉＮ膜及びこれらの組み合わせよりなる群から選ば
れたいずれか一つを形成することができる。前記第２障
壁金属膜１４７は後続工程で前記ビアトレンチＨ１１、
金属配線領域トレンチＨ１２及びコンタクトホールＨ１
３に埋め込まれる第３金属膜の金属原子が前記第４及び
第２絶縁膜１４５、１３０内に拡散されることを防止す
る。
【００４３】次に、前記ビアトレンチＨ１１、金属配線
領域トレンチＨ１２及びコンタクトホールＨ１３を完全
に埋め込む第３金属膜を形成する。ここで、前記第３金
属膜としてＣｕ膜を形成することが望ましい。前記Ｃｕ
膜は前記ビアトレンチＨ１１、金属配線領域トレンチＨ
１２及びコンタクトホールＨ１３の内壁及び底面にＣｕ
種子を形成した後に電気メッキ法によって形成すること
ができる。次に、前記第４絶縁膜１４５の上面が露出さ
れるようにＣＭＰ法により前記第３金属膜の上面を平坦
化させる。これにより、前記第４絶縁膜１４５、第３絶
縁膜１４３、第２絶縁膜１３０及び第１絶縁膜１２５を
貫通して前記第１金属配線１１５の上面に接触するダマ
シン配線構造１５０と、前記第４絶縁膜１４５及び第３
絶縁膜１４３を貫通して前記上部電極１４０ａの上面に
接触するコンタクトプラグ１５５とが形成される。
領域トレンチＨ１２及びコンタクトホールＨ１３を完全
に埋め込む第３金属膜を形成する。ここで、前記第３金
属膜としてＣｕ膜を形成することが望ましい。前記Ｃｕ
膜は前記ビアトレンチＨ１１、金属配線領域トレンチＨ
１２及びコンタクトホールＨ１３の内壁及び底面にＣｕ
種子を形成した後に電気メッキ法によって形成すること
ができる。次に、前記第４絶縁膜１４５の上面が露出さ
れるようにＣＭＰ法により前記第３金属膜の上面を平坦
化させる。これにより、前記第４絶縁膜１４５、第３絶
縁膜１４３、第２絶縁膜１３０及び第１絶縁膜１２５を
貫通して前記第１金属配線１１５の上面に接触するダマ
シン配線構造１５０と、前記第４絶縁膜１４５及び第３
絶縁膜１４３を貫通して前記上部電極１４０ａの上面に
接触するコンタクトプラグ１５５とが形成される。
【００４４】＜第２実施の形態＞図９ないし図１１は、
本発明の第２実施の形態によるＭＩＭキャパシタ及びダ
マシン配線構造を有する半導体素子の製造方法を説明す
るための断面図である。この実施形態において、前記第
１実施の形態と同一の部分に対してはその説明を省略す
る。
本発明の第２実施の形態によるＭＩＭキャパシタ及びダ
マシン配線構造を有する半導体素子の製造方法を説明す
るための断面図である。この実施形態において、前記第
１実施の形態と同一の部分に対してはその説明を省略す
る。
【００４５】図９を参照すれば、前記第１実施の形態の
方法と同様にして、半導体基板１９０上の下部絶縁膜２
００内に前記下部絶縁膜２００と段差無しに第１金属配
線２１５及び第２金属配線２２０を形成する。参照番号
２１２は第１障壁金属膜である。
方法と同様にして、半導体基板１９０上の下部絶縁膜２
００内に前記下部絶縁膜２００と段差無しに第１金属配
線２１５及び第２金属配線２２０を形成する。参照番号
２１２は第１障壁金属膜である。
【００４６】次に、前記第２金属配線２２０の上面に接
触するキャパシタ下部電極２２２を形成する。例えば、
前記第１金属配線２１５及び第２金属配線２２０が形成
された前記半導体基板１９０上にＴａ膜、ＴａＮ膜、Ｔ
ａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉ
Ｎ膜及びこれらの組み合わせよりなる群から選ばれたい
ずれか一つの膜を形成してこれをパターニングする。
触するキャパシタ下部電極２２２を形成する。例えば、
前記第１金属配線２１５及び第２金属配線２２０が形成
された前記半導体基板１９０上にＴａ膜、ＴａＮ膜、Ｔ
ａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉ
Ｎ膜及びこれらの組み合わせよりなる群から選ばれたい
ずれか一つの膜を形成してこれをパターニングする。
【００４７】図１０を参照すれば、前記下部電極２２２
の上面を露出させるホール領域Ｈ２を有する第１絶縁膜
２２５及び第２絶縁膜２３０を順次に形成する。例え
ば、前記下部電極２２２が形成された前記半導体基板１
９０上に第１絶縁膜２２５としてＳｉＮ膜又はＳｉＣ膜
を形成する。前記第１絶縁膜２２５上に第２絶縁膜２３
０としてＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、又はＳ
ｉＯＣ膜を形成する。
の上面を露出させるホール領域Ｈ２を有する第１絶縁膜
２２５及び第２絶縁膜２３０を順次に形成する。例え
ば、前記下部電極２２２が形成された前記半導体基板１
９０上に第１絶縁膜２２５としてＳｉＮ膜又はＳｉＣ膜
を形成する。前記第１絶縁膜２２５上に第２絶縁膜２３
０としてＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、又はＳ
ｉＯＣ膜を形成する。
【００４８】次に、前記下部電極２２２の上面が露出さ
れるように前記第１絶縁膜２２５及び第２絶縁膜２３０
をパターニングする。
れるように前記第１絶縁膜２２５及び第２絶縁膜２３０
をパターニングする。
【００４９】以降の工程段階は前記第１実施の形態と同
一である。すなわち、図１１を参照すれば、前記第２絶
縁膜２３０の上面、前記ホール領域Ｈ２の内壁及び底面
に誘電膜２３５を形成する。前記誘電膜２３５が形成さ
れた前記半導体基板１９０上に前記ホール領域Ｈ２を完
全に埋め込む第２金属膜を形成した後に、前記第２絶縁
膜２３０の上面が露出されるように前記第２金属膜が形
成された前記半導体基板１９０の上面を平坦化させる。
これにより、前記第２絶縁膜２３０の上面と段差無しに
前記ホール領域Ｈ２を完全に埋め込むキャパシタ上部電
極２４０ａが形成される。
一である。すなわち、図１１を参照すれば、前記第２絶
縁膜２３０の上面、前記ホール領域Ｈ２の内壁及び底面
に誘電膜２３５を形成する。前記誘電膜２３５が形成さ
れた前記半導体基板１９０上に前記ホール領域Ｈ２を完
全に埋め込む第２金属膜を形成した後に、前記第２絶縁
膜２３０の上面が露出されるように前記第２金属膜が形
成された前記半導体基板１９０の上面を平坦化させる。
これにより、前記第２絶縁膜２３０の上面と段差無しに
前記ホール領域Ｈ２を完全に埋め込むキャパシタ上部電
極２４０ａが形成される。
【００５０】従来の技術では、フォトリソグラフィ工程
により上部電極を形成するため、前記上部電極をパター
ニングする段階で下部の誘電膜がプラズマによって損傷
されるという問題があった。しかし、本発明の実施形態
によれば、ＣＭＰによって前記上部電極２４０ａを形成
するので、前記誘電膜２３５がプラズマによって損傷さ
れる問題が解決される。
により上部電極を形成するため、前記上部電極をパター
ニングする段階で下部の誘電膜がプラズマによって損傷
されるという問題があった。しかし、本発明の実施形態
によれば、ＣＭＰによって前記上部電極２４０ａを形成
するので、前記誘電膜２３５がプラズマによって損傷さ
れる問題が解決される。
【００５１】次に、前記上部電極２４０ａが形成された
前記半導体基板１９０上に第３絶縁膜２４３及び第４絶
縁膜２４５を順次に形成する。従来の技術とは異なっ
て、前記第２絶縁膜２３０の上面と段差無しに上部電極
２４０ａを形成するので、前記第４絶縁膜２４５を別途
に平坦化させる工程を行わなくても良い。
前記半導体基板１９０上に第３絶縁膜２４３及び第４絶
縁膜２４５を順次に形成する。従来の技術とは異なっ
て、前記第２絶縁膜２３０の上面と段差無しに上部電極
２４０ａを形成するので、前記第４絶縁膜２４５を別途
に平坦化させる工程を行わなくても良い。
【００５２】前記第４絶縁膜２４５、第３絶縁膜２４
３、第２絶縁膜２３０及び第１絶縁膜２２５を貫通して
前記第１金属配線２１５の上面に接触するダマシン配線
構造２５０と、前記第４絶縁膜２４５及び第３絶縁膜２
４３を貫通して前記上部電極２４０ａの上面に接触する
コンタクトプラグ２５５とを形成する。参照番号２４７
は第２障壁金属膜である。
３、第２絶縁膜２３０及び第１絶縁膜２２５を貫通して
前記第１金属配線２１５の上面に接触するダマシン配線
構造２５０と、前記第４絶縁膜２４５及び第３絶縁膜２
４３を貫通して前記上部電極２４０ａの上面に接触する
コンタクトプラグ２５５とを形成する。参照番号２４７
は第２障壁金属膜である。
【００５３】前記第１実施の形態では、前記第２金属配
線１２０がＭＩＭキャパシタの下部電極の役割をするた
め、別途の下部電極を形成しない。ところが、前記第１
絶縁膜１２５及び第２絶縁膜１３０をパターニングする
時に前記第２金属配線１２０の上面が損傷される恐れが
ある。このため、前記第２金属配線１２０の表面が粗く
なったり、不純物が流入したり、デッィングされたりす
る問題が生じる場合にはＭＩＭキャパシタの性能の低下
が招かれることがある。
線１２０がＭＩＭキャパシタの下部電極の役割をするた
め、別途の下部電極を形成しない。ところが、前記第１
絶縁膜１２５及び第２絶縁膜１３０をパターニングする
時に前記第２金属配線１２０の上面が損傷される恐れが
ある。このため、前記第２金属配線１２０の表面が粗く
なったり、不純物が流入したり、デッィングされたりす
る問題が生じる場合にはＭＩＭキャパシタの性能の低下
が招かれることがある。
【００５４】従って、この実施形態では、前記下部電極
２２２を形成することにより、このような問題を解決す
る。下部電極はＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、Ｔｉ
Ｎ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜及びこれらの
組み合わせよりなる群から選ばれたいずれか一つの膜よ
りなるので、前記第１絶縁膜２２５及び第２絶縁膜２３
０をパターニングする段階で上面が損傷される心配がほ
とんど無い。
２２２を形成することにより、このような問題を解決す
る。下部電極はＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、Ｔｉ
Ｎ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜及びこれらの
組み合わせよりなる群から選ばれたいずれか一つの膜よ
りなるので、前記第１絶縁膜２２５及び第２絶縁膜２３
０をパターニングする段階で上面が損傷される心配がほ
とんど無い。
【００５５】＜第３実施の形態＞図１２ないし図１９
は、本発明の第３実施の形態によるＭＩＭキャパシタ及
びダマシン配線構造を有する半導体素子の製造方法を説
明するための断面図である。この実施形態において、前
記第１実施の形態と同じ部分についてはその説明を省
く。
は、本発明の第３実施の形態によるＭＩＭキャパシタ及
びダマシン配線構造を有する半導体素子の製造方法を説
明するための断面図である。この実施形態において、前
記第１実施の形態と同じ部分についてはその説明を省
く。
【００５６】図１２を参照すれば、前記第１実施の形態
の方法と同様にして、半導体基板２９０上の下部絶縁膜
３００内に前記下部絶縁膜３００と段差無しに第１金属
配線３１５及び第２金属配線３２０を形成する。参照番
号３１２は第１障壁金属膜である。前記第１金属配線３
１５及び第２金属配線３２０が形成された前記半導体基
板２９０上に前記第２金属配線３２０の上面を露出させ
るホール領域Ｈ３を有する第１絶縁膜３２５及び第２絶
縁膜３３０を順次に形成する。
の方法と同様にして、半導体基板２９０上の下部絶縁膜
３００内に前記下部絶縁膜３００と段差無しに第１金属
配線３１５及び第２金属配線３２０を形成する。参照番
号３１２は第１障壁金属膜である。前記第１金属配線３
１５及び第２金属配線３２０が形成された前記半導体基
板２９０上に前記第２金属配線３２０の上面を露出させ
るホール領域Ｈ３を有する第１絶縁膜３２５及び第２絶
縁膜３３０を順次に形成する。
【００５７】図１３を参照すれば、前記第２絶縁膜３３
０の上面、前記ホール領域Ｈ３の内壁及び底面に誘電膜
３３５を形成する。
０の上面、前記ホール領域Ｈ３の内壁及び底面に誘電膜
３３５を形成する。
【００５８】前記誘電膜３３５が形成された前記半導体
基板２９０上に前記ホール領域Ｈ３を完全には埋め込ま
ない厚さに第２金属膜３４０を形成する。前記第２金属
膜３４０としては、Ｔａ膜、ＴａＮ膜、ＴａＳｉＮ膜、
ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこ
れらの組み合わせよりなる群から選ばれたいずれか一つ
を形成することができる。又、前記第２金属膜３４０と
しては、Ｔａ膜とＣｕ膜との２重膜、ＴａＮ膜とＣｕ膜
との２重膜、及びＴａ膜、ＴａＮ膜とＣｕ膜との３重膜
よりなる群から選ばれたいずれか一つを形成することが
できる。
基板２９０上に前記ホール領域Ｈ３を完全には埋め込ま
ない厚さに第２金属膜３４０を形成する。前記第２金属
膜３４０としては、Ｔａ膜、ＴａＮ膜、ＴａＳｉＮ膜、
ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこ
れらの組み合わせよりなる群から選ばれたいずれか一つ
を形成することができる。又、前記第２金属膜３４０と
しては、Ｔａ膜とＣｕ膜との２重膜、ＴａＮ膜とＣｕ膜
との２重膜、及びＴａ膜、ＴａＮ膜とＣｕ膜との３重膜
よりなる群から選ばれたいずれか一つを形成することが
できる。
【００５９】この実施形態では、前記第２金属膜３４０
のＣＭＰ量を減らすために、前記第１及び第２実施の形
態とは異なって、前記第２金属膜３４０を薄く形成する
ことが特徴である。ところで、前記第２金属膜３４０が
前記ホール領域Ｈ３を完全に埋め込まないため、ＣＭＰ
後に前記ホール領域Ｈ３内にＣＭＰスラリーが残留し易
い。残留するＣＭＰスラリーを除去するためには洗浄工
程を行わなければならないが、この時、上部電極となる
前記第２金属膜３４０が損傷される恐れがある。
のＣＭＰ量を減らすために、前記第１及び第２実施の形
態とは異なって、前記第２金属膜３４０を薄く形成する
ことが特徴である。ところで、前記第２金属膜３４０が
前記ホール領域Ｈ３を完全に埋め込まないため、ＣＭＰ
後に前記ホール領域Ｈ３内にＣＭＰスラリーが残留し易
い。残留するＣＭＰスラリーを除去するためには洗浄工
程を行わなければならないが、この時、上部電極となる
前記第２金属膜３４０が損傷される恐れがある。
【００６０】従って、この実施形態では、前記第２金属
膜３４０を保護するためにキャッピング膜３４２を形成
する。前記キャッピング膜３４２として前記第２絶縁膜
３３０と同様にＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、
又はＳｉＯＣ膜を形成する。前記キャッピング膜３４２
は前記ホール領域Ｈ３を完全に埋め込むように形成して
も良く、図１３のように、前記ホール領域Ｈ３を完全に
埋め込まないように形成しても良い。
膜３４０を保護するためにキャッピング膜３４２を形成
する。前記キャッピング膜３４２として前記第２絶縁膜
３３０と同様にＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、
又はＳｉＯＣ膜を形成する。前記キャッピング膜３４２
は前記ホール領域Ｈ３を完全に埋め込むように形成して
も良く、図１３のように、前記ホール領域Ｈ３を完全に
埋め込まないように形成しても良い。
【００６１】図１４を参照すれば、前記第２絶縁膜３３
０の上面が露出されるように前記キャッピング膜３４２
が形成された前記半導体基板２９０の上面を平坦化させ
る。これにより、前記誘電膜３３５が形成されたホール
領域Ｈ３の内壁及び底面に前記ホール領域Ｈ３を完全に
は埋め込まない厚さにキャパシタ上部電極３４０ａ及び
キャッピング膜パターン３４２ａが形成される。ここ
で、前記上部電極３４０ａ及びキャッピング膜パターン
３４２ａを形成する段階は、ＣＭＰによって行われるこ
とが望ましい。前記キャッピング膜パターン３４２ａが
前記ホール領域Ｈ３を完全に埋め込まない場合には、前
述の通り、前記ホール領域Ｈ３内にＣＭＰスラリーＳが
残留する恐れがある。
０の上面が露出されるように前記キャッピング膜３４２
が形成された前記半導体基板２９０の上面を平坦化させ
る。これにより、前記誘電膜３３５が形成されたホール
領域Ｈ３の内壁及び底面に前記ホール領域Ｈ３を完全に
は埋め込まない厚さにキャパシタ上部電極３４０ａ及び
キャッピング膜パターン３４２ａが形成される。ここ
で、前記上部電極３４０ａ及びキャッピング膜パターン
３４２ａを形成する段階は、ＣＭＰによって行われるこ
とが望ましい。前記キャッピング膜パターン３４２ａが
前記ホール領域Ｈ３を完全に埋め込まない場合には、前
述の通り、前記ホール領域Ｈ３内にＣＭＰスラリーＳが
残留する恐れがある。
【００６２】図１５を参照すれば、前記キャッピング膜
パターン３４２ａが形成された前記半導体基板２９０を
洗浄する。前記洗浄する段階は通常の方法に従い湿式エ
ッチング法によって行う。前記ホール領域Ｈ３内に残留
するＣＭＰスラリーＳが除去される間に、前記キャッピ
ング膜パターン３４２ａそのものも次第にエッチングさ
れるものの、エッチング液が前記上部電極３４０ａに侵
入することを防止する。このため、前記上部電極３４０
ａが損傷される恐れがない。
パターン３４２ａが形成された前記半導体基板２９０を
洗浄する。前記洗浄する段階は通常の方法に従い湿式エ
ッチング法によって行う。前記ホール領域Ｈ３内に残留
するＣＭＰスラリーＳが除去される間に、前記キャッピ
ング膜パターン３４２ａそのものも次第にエッチングさ
れるものの、エッチング液が前記上部電極３４０ａに侵
入することを防止する。このため、前記上部電極３４０
ａが損傷される恐れがない。
【００６３】前記キャッピング膜パターン３４２ａ及び
前記第２絶縁膜３３０は両方とも酸化膜系であるため、
洗浄工程によって前記キャッピング膜パターン３４２ａ
がエッチングされる間に前記第２絶縁膜パターン３３０
もエッチングされる。従って、前記第２絶縁膜パターン
３３０が過度にエッチングされないようにエッチング時
間を調節する。このため、前記キャッピング膜パターン
３４２ａが完全に除去し切れずに、図１６の如く、洗浄
後の前記半導体基板２９０から薄くなったキャッピング
膜パターン３４２ｂが残留する場合もある。
前記第２絶縁膜３３０は両方とも酸化膜系であるため、
洗浄工程によって前記キャッピング膜パターン３４２ａ
がエッチングされる間に前記第２絶縁膜パターン３３０
もエッチングされる。従って、前記第２絶縁膜パターン
３３０が過度にエッチングされないようにエッチング時
間を調節する。このため、前記キャッピング膜パターン
３４２ａが完全に除去し切れずに、図１６の如く、洗浄
後の前記半導体基板２９０から薄くなったキャッピング
膜パターン３４２ｂが残留する場合もある。
【００６４】従来の技術ではフォトリソグラフィ工程に
より上部電極を形成するため、前記上部電極をパターニ
ングする段階で下部の誘電膜がプラズマによって損傷さ
れるという問題があった。しかし、本発明の実施形態に
よれば、ＣＭＰによって前記上部電極３４０ａを形成す
るので、前記誘電膜３３５がプラズマによって損傷され
る問題が解決される。前記ＣＭＰ段階で使われるスラリ
ーが前記ホール領域Ｈ３内に残留する場合、これを除去
するための洗浄工程を行う時、前記キャッピング膜パタ
ーン３４２ａが前記上部電極３４０ａをエッチング液か
ら保護するので、前記上部電極３４０ａが損傷される恐
れがない。
より上部電極を形成するため、前記上部電極をパターニ
ングする段階で下部の誘電膜がプラズマによって損傷さ
れるという問題があった。しかし、本発明の実施形態に
よれば、ＣＭＰによって前記上部電極３４０ａを形成す
るので、前記誘電膜３３５がプラズマによって損傷され
る問題が解決される。前記ＣＭＰ段階で使われるスラリ
ーが前記ホール領域Ｈ３内に残留する場合、これを除去
するための洗浄工程を行う時、前記キャッピング膜パタ
ーン３４２ａが前記上部電極３４０ａをエッチング液か
ら保護するので、前記上部電極３４０ａが損傷される恐
れがない。
【００６５】図１７を参照すれば、前記上部電極３４０
ａが形成された前記半導体基板２９０上に第３絶縁膜３
４３及び第４絶縁膜３４５を形成する。前記第４絶縁膜
３４５として前記第２絶縁膜３３０及びキャッピング膜
３４２と同様にＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、
及びＳｉＯＣ膜よりなる群から選ばれたいずれか一つを
形成することができる。従来の技術とは異なって、前記
第４絶縁膜３４５を別途に平坦化させる工程を行わな
い。すなわち、図１６の如く、前記第４絶縁膜３４５が
前記ホール領域Ｈ３で段差を持っていても、前記第４絶
縁膜３４５を平坦化させない。
ａが形成された前記半導体基板２９０上に第３絶縁膜３
４３及び第４絶縁膜３４５を形成する。前記第４絶縁膜
３４５として前記第２絶縁膜３３０及びキャッピング膜
３４２と同様にＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、
及びＳｉＯＣ膜よりなる群から選ばれたいずれか一つを
形成することができる。従来の技術とは異なって、前記
第４絶縁膜３４５を別途に平坦化させる工程を行わな
い。すなわち、図１６の如く、前記第４絶縁膜３４５が
前記ホール領域Ｈ３で段差を持っていても、前記第４絶
縁膜３４５を平坦化させない。
【００６６】図１８を参照すれば、前記第４絶縁膜３４
５、第３絶縁膜３４３、第２絶縁膜３３０及び第１絶縁
膜３２５を貫通して前記第１金属配線３１５の上面を露
出させるビアトレンチＨ３１を形成する。前記ビアトレ
ンチＨ３１の上部に前記第４絶縁膜３４５及び第３絶縁
膜３４３を貫通する金属配線領域トレンチＨ３２を形成
する。前記金属配線領域トレンチＨ３２を形成する間
に、前記第４絶縁膜３４５及び第３絶縁膜３４３を貫通
して前記上部電極３４０ａの上面を露出させるコンタク
トホールＨ３３も形成する。
５、第３絶縁膜３４３、第２絶縁膜３３０及び第１絶縁
膜３２５を貫通して前記第１金属配線３１５の上面を露
出させるビアトレンチＨ３１を形成する。前記ビアトレ
ンチＨ３１の上部に前記第４絶縁膜３４５及び第３絶縁
膜３４３を貫通する金属配線領域トレンチＨ３２を形成
する。前記金属配線領域トレンチＨ３２を形成する間
に、前記第４絶縁膜３４５及び第３絶縁膜３４３を貫通
して前記上部電極３４０ａの上面を露出させるコンタク
トホールＨ３３も形成する。
【００６７】洗浄後の前記半導体基板２９０で薄くなっ
たキャッピング膜パターン３４２ｂが残留するならば、
前記コンタクトホールＨ３３は前記キャッピング膜パタ
ーン３４２ｂも貫通するように形成されるべきなのは当
業者にとって容易に理解できるであろう。この実施の形
態では、前記ビアトレンチＨ３１を形成した後に、前記
金属配線領域トレンチＨ３２を形成する方法について説
明したが、前記金属配線領域トレンチＨ３２を形成した
後に前記ビアトレンチＨ３１を形成しても構わない。
たキャッピング膜パターン３４２ｂが残留するならば、
前記コンタクトホールＨ３３は前記キャッピング膜パタ
ーン３４２ｂも貫通するように形成されるべきなのは当
業者にとって容易に理解できるであろう。この実施の形
態では、前記ビアトレンチＨ３１を形成した後に、前記
金属配線領域トレンチＨ３２を形成する方法について説
明したが、前記金属配線領域トレンチＨ３２を形成した
後に前記ビアトレンチＨ３１を形成しても構わない。
【００６８】図１９を参照すれば、前記ビアトレンチＨ
３１、金属配線領域トレンチＨ３２及びコンタクトホー
ルＨ３３の内壁及び底面に第２障壁金属膜３４７を形成
する。前記第２障壁金属膜３４７としてＴａ膜、ＴａＮ
膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、
ＷＳｉＮ膜及びこれらの組み合わせよりなる群から選ば
れたいずれか一つを形成することができる。次に、前記
ビアトレンチＨ３１、金属配線領域トレンチＨ３２及び
コンタクトホールＨ３３を完全に埋め込む第３金属膜を
形成する。ここで、前記第３金属膜としてＣｕ膜を形成
することが望ましい。前記Ｃｕ膜は前記ビアトレンチＨ
３１、金属配線領域トレンチＨ３２及びコンタクトホー
ルＨ３３の内壁及び底面にＣｕ種子を形成した後に電気
メッキ法によって形成することができる。前記第４絶縁
膜３４５の上面が露出されるように前記第３金属膜の上
面をＣＭＰ法により平坦化させる。これにより、前記第
４絶縁膜３４５、第３絶縁膜３４３、第２絶縁膜３３０
及び第１絶縁膜３２５を貫通して前記第１金属配線３１
５の上面に接触するダマシン配線構造３５０と、前記第
４絶縁膜３４５及び第３絶縁膜３４３を貫通して前記上
部電極３４０ａの上面に接触するコンタクトプラグ３５
５が形成される。
３１、金属配線領域トレンチＨ３２及びコンタクトホー
ルＨ３３の内壁及び底面に第２障壁金属膜３４７を形成
する。前記第２障壁金属膜３４７としてＴａ膜、ＴａＮ
膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、
ＷＳｉＮ膜及びこれらの組み合わせよりなる群から選ば
れたいずれか一つを形成することができる。次に、前記
ビアトレンチＨ３１、金属配線領域トレンチＨ３２及び
コンタクトホールＨ３３を完全に埋め込む第３金属膜を
形成する。ここで、前記第３金属膜としてＣｕ膜を形成
することが望ましい。前記Ｃｕ膜は前記ビアトレンチＨ
３１、金属配線領域トレンチＨ３２及びコンタクトホー
ルＨ３３の内壁及び底面にＣｕ種子を形成した後に電気
メッキ法によって形成することができる。前記第４絶縁
膜３４５の上面が露出されるように前記第３金属膜の上
面をＣＭＰ法により平坦化させる。これにより、前記第
４絶縁膜３４５、第３絶縁膜３４３、第２絶縁膜３３０
及び第１絶縁膜３２５を貫通して前記第１金属配線３１
５の上面に接触するダマシン配線構造３５０と、前記第
４絶縁膜３４５及び第３絶縁膜３４３を貫通して前記上
部電極３４０ａの上面に接触するコンタクトプラグ３５
５が形成される。
【００６９】＜第４実施の形態＞図２０ないし図２２
は、本発明の第４実施の形態によるＭＩＭキャパシタ及
びダマシン配線構造を有する半導体素子の製造方法を説
明するための断面図である。この実施形態において、前
記第３実施の形態と同じ部分に対してはその説明を省略
する。
は、本発明の第４実施の形態によるＭＩＭキャパシタ及
びダマシン配線構造を有する半導体素子の製造方法を説
明するための断面図である。この実施形態において、前
記第３実施の形態と同じ部分に対してはその説明を省略
する。
【００７０】図２０を参照すれば、前記第１実施の形態
の方法と同様にして、半導体基板３９０上の下部絶縁膜
４００内に前記下部絶縁膜４００と段差無しに第１金属
配線４１５及び第２金属配線４２０を形成する。参照番
号４１２は第１障壁金属膜である。前記第２金属配線４
２０の上面に接触するキャパシタ下部電極４２２を形成
する。例えば、前記第１金属配線４１５及び第２金属配
線４２０が形成された前記半導体基板３９０上にＴａ
膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ
膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせより
なる群から選ばれたいずれか一つを形成してこれをパタ
ーニングする。
の方法と同様にして、半導体基板３９０上の下部絶縁膜
４００内に前記下部絶縁膜４００と段差無しに第１金属
配線４１５及び第２金属配線４２０を形成する。参照番
号４１２は第１障壁金属膜である。前記第２金属配線４
２０の上面に接触するキャパシタ下部電極４２２を形成
する。例えば、前記第１金属配線４１５及び第２金属配
線４２０が形成された前記半導体基板３９０上にＴａ
膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ
膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせより
なる群から選ばれたいずれか一つを形成してこれをパタ
ーニングする。
【００７１】図２１を参照すれば、前記下部電極４２２
の上面を露出させるホール領域Ｈ４を有する第１絶縁膜
４２５及び第２絶縁膜４３０を順次に形成する。例え
ば、前記下部電極４２２が形成された前記半導体基板３
９０上に第１絶縁膜４２５としてＳｉＮ膜又はＳｉＣ膜
を形成することができる。前記第１絶縁膜４２５上に第
２絶縁膜４３０としてＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯ
Ｆ膜、またはＳｉＯＣ膜を形成する。次に、前記下部電
極４２２の上面が露出されるように前記第１絶縁膜４２
５及び第２絶縁膜４３０をパターニングする。
の上面を露出させるホール領域Ｈ４を有する第１絶縁膜
４２５及び第２絶縁膜４３０を順次に形成する。例え
ば、前記下部電極４２２が形成された前記半導体基板３
９０上に第１絶縁膜４２５としてＳｉＮ膜又はＳｉＣ膜
を形成することができる。前記第１絶縁膜４２５上に第
２絶縁膜４３０としてＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯ
Ｆ膜、またはＳｉＯＣ膜を形成する。次に、前記下部電
極４２２の上面が露出されるように前記第１絶縁膜４２
５及び第２絶縁膜４３０をパターニングする。
【００７２】以降の工程段階は前記第３実施の形態と同
一である。すなわち、図２２を参照すれば、前記第２絶
縁膜４３０の上面、前記ホール領域Ｈ４の内壁及び底面
に誘電膜４３５を形成する。前記誘電膜４３５が形成さ
れた前記半導体基板３９０上に前記ホール領域Ｈ４を完
全に埋め込まないほどの厚さに第２金属膜を形成する。
前記第２金属膜を保護するためにキャッピング膜を形成
する。前記第２絶縁膜４３０の上面が露出されるように
前記キャッピング膜が形成された前記半導体基板３９０
の上面を平坦化させる。
一である。すなわち、図２２を参照すれば、前記第２絶
縁膜４３０の上面、前記ホール領域Ｈ４の内壁及び底面
に誘電膜４３５を形成する。前記誘電膜４３５が形成さ
れた前記半導体基板３９０上に前記ホール領域Ｈ４を完
全に埋め込まないほどの厚さに第２金属膜を形成する。
前記第２金属膜を保護するためにキャッピング膜を形成
する。前記第２絶縁膜４３０の上面が露出されるように
前記キャッピング膜が形成された前記半導体基板３９０
の上面を平坦化させる。
【００７３】これにより、前記誘電膜４３５が形成され
たホール領域Ｈ４の内壁及び底面に前記ホール領域Ｈ４
を完全に埋め込まないほどの厚さにキャパシタ上部電極
４４０ａ及びキャッピング膜パターンが形成される。洗
浄工程を行い、前記ホール領域Ｈ４内に残留するＣＭＰ
スラリーを除去する。この時、ＣＭＰスラリーの除去は
湿式エッチング法によるので、前記キャッピング膜パタ
ーンが除去される。図示はしていないが、前記キャッピ
ング膜パターンは残留することもある。前記キャッピン
グ膜パターンは前記上部電極４４０ａをエッチング液か
ら保護する。
たホール領域Ｈ４の内壁及び底面に前記ホール領域Ｈ４
を完全に埋め込まないほどの厚さにキャパシタ上部電極
４４０ａ及びキャッピング膜パターンが形成される。洗
浄工程を行い、前記ホール領域Ｈ４内に残留するＣＭＰ
スラリーを除去する。この時、ＣＭＰスラリーの除去は
湿式エッチング法によるので、前記キャッピング膜パタ
ーンが除去される。図示はしていないが、前記キャッピ
ング膜パターンは残留することもある。前記キャッピン
グ膜パターンは前記上部電極４４０ａをエッチング液か
ら保護する。
【００７４】従来の技術では、フォトリソグラフィ工程
により上部電極を形成するため、前記上部電極をパター
ニングする段階で下部の誘電膜がプラズマによって損傷
されるという問題があった。しかし、本発明の実施形態
によれば、ＣＭＰによって前記上部電極４４０ａを形成
するので、前記誘電膜４３５がプラズマによって損傷さ
れる問題が解決される。
により上部電極を形成するため、前記上部電極をパター
ニングする段階で下部の誘電膜がプラズマによって損傷
されるという問題があった。しかし、本発明の実施形態
によれば、ＣＭＰによって前記上部電極４４０ａを形成
するので、前記誘電膜４３５がプラズマによって損傷さ
れる問題が解決される。
【００７５】次に、前記上部電極４４０ａが形成された
前記半導体基板３９０上に第３絶縁膜４３３及び第４絶
縁膜４４５を順次に形成する。従来の技術とは異なっ
て、前記第４絶縁膜４４５を別途に平坦化させる工程を
行わない。前記第４絶縁膜４４５、第３絶縁膜４３３、
第２絶縁膜４３０及び第１絶縁膜４２５を貫通して前記
第１金属配線４１５の上面に接触するダマシン配線構造
４５０と、前記第４絶縁膜４４５及び第３絶縁膜４３３
を貫通して前記上部電極４４０ａの上面に接触するコン
タクトプラグ４５５とを形成する。参照番号４４７は第
２障壁金属膜である。
前記半導体基板３９０上に第３絶縁膜４３３及び第４絶
縁膜４４５を順次に形成する。従来の技術とは異なっ
て、前記第４絶縁膜４４５を別途に平坦化させる工程を
行わない。前記第４絶縁膜４４５、第３絶縁膜４３３、
第２絶縁膜４３０及び第１絶縁膜４２５を貫通して前記
第１金属配線４１５の上面に接触するダマシン配線構造
４５０と、前記第４絶縁膜４４５及び第３絶縁膜４３３
を貫通して前記上部電極４４０ａの上面に接触するコン
タクトプラグ４５５とを形成する。参照番号４４７は第
２障壁金属膜である。
【００７６】前記第３実施の形態では、前記第２金属配
線３２０がＭＩＭキャパシタの下部電極の役割をするの
で、別途の下部電極を形成しない。ところが、前記第１
絶縁膜３２５及び第２絶縁膜３３０をパターニングする
段階で前記第２金属配線３２０の上面が損傷される恐れ
がある。このため、前記第２金属配線３２０の表面が粗
くなったり、不純物が流入したり、あるいはディッシン
グされたりする問題が生じる場合にはＭＩＭキャパシタ
の性能の低下が招かれることがある。従って、この実施
形態では、前記下部電極４２２を形成することにより、
前述のような問題を前もって防止できる。
線３２０がＭＩＭキャパシタの下部電極の役割をするの
で、別途の下部電極を形成しない。ところが、前記第１
絶縁膜３２５及び第２絶縁膜３３０をパターニングする
段階で前記第２金属配線３２０の上面が損傷される恐れ
がある。このため、前記第２金属配線３２０の表面が粗
くなったり、不純物が流入したり、あるいはディッシン
グされたりする問題が生じる場合にはＭＩＭキャパシタ
の性能の低下が招かれることがある。従って、この実施
形態では、前記下部電極４２２を形成することにより、
前述のような問題を前もって防止できる。
【００７７】
【発明の効果】以上述べたように、本発明によれば、キ
ャパシタの上部電極を形成する段階で誘電膜を損傷する
恐れがない。これにより、エッチング工程による誘電膜
表面の損傷を防止してキャパシタの性能の低下を防止す
ることができる。
ャパシタの上部電極を形成する段階で誘電膜を損傷する
恐れがない。これにより、エッチング工程による誘電膜
表面の損傷を防止してキャパシタの性能の低下を防止す
ることができる。
【００７８】そして、キャパシタを形成した後、金属配
線のために形成する絶縁膜をＣＭＰしなくても良い。こ
れにより、全体的な半導体素子の製造工程が簡単にな
る。
線のために形成する絶縁膜をＣＭＰしなくても良い。こ
れにより、全体的な半導体素子の製造工程が簡単にな
る。
【００７９】さらに、ダマシン配線構造を形成するの
で、比抵抗がＡｌに比べて小さく、しかもエレクトロマ
イグレーション抵抗性にも優れているＣｕ配線構造を提
供できる。これにより、配線の断面積が狭まって半導体
素子の動作速度及び信頼性が維持可能になる。
で、比抵抗がＡｌに比べて小さく、しかもエレクトロマ
イグレーション抵抗性にも優れているＣｕ配線構造を提
供できる。これにより、配線の断面積が狭まって半導体
素子の動作速度及び信頼性が維持可能になる。
【図１】 従来のＭＩＭキャパシタ及びダマシン配線構
造を有する半導体素子の製造方法を説明するための断面
図である。
造を有する半導体素子の製造方法を説明するための断面
図である。
【図２】 従来のＭＩＭキャパシタ及びダマシン配線構
造を有する半導体素子の製造方法を説明するための断面
図である。
造を有する半導体素子の製造方法を説明するための断面
図である。
【図３】 本発明の第１実施の形態によるＭＩＭキャパ
シタ及びダマシン配線構造を有する半導体素子の製造方
法を説明するための断面図である。
シタ及びダマシン配線構造を有する半導体素子の製造方
法を説明するための断面図である。
【図４】 図３に続く、第１実施の形態によるＭＩＭキ
ャパシタ及びダマシン配線構造を有する半導体素子の製
造方法を説明するための断面図である。
ャパシタ及びダマシン配線構造を有する半導体素子の製
造方法を説明するための断面図である。
【図５】 図４に続く、第１実施の形態によるＭＩＭキ
ャパシタ及びダマシン配線構造を有する半導体素子の製
造方法を説明するための断面図である。
ャパシタ及びダマシン配線構造を有する半導体素子の製
造方法を説明するための断面図である。
【図６】 図５に続く、第１実施の形態によるＭＩＭキ
ャパシタ及びダマシン配線構造を有する半導体素子の製
造方法を説明するための断面図である。
ャパシタ及びダマシン配線構造を有する半導体素子の製
造方法を説明するための断面図である。
【図７】 図６に続く、第１実施の形態によるＭＩＭキ
ャパシタ及びダマシン配線構造を有する半導体素子の製
造方法を説明するための断面図である。
ャパシタ及びダマシン配線構造を有する半導体素子の製
造方法を説明するための断面図である。
【図８】 図７に続く、第１実施の形態によるＭＩＭキ
ャパシタ及びダマシン配線構造を有する半導体素子の製
造方法を説明するための断面図である。
ャパシタ及びダマシン配線構造を有する半導体素子の製
造方法を説明するための断面図である。
【図９】 本発明の第２実施の形態によるＭＩＭキャパ
シタ及びダマシン配線構造を有する半導体素子の製造方
法を説明するための断面図である。
シタ及びダマシン配線構造を有する半導体素子の製造方
法を説明するための断面図である。
【図１０】 図９に続く、第２実施の形態によるＭＩＭ
キャパシタ及びダマシン配線構造を有する半導体素子の
製造方法を説明するための断面図である。
キャパシタ及びダマシン配線構造を有する半導体素子の
製造方法を説明するための断面図である。
【図１１】 図１０に続く、第２実施の形態によるＭＩ
Ｍキャパシタ及びダマシン配線構造を有する半導体素子
の製造方法を説明するための断面図である。
Ｍキャパシタ及びダマシン配線構造を有する半導体素子
の製造方法を説明するための断面図である。
【図１２】 本発明の第３実施の形態によるＭＩＭキャ
パシタ及びダマシン配線構造を有する半導体素子の製造
方法を説明するための断面図である。
パシタ及びダマシン配線構造を有する半導体素子の製造
方法を説明するための断面図である。
【図１３】 図１２に続く、第３実施の形態によるＭＩ
Ｍキャパシタ及びダマシン配線構造を有する半導体素子
の製造方法を説明するための断面図である。
Ｍキャパシタ及びダマシン配線構造を有する半導体素子
の製造方法を説明するための断面図である。
【図１４】 図１３に続く、第３実施の形態によるＭＩ
Ｍキャパシタ及びダマシン配線構造を有する半導体素子
の製造方法を説明するための断面図である。
Ｍキャパシタ及びダマシン配線構造を有する半導体素子
の製造方法を説明するための断面図である。
【図１５】 図１４に続く、第３実施の形態によるＭＩ
Ｍキャパシタ及びダマシン配線構造を有する半導体素子
の製造方法を説明するための断面図である。
Ｍキャパシタ及びダマシン配線構造を有する半導体素子
の製造方法を説明するための断面図である。
【図１６】 図１５に続く、第３実施の形態によるＭＩ
Ｍキャパシタ及びダマシン配線構造を有する半導体素子
の製造方法を説明するための断面図である。
Ｍキャパシタ及びダマシン配線構造を有する半導体素子
の製造方法を説明するための断面図である。
【図１７】 図１６に続く、第３実施の形態によるＭＩ
Ｍキャパシタ及びダマシン配線構造を有する半導体素子
の製造方法を説明するための断面図である。
Ｍキャパシタ及びダマシン配線構造を有する半導体素子
の製造方法を説明するための断面図である。
【図１８】 図１７に続く、第３実施の形態によるＭＩ
Ｍキャパシタ及びダマシン配線構造を有する半導体素子
の製造方法を説明するための断面図である。
Ｍキャパシタ及びダマシン配線構造を有する半導体素子
の製造方法を説明するための断面図である。
【図１９】 図１８に続く、第３実施の形態によるＭＩ
Ｍキャパシタ及びダマシン配線構造を有する半導体素子
の製造方法を説明するための断面図である。
Ｍキャパシタ及びダマシン配線構造を有する半導体素子
の製造方法を説明するための断面図である。
【図２０】 本発明の第４実施の形態によるＭＩＭキャ
パシタ及びダマシン配線構造を有する半導体素子の製造
方法を説明するための断面図である。
パシタ及びダマシン配線構造を有する半導体素子の製造
方法を説明するための断面図である。
【図２１】 図２０に続く、第４実施の形態によるＭＩ
Ｍキャパシタ及びダマシン配線構造を有する半導体素子
の製造方法を説明するための断面図である。
Ｍキャパシタ及びダマシン配線構造を有する半導体素子
の製造方法を説明するための断面図である。
【図２２】 図２１に続く、第４実施の形態によるＭＩ
Ｍキャパシタ及びダマシン配線構造を有する半導体素子
の製造方法を説明するための断面図である。
Ｍキャパシタ及びダマシン配線構造を有する半導体素子
の製造方法を説明するための断面図である。
９０ 半導体基板
１００ 下部絶縁膜
１１２ 第１障壁金属膜
１１５ 第１金属配線
１２０ 第２金属配線
１２５ 第１絶縁膜
１３０ 第２絶縁膜
１３５ 誘電膜
１４０ａ 上部電極
１４３ 第３絶縁膜
１４５ 第４絶縁膜
１４７ 第２障壁金属膜
１５０ ダマシン配線構造
１５５ コンタクトプラグ
Ｈ１１ ビアトレンチ
Ｈ１２ 金属配線領域トレンチ
Ｈ１３ コンタクトホール
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 韓 滋 ▲こう▼
大韓民国京畿道水原市八達区靈通洞 住公
１団地アパート128棟302号
Ｆターム(参考） 5F033 HH11 HH21 HH27 HH28 HH30
HH32 HH33 HH34 JJ01 JJ11
JJ21 JJ27 JJ28 JJ30 JJ32
JJ33 JJ34 KK11 KK21 KK27
KK28 KK30 KK32 KK33 KK34
MM01 MM02 MM12 MM13 NN06
NN07 PP27 PP33 QQ09 QQ10
QQ37 QQ48 QQ91 QQ94 RR01
RR04 RR06 RR11 SS02 SS03
SS04 SS11 TT02 VV10 XX00
XX01 XX03 XX05 XX10 XX21
XX27 XX28
5F038 AC05 AC10 AC15 AC16 EZ11
EZ15 EZ20
Claims (23)
- 【請求項１】 半導体基板上の下部絶縁膜内に第１金属
配線及び第２金属配線を形成する段階と、前記第１金属
配線及び第２金属配線が形成された前記半導体基板上に
前記第２金属配線の上面を露出させるホール領域を有す
る第１絶縁膜及び第２絶縁膜を順次に形成する段階と、 前記ホール領域の内壁及び底面に誘電膜を形成して前記
第２絶縁膜の上面と段差無しに前記ホール領域を完全に
埋め込むキャパシタ上部電極を形成する段階と、 前記上部電極が形成された前記半導体基板上に第３絶縁
膜及び第４絶縁膜を順次に形成する段階と、 前記第４、第３、第２及び第１絶縁膜を貫通して前記第
１金属配線の上面に接触するダマシン配線構造と、前記
第４及び第３絶縁膜を貫通して前記上部電極の上面に接
触するコンタクトプラグとを形成する段階と、を含むこ
とを特徴とする半導体素子の製造方法。 - 【請求項２】 半導体基板上の下部絶縁膜内に第１金属
配線及び第２金属配線を形成する段階と、 前記第１金属配線及び第２金属配線が形成された前記半
導体基板上に前記第２金属配線の上面を露出させるホー
ル領域を有する第１絶縁膜及び第２絶縁膜を順次に形成
する段階と、 前記ホール領域の内壁及び底面に誘電膜を形成して前記
第２絶縁膜の上面と段差無しに前記ホール領域を完全に
は埋め込まない厚さにキャパシタ上部電極を形成する段
階と、 前記上部電極が形成された前記半導体基板上に第３絶縁
膜及び第４絶縁膜を順次に形成する段階と、 前記第４、第３、第２及び第１絶縁膜を貫通して前記第
１金属配線の上面に接触するダマシン配線構造と、前記
第４及び第３絶縁膜を貫通して前記上部電極の上面に接
触するコンタクトプラグとを形成する段階とを含むこと
を特徴とする半導体素子の製造方法。 - 【請求項３】 前記第１金属配線及び第２金属配線を形
成する段階は、 前記下部絶縁膜内に第１及び第２トレンチを形成する段
階と、 前記第１及び第２トレンチを完全に埋め込む第１金属膜
を形成する段階と、 前記下部絶縁膜の上面が露出されるように前記第１金属
膜の上面を平坦化させる段階とを含むことを特徴とする
請求項１又は２に記載の半導体素子の製造方法。 - 【請求項４】 前記第１金属膜としてＣｕ膜を形成する
ことを特徴とする請求項３に記載の半導体素子の製造方
法。 - 【請求項５】 前記第１金属膜を形成する段階前に、 前記第１及び第２トレンチの内壁及び底面に第１障壁金
属膜を形成する段階をさらに含むことを特徴とする請求
項３に記載の半導体素子の製造方法。 - 【請求項６】 前記第１障壁金属膜としてＴａ膜、Ｔａ
Ｎ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ
膜、ＷＳｉＮ膜、及びこれらの組み合わせよりなる群か
ら選ばれたいずれか一つを形成することを特徴とする請
求項５に記載の半導体素子の製造方法。 - 【請求項７】 前記誘電膜としてＳｉＮ膜、ＳｉＣ膜、
ＳｉＮ膜とＳｉＯＣ膜の２重膜、ＳｉＮ膜とＴＥＯＳ膜
の２重膜、ＳｉＮ膜とＰＥＯＸ膜の２重膜、ＳｉＣ膜と
ＳｉＯＣ膜の２重膜、ＳｉＣ膜とＴＥＯＳ膜の２重膜、
及びＳｉＣ膜とＰＥＯＸ膜の２重膜よりなる群から選ば
れたいずれか一つを形成することを特徴とする請求項１
又は２に記載の半導体素子の製造方法。 - 【請求項８】 前記キャパシタ上部電極を形成する段階
は、 前記第２絶縁膜の上面、前記ホール領域の内壁及び底面
に誘電膜を形成する段階と、 前記誘電膜が形成された前記半導体基板上に前記ホール
領域を完全に埋め込む第２金属膜を形成する段階と、 前記第２絶縁膜の上面が露出されるように前記第２金属
膜が形成された前記半導体基板の上面を平坦化させる段
階とを含むことを特徴とする請求項１に記載の半導体素
子の製造方法。 - 【請求項９】 前記平坦化させる段階は、化学機械的研
磨によって行われることを特徴とする請求項８に記載の
半導体素子の製造方法。 - 【請求項１０】 前記キャパシタ上部電極を形成する段
階は、 前記第２絶縁膜の上面、前記ホール領域の内壁及び底面
に誘電膜を形成する段階と、 前記誘電膜が形成された前記半導体基板上に前記ホール
領域を完全には埋め込まない厚さに第２金属膜を形成す
る段階と、 前記第２金属膜が形成された前記半導体基板上にキャッ
ピング膜を形成する段階と、 前記第２絶縁膜の上面が露出されるように前記キャッピ
ング膜が形成された前記半導体基板の上面を平坦化させ
て第２金属膜パターン及びキャッピング膜パターンを形
成する段階と、 前記キャッピング膜パターンが形成された前記半導体基
板を洗浄する段階とを含むことを特徴とする請求項２に
記載の半導体素子の製造方法。 - 【請求項１１】 前記第２金属膜パターン及びキャッピ
ング膜パターンを形成する段階は、化学的機械的研磨に
より行われることを特徴とする請求項１０に記載の半導
体素子の製造方法。 - 【請求項１２】 前記キャッピング膜としてＴＥＯＳ
膜、ＰＥＯＸ膜、ＳｉＯＦ膜、及びＳｉＯＣ膜よりなる
群から選ばれたいずれか一つを形成することを特徴とす
る請求項１０に記載の半導体素子の製造方法。 - 【請求項１３】 前記第２金属膜としてＴａ膜、ＴａＮ
膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、
ＷＳｉＮ膜、及びこれらの組み合わせよりなる群から選
ばれたいずれか一つを形成することを特徴とする請求項
８又は１０に記載の半導体素子の製造方法。 - 【請求項１４】 前記第２金属膜としてＴａ膜とＣｕ膜
の２重膜、ＴａＮ膜とＣｕ膜の２重膜、及びＴａ膜とＴ
ａＮ膜とＣｕ膜の３重膜よりなる群から選ばれたいずれ
か一つを形成することを特徴とする請求項８又は１０に
記載の半導体素子の製造方法。 - 【請求項１５】 前記第１及び第３絶縁膜としてＳｉＮ
膜又はＳｉＣ膜を形成することを特徴とする請求項１又
は２に記載の半導体素子の製造方法。 - 【請求項１６】 前記第２及び第４絶縁膜としてＴＥＯ
Ｓ膜、ＰＥＯＸ膜、ＳｉＯＦ膜及びＳｉＯＣ膜よりなる
群から選ばれたいずれか一つを形成することを特徴とす
る請求項１又は２に記載の半導体素子の製造方法。 - 【請求項１７】 前記ダマシン配線構造及びコンタクト
プラグを形成する段階は、 前記第４、第３、第２及び第１絶縁膜を貫通して前記第
１金属配線の上面を露出させるビアトレンチ、前記ビア
トレンチの上部に前記第４及び第３絶縁膜を貫通する金
属配線領域トレンチ、及び前記第４及び第３絶縁膜を貫
通して前記上部電極の上面を露出させるコンタクトホー
ルを形成する段階と、 前記ビアトレンチ、金属配線領域トレンチ及びコンタク
トホールを完全に埋め込む第３金属膜を形成する段階
と、 前記第４絶縁膜の上面が露出されるように前記第３金属
膜の上面を平坦化させる段階とを含むことを特徴とする
請求項１又は２に記載の半導体素子の製造方法。 - 【請求項１８】 前記第３金属膜としてＣｕ膜を形成す
ることを特徴とする請求項１７に記載の半導体素子の製
造方法。 - 【請求項１９】 前記第３金属膜を形成する段階前に、 前記ビアトレンチ、金属配線領域トレンチ及びコンタク
トホールの内壁及び底面に第２障壁金属膜を形成する段
階をさらに含むことを特徴とする請求項１７に記載の半
導体素子の製造方法。 - 【請求項２０】 前記第２障壁金属膜としてＴａ膜、Ｔ
ａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ
膜、ＷＳｉＮ膜、及びこれらの組み合わせよりなる群か
ら選ばれたいずれか一つを形成することを特徴とする請
求項１９に記載の半導体素子の製造方法。 - 【請求項２１】 前記第１絶縁膜と第２絶縁膜を形成す
る段階前に、 前記第２金属配線上にキャパシタ下部電極を形成する段
階をさらに含むことを特徴とする請求項１又は２に記載
の半導体素子の製造方法。 - 【請求項２２】 前記第１絶縁膜及び第２絶縁膜は、前
記下部電極の上面を露出させるホール領域を有するよう
に形成することを特徴とする請求項２１に記載の半導体
素子の製造方法。 - 【請求項２３】 前記キャパシタ下部電極としてＴａ
膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ
膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせより
なる群から選ばれたいずれか一つを形成することを特徴
とする請求項２１に記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-046517 | 2001-08-01 | ||
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100617060B1 (ko) | 2004-12-30 | 2006-08-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| JP2006310428A (ja) * | 2005-04-27 | 2006-11-09 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
| US7176121B2 (en) | 2002-10-17 | 2007-02-13 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| KR100731138B1 (ko) * | 2005-12-29 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 ｍｉｍ 커패시터 형성방법 |
| JP2008205121A (ja) * | 2007-02-19 | 2008-09-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100866687B1 (ko) * | 2006-11-27 | 2008-11-04 | 동부일렉트로닉스 주식회사 | 퓨즈를 갖는 반도체 소자의 제조 방법 |
| US7723849B2 (en) | 2002-10-17 | 2010-05-25 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| KR100997776B1 (ko) * | 2003-07-08 | 2010-12-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| US8053893B2 (en) | 2003-03-25 | 2011-11-08 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408404B1 (ko) * | 2001-04-10 | 2003-12-06 | 삼성전자주식회사 | 후속 열처리 공정에 기인한 금속층의 결정립 성장을억제하는 방법 및 이러한 방법에 의해 형성된 금속층을포함하는 반도체 장치의 제조방법 |
| KR100422597B1 (ko) * | 2001-11-27 | 2004-03-16 | 주식회사 하이닉스반도체 | 다마신 공정에 의해 형성된 캐패시터와 금속배선을 가지는반도체소자 |
| JP4076131B2 (ja) * | 2002-06-07 | 2008-04-16 | 富士通株式会社 | 半導体装置の製造方法 |
| JP2004095754A (ja) * | 2002-08-30 | 2004-03-25 | Renesas Technology Corp | キャパシタ |
| KR100481870B1 (ko) * | 2002-12-06 | 2005-04-11 | 삼성전자주식회사 | 일회적 프로그래밍이 가능한 롬을 구비하는 반도체 장치및 그 제조방법 |
| US6833300B2 (en) * | 2003-01-24 | 2004-12-21 | Texas Instruments Incorporated | Method of forming integrated circuit contacts |
| KR20040073691A (ko) * | 2003-02-14 | 2004-08-21 | 삼성전자주식회사 | 금속-절연체-금속 커패시터 및 비아 컨택을 갖는 반도체소자의 제조 방법 |
| KR100946139B1 (ko) * | 2003-04-03 | 2010-03-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 캐패시터 제조 방법 |
| US20050048762A1 (en) * | 2003-08-26 | 2005-03-03 | Qi-Zhong Hong | Integrated circuit capacitor in multi-level metallization |
| US7112504B2 (en) * | 2003-10-28 | 2006-09-26 | Taiwan Semiconductor Manufacturing Company | Method of forming metal-insulator-metal (MIM) capacitors at copper process |
| KR100555533B1 (ko) * | 2003-11-27 | 2006-03-03 | 삼성전자주식회사 | 실린더형 스토리지 전극을 포함하는 반도체 메모리 소자및 그 제조방법 |
| KR100558493B1 (ko) * | 2003-12-03 | 2006-03-07 | 삼성전자주식회사 | 반도체 기억소자의 배선 형성방법 |
| KR100572828B1 (ko) * | 2003-12-31 | 2006-04-24 | 동부아남반도체 주식회사 | 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법 |
| US7115467B2 (en) * | 2004-07-30 | 2006-10-03 | Texas Instruments Incorporated | Metal insulator metal (MIM) capacitor fabrication with sidewall barrier removal aspect |
| US7250334B2 (en) * | 2004-07-31 | 2007-07-31 | Texas Instruments Incorporated | Metal insulator metal (MIM) capacitor fabrication with sidewall spacers and aluminum cap (ALCAP) top electrode |
| US7329948B2 (en) * | 2004-10-15 | 2008-02-12 | International Business Machines Corporation | Microelectronic devices and methods |
| KR100607763B1 (ko) * | 2004-12-29 | 2006-08-01 | 동부일렉트로닉스 주식회사 | 두 단계의 절연막 연마 공정을 포함하는 반도체 제조 방법 |
| US7300840B2 (en) * | 2005-04-01 | 2007-11-27 | United Microelectronics Corp. | MIM capacitor structure and fabricating method thereof |
| US20060264042A1 (en) * | 2005-05-20 | 2006-11-23 | Texas Instruments, Incorporated | Interconnect structure including a silicon oxycarbonitride layer |
| JP2007067066A (ja) * | 2005-08-30 | 2007-03-15 | Toshiba Corp | 半導体装置とその製造方法 |
| DE102005047111B3 (de) * | 2005-09-30 | 2007-06-21 | Infineon Technologies Ag | Verfahren zur Herstellung eines MIM-Kondensators |
| DE102006001997B4 (de) * | 2006-01-16 | 2007-11-15 | Infineon Technologies Ag | Halbleiterschaltungsanordnung |
| US7422954B2 (en) * | 2006-03-14 | 2008-09-09 | United Microelectronics Corp. | Method for fabricating a capacitor structure |
| US20070232014A1 (en) * | 2006-04-03 | 2007-10-04 | Honeywell International Inc. | Method of fabricating a planar MIM capacitor |
| US7968967B2 (en) * | 2006-07-17 | 2011-06-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | One-time-programmable anti-fuse formed using damascene process |
| KR100853092B1 (ko) * | 2006-08-29 | 2008-08-19 | 동부일렉트로닉스 주식회사 | 반도체 소자의 캐패시터 제조 방법 |
| KR100806034B1 (ko) * | 2006-12-05 | 2008-02-26 | 동부일렉트로닉스 주식회사 | Ｍｉｍ 캐패시터를 가지는 반도체 소자 및 그 제조방법 |
| KR100824627B1 (ko) | 2006-12-22 | 2008-04-25 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| KR100929459B1 (ko) * | 2007-12-27 | 2009-12-02 | 주식회사 동부하이텍 | 반도체 소자의 캐패시터 및 그 제조방법 |
| JP2011181627A (ja) * | 2010-02-26 | 2011-09-15 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US10546915B2 (en) | 2017-12-26 | 2020-01-28 | International Business Machines Corporation | Buried MIM capacitor structure with landing pads |
| US11302773B2 (en) | 2018-10-09 | 2022-04-12 | Qualcomm Incorporated | Back-end-of-line integrated metal-insulator-metal capacitor |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025226A (en) * | 1998-01-15 | 2000-02-15 | International Business Machines Corporation | Method of forming a capacitor and a capacitor formed using the method |
| US6320244B1 (en) * | 1999-01-12 | 2001-11-20 | Agere Systems Guardian Corp. | Integrated circuit device having dual damascene capacitor |
| US6232197B1 (en) * | 1999-04-07 | 2001-05-15 | United Microelectronics Corp, | Metal-insulator-metal capacitor |
| JP2001036010A (ja) * | 1999-07-16 | 2001-02-09 | Toshiba Corp | 半導体装置の製造方法 |
| KR100305680B1 (ko) * | 1999-08-26 | 2001-11-01 | 윤종용 | 반도체 집적회로의 커패시터 제조방법 |
| US6329234B1 (en) * | 2000-07-24 | 2001-12-11 | Taiwan Semiconductor Manufactuirng Company | Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow |
| US6271084B1 (en) * | 2001-01-16 | 2001-08-07 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a metal-insulator-metal (MIM), capacitor structure using a damascene process |
| US6338999B1 (en) * | 2001-06-15 | 2002-01-15 | Silicon Integrated Systems Corp. | Method for forming metal capacitors with a damascene process |
-
2001
- 2001-08-01 KR KR10-2001-0046517A patent/KR100442863B1/ko not_active IP Right Cessation
-
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Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7723849B2 (en) | 2002-10-17 | 2010-05-25 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| US8012871B2 (en) | 2002-10-17 | 2011-09-06 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| US7176121B2 (en) | 2002-10-17 | 2007-02-13 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| US8810034B2 (en) | 2003-03-25 | 2014-08-19 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| US9064870B2 (en) | 2003-03-25 | 2015-06-23 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| US10304726B2 (en) | 2003-03-25 | 2019-05-28 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| US10121693B2 (en) | 2003-03-25 | 2018-11-06 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| US9818639B2 (en) | 2003-03-25 | 2017-11-14 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| US9659867B2 (en) | 2003-03-25 | 2017-05-23 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
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| KR100997776B1 (ko) * | 2003-07-08 | 2010-12-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| KR100617060B1 (ko) | 2004-12-30 | 2006-08-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| JP2006310428A (ja) * | 2005-04-27 | 2006-11-09 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
| KR100731138B1 (ko) * | 2005-12-29 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 ｍｉｍ 커패시터 형성방법 |
| KR100866687B1 (ko) * | 2006-11-27 | 2008-11-04 | 동부일렉트로닉스 주식회사 | 퓨즈를 갖는 반도체 소자의 제조 방법 |
| JP2008205121A (ja) * | 2007-02-19 | 2008-09-04 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
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