JP2013251492A - パターン形成方法、原版及びデータ処理方法 - Google Patents

パターン形成方法、原版及びデータ処理方法 Download PDF

Info

Publication number
JP2013251492A
JP2013251492A JP2012127101A JP2012127101A JP2013251492A JP 2013251492 A JP2013251492 A JP 2013251492A JP 2012127101 A JP2012127101 A JP 2012127101A JP 2012127101 A JP2012127101 A JP 2012127101A JP 2013251492 A JP2013251492 A JP 2013251492A
Authority
JP
Japan
Prior art keywords
pattern
forming
insulating layer
opening
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012127101A
Other languages
English (en)
Other versions
JP5816133B2 (ja
Inventor
Masashi Asano
昌史 浅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2012127101A priority Critical patent/JP5816133B2/ja
Priority to US13/780,034 priority patent/US8722535B2/en
Publication of JP2013251492A publication Critical patent/JP2013251492A/ja
Application granted granted Critical
Publication of JP5816133B2 publication Critical patent/JP5816133B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Shaping Of Tube Ends By Bending Or Straightening (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

【課題】位置合わせ精度を向上できるパターン形成方法、原版及びデータ処理方法を提供する。
【解決手段】実施形態に係るパターン形成方法は、基板の主面の上に絶縁層を形成する工程と、前記絶縁層に、前記主面に沿った第１方向に第１の長さを有する第１開口部と、前記第１方向に前記第１の長さよりも長い第２の長さを有する第２開口部と、を同一の原版を用いて形成する工程と、前記第１開口部内に第１パターンを形成する工程と、前記第２開口部内に、前記第１パターンの材料及び前記絶縁層の材料とは異なる材料からなる第２パターンを形成する工程と、前記絶縁層、前記第１パターン及び前記第２パターンに接するブロックコポリマー膜を形成する工程と、前記ブロックコポリマー膜を相分離させて、前記第２パターンの誘導により第３パターンを形成する工程と、前記第３パターンを基準に前記第１パターンと接する第４パターンを形成する工程と、を備える。
【選択図】図１

Description

本発明の実施形態は、パターン形成方法、原版及びデータ処理方法に関する。
半導体装置等のパターンの形成においては、フォトリソグラフィ法が用いられている。また、フォトリソグラフィ法以外の方法としては、ナノインプリント法や、ブロックコポリマー（block copolymer）のミクロ相分離を利用したＤＳＡ（Directed Self Assembly）といわれる方法も検討されている。
このようなパターン形成方法においては、さらなる位置合わせ精度の向上が望しい。
特開２００９−２３４１１４号公報
本発明の実施形態は、位置合わせ精度を向上できるパターン形成方法、原版及びデータ処理方法を提供する。
実施形態に係るパターン形成方法は、基板の主面の上に絶縁層を形成する工程と、前記絶縁層に、前記主面に沿った第１方向に第１の長さを有する第１開口部と、前記第１方向に前記第１の長さよりも長い第２の長さを有する第２開口部と、を同一の原版を用いて形成する工程と、前記第１開口部内に第１パターンを形成する工程と、前記第２開口部内に、前記第１パターンの材料及び前記絶縁層の材料とは異なる材料からなる第２パターンを形成する工程と、前記絶縁層、前記第１パターン及び前記第２パターンに接するブロックコポリマー膜を形成する工程と、前記ブロックコポリマー膜を相分離させて、前記第２パターンの誘導により第３パターンを形成する工程と、前記第３パターンを基準に前記第１パターンと接する第４パターンを形成する工程と、を備える。
第１の実施形態に係るパターン形成方法を例示するフローチャートである。 （ａ）〜（ｄ）は、第１の実施形態に係るパターン形成方法を例示する模式的断面図である。 （ａ）〜（ｄ）は、第１の実施形態に係るパターン形成方法を例示する模式的断面図である。 （ａ）〜（ｄ）は、第１の実施形態に係るパターン形成方法を例示する模式的断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係るパターン形成方法を例示する模式的断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係るパターン形成方法を例示する模式的断面図である。 図２（ａ）を主面側から見た平面図である。 図５（ｂ）を主面側から見た平面図である。 第２の実施形態に係る原版を例示する模式図である。 第２の実施形態に係る原版を例示する模式図である。 第３の実施形態に係るデータ処理方法を例示するフローチャートである。 第４の実施形態に係る半導体装置を例示する模式図である。 第５の実施形態に係る原版を例示する模式図である。
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１は、第１の実施形態に係るパターン形成方法を例示するフローチャートである。
図２〜図６は、第１の実施形態に係るパターン形成方法を例示する模式的断面図である。
図７は、図２（ａ）を主面側から見た平面図である。
図８は、図５（ｂ）を主面側から見た平面図である。
以下の説明において、図１に表れない符号等は、図２〜図８を参照するものとする。
図１に表したように、本実施形態に係るパターン形成方法は、絶縁層の形成（ステップＳ１０１）、第１開口部及び第２開口部の形成（ステップＳ１０２）、第１パターンの形成（ステップＳ１０３）、第２パターンの形成（ステップＳ１０５）、ブロックコポリマー膜の形成（ステップＳ１０６）、第３パターンの形成（ステップＳ１０７）及び第４パターンの形成（ステップＳ１０８）、を備える。以下、各ステップの具体例を説明する。
先ず、ステップＳ１０１に表した絶縁層の形成では、基板１０の主面１０ａの上に第１絶縁層２２及び第２絶縁層２４を形成する。なお、本実施形態では、第１絶縁層２２及び第２絶縁層２４を総称して絶縁層２０とする。第１絶縁層２２の材料は、第２絶縁層２４の材料とは異なる。例えば、これらの材料は、所定のエッチャントに対して異なるエッチングレートを有する。
次に、ステップＳ１０２に表した第１開口部及び第２開口部の形成では、絶縁層２０に、主面１０ａに沿った第１方向に第１の長さを有する第１開口部５１と、第１方向に第１の長さよりも長い第２の長さを有する第２開口部５２と、を同一の原版１１０を用いて形成する。本実施形態では、第１絶縁層２２及び第２絶縁層２４に第１開口部５１を形成し、第２絶縁層２４に第２開口部５２を形成する。
次に、ステップＳ１０３に表した第１パターンの形成では、第１開口部５１内に第１パターン２６を形成する。第１パターン２６は、第１開口部５１内に埋め込まれたパターンである。第１パターン２６は、第１絶縁層２２及び第２絶縁層２４を貫通して基板１０に達する、例えばコンタクトである。
次に、ステップＳ１０４に表した第２パターンの形成では、第２開口部５２内に第２パターン２８を形成する。第２パターン２８は、第２開口部５２内に埋め込まれたパターンである。第２パターン２８の材料は、第１パターン２６の材料及び絶縁層２２０の材料と異なる。
次に、ステップＳ１０５に表したブロックコポリマー膜の形成では、絶縁層２０、第１パターン２６及び第２パターン２８に接してブロックコポリマー膜６０を形成する。
次に、ステップＳ１０６に表した第３パターンの形成では、ブロックコポリマー膜６０を相分離させて、第２パターン２８の誘導により第３パターン６２を形成する。すなわち、ブロックコポリマー膜６０は、第２パターン２８をガイドとして相分離する。これにより、第３パターン６２が形成される。
次に、ステップＳ１０７に表した第４パターンの形成では、第３パターン６２を基準に第１パターン２６と接する第４パターン３６を形成する。第４パターン３６は、例えばコンタクトである第１パターン２６の上に接続され、主面１０ａに沿って延在する、例えば配線である。
上記ステップＳ１０１〜ステップＳ１０７に表した工程により、下層の第１パターン２６に対する上層の第３パターン６２の位置合わせ誤差を低減することができる。
次に、図２〜図８を用い、第１の実施形態に係るパターン形成方法のより詳細な具体例について説明する。
なお、図２（ａ）〜図８に基づく説明において、「第１方向」とは、基板１０の主面１０ａに沿った方向のうち、１つの方向（Ｙ１方向）のことをいう。また、「第２方向」とは、主面１０ａに沿った方向のうちＹ１方向に対して垂直な方向（Ｘ１方向）のことをいう。また、「第３方向」とは、第１方向及び第２方向に垂直な方向（Ｚ１方向）のことをいう。
先ず、図２（ａ）で表したように、絶縁層の形成（ステップＳ１０１）を行う。
第１の実施形態では、絶縁層２０として、例えば第１絶縁層２２及び第２絶縁層２４を形成する。
ここで、基板１０は、例えば半導体基板である。半導体基板は、例えばシリコンである。基板１０には、例えば半導体素子や、回路が設けられている。なお、基板１０は、シリコン以外の半導体基板、ガラス基板などの絶縁性基板、ＳＯＩ（Silicon On insulater）などの絶縁材料と半導体材料とを複合した基板であってもよい。基板１０は、主面１０ａを有している。
基板１０の上に、例えばＴＥＯＳ（Tetraethyl orthosilicate）により、第１絶縁層２２を形成する。次に、第１絶縁層２２の上に第１絶縁層２２と異なる材料を有する第２絶縁層２４を形成する。第２絶縁層２４は、例えば窒化シリコン（ＳｉＮ）を有している。
次に、第１開口部及び第２開口部の形成（ステップＳ１０２）を行う。
図２（ａ）に表したように、第２絶縁層２４の上に反射防止膜４２を形成する。次に、反射防止膜４２の上に、フォトレジスト層４４を形成する。次に、フォトレジスト層４４に、第１開口部５１及び第２開口部５２を同一の原版を用いて形成する。
ここで、図７は、上述のように、図２（ａ）を主面側から見た平面図である。
なお、図２（ａ）は、図７のＡ−Ａ’線断面図に相当する。
第１開口部５１は、Ｙ１方向に第１の長さＬ１を有する。例えば、フォトレジスト層４４に、複数の第１開口部５１を形成する。複数の第１開口部５１は、Ｘ１方向に互いに距離ｄ１で等間隔に設けられている。
また、第２開口部５２は、Ｙ１方向に延在し、Ｙ１方向に第１の長さＬ１よりも長い第２の長さＬ２を有する。また、第２開口部５２のうち、Ｙ１方向の第１の長さＬ１は、Ｘ１方向の長さよりも長い。具体的には、例えば、第２開口部５２は、主面１０ａに対して垂直な方向から見て長方形である。
ここで、Ｚ１方向にみて、第２開口部５２は、第１開口部５１と重ならない位置に形成される。また、第２開口部５２に最も近い第１開口部５１の中心から、第２開口部５２の中心までの距離ｄＸ１は、複数の第２開口部５２のうち、Ｘ１方向の間隔ｄ１と等しい。
また、第２開口部５２は、１つ以上形成されればよい。例えば、フォトレジスト層４４に、少なくとも二つの第２開口部５２を形成する。二つの第２開口部５２を、第１開口部５１を挟んでＸ１方向の両側に形成する。このとき、一方の第２開口部５２の中心から他方の第２開口部５２の中心までの距離ｄ２を、複数の第１開口部５１のうちＸ１方向の間隔ｄ１の整数倍となるように配置する。すなわち、ｄ２＝ｎ・ｄ１である。なお、ｎは、１以上の整数である。
次に、図２（ｂ）に表したように、例えばＲＩＥ（Reactive Ion Etching）法により、フォトレジスト層４４をマスクとして、第２絶縁層２４のみに第１開口部５１及び第２開口部５２を形成する。このとき、例えば、第２絶縁層２４のエッチング速度が第１絶縁層２２のエッチング速度よりも速い条件でエッチングを行う。次に、フォトレジスト層４４及び反射防止層４２を除去する。
次に、図２（ｃ）に表したように、第２開口部５２を覆うようにマスク層としてフォトレジスト層４４を形成する。
次に、図２（ｄ）に表したように、マスク層（フォトレジスト層４４）及び第２絶縁層２４をマスクとして、第１開口部５１を第１絶縁層２２の下面まで貫通させる。これにより、基板１０に形成された半導体素子等に達する第１開口部５１が形成される。次に、マスク層であるフォトレジスト層４４を除去する。これにより、第１絶縁層２２及び第２絶縁層２４に第１開口部５１が形成され、第２絶縁層２４に第２開口部５２が形成される。
次に、図３（ａ）に表したように、第１パターンの形成（ステップＳ１０３）を行う。
第１の実施形態では、第１パターン２６は、導電性材料を含むコンタクトである。例えば、スパッタ法により、第１開口部５１内及び第２絶縁層２４の上に、導電性材料を含む第１パターン材料層（符号不図示）を形成する。なお、第１パターン材料層の導電性材料は、例えばタングステン（Ｗ）である。また、ＣＶＤ（Chemical Vapor Deposition）法、又はめっき法により、第１パターン材料層を形成してもよい。
次に、例えば、ＣＭＰ（Chemical Mechanical Polishing）法により、第２絶縁層２４の上面を平坦化する。これにより、第１開口部５１内に埋め込まれた第１パターン２６が形成される。第１パターン２６は、基板１０に形成された半導体素子等と接続されたコンタクトである。このとき、第２開口部５２内に、第１パターン２６と同一の導電性材料を含む埋込部２９が形成される。
次に、図３（ｂ）に表したように、第２絶縁層２４、第１パターン２６及び埋込部２９の上に、ＴＥＯＳ層４６を形成する。
次に、図３（ｃ）に表したように、ＴＥＯＳ層４６の上に、フォトレジスト層４４を形成する。次に、露光及び現像により、フォトレジスト層４４のうち埋込部２９と重なる位置に、第３開口部５３を形成する。このとき、第３開口部５３の面積は、埋込部２９の面積よりも広いことが好ましい。これにより、埋込部２９の全体を露出させることができる。
次に、図３（ｄ）に表したように、フォトレジスト層４４をマスクとして、ＴＥＯＳ層４６をエッチングする。次に、フォトレジスト層４４を除去する。これにより、ＴＥＯＳ層４６に、埋込部２９を露出する第３開口部５３を形成することができる。
次に、図４（ａ）に表したように、第３開口部５３に露出した埋込部２９のみを選択的に除去する。
次に、以下のようにして、第２パターンの形成（ステップＳ１０４）を行う。
図４（ｂ）に表したように、第３開口部５３内、及びＴＥＯＳ層４６の上に、第２パターン２８を形成するための第２パターン材料層２８ａを形成する。
ここでいう「第２パターン２８」は、後述するブロックコポリマー膜６０をミクロ相分離させるガイドとして機能する。このように、ブロックコポリマー膜のミクロ相分離を利用したパターン形成方法は、ＤＳＡ（Directed Self Assembly）と呼ばれている。ＤＳＡに用いられるガイドとしては、構造に沿って相分離させる「物理ガイド」と呼ばれるものや、親和性の差により相分離させる「化学ガイド」と呼ばれるものが用いられる。第１の実施形態では、ガイドとなる第２パターン２８は、化学ガイドであることが好ましい。
第２パターン材料層２８ａの材料は、第１パターン２６の材料及び第２絶縁層２４の材料と異なる。第２パターン材料層２８ａの材料は、例えば、有機膜である。第２パターン材料層２８ａの材料は、後述するブロックコポリマー（ＢＣＰ）膜のミクロ相分離を誘導する官能基を有している。
次に、図４（ｃ）に表したように、第２パターン材料層２８ａをＴＥＯＳ層４６の表面の高さまでエッチバックする。次に、ＣＭＰにより、ＴＥＯＳ層４６を除去して、第２絶縁層２４の上面及び第２パターン２８の上面が同一面となるように平坦化する。これにより、第２開口部５２内に埋め込まれた第２パターン２８が形成される。
次に、ブロックコポリマー膜の形成（ステップＳ１０５）を行う。
図４（ｄ）に表したように、第２絶縁層２４、第１パターン２６及び第２パターン２８に接してブロックコポリマー膜６０を形成する。
ここで、ブロックコポリマーとは、例えば２種類のポリマーが化学的に結合した高分子化合物である。ブロックコポリマー膜６０は、例えば、第２パターン２８に対して親和性を有する第１ポリマーと、第２パターン２８に対して第１ポリマーと異なる親和性を有する第２ポリマーと、を有している。例えば、第１ポリマーは、親水性の官能基を有し、一方、第２ポリマーは、疎水性の官能基を有する。これにより、第２パターン２８の誘導によって、第１ポリマー及び第２ポリマーを有するラメラ構造を形成することができる。また、第１ポリマーと第２ポリマーの組成比により、相分離の間隔を制御することができる。
次に、例えば以下のようにして、ＤＳＡにより、第３パターンの形成（ステップＳ１０６）を行う。
図５（ａ）に表したように、ブロックコポリマー膜６０が一様に形成された状態で、所定の処理を行う。ここでの「所定の処理」は、例えば加熱処理である。これにより、第２パターン２８の誘導によって、第２パターン２８に対して親和性を有する第１領域６０ａと、第１領域６０ａ以外の領域に配置され第２パターン２８に対して第１領域６０ａと異なる親和性を有する第２領域６０ｂと、にブロックコポリマー膜６０を相分離させる。
次に、図５（ｂ）に表したように、第２領域６０ｂのエッチング速度が第１領域６０ａのエッチング速度よりも速い条件でブロックコポリマー膜６０をエッチングして、第２領域６０ｂを選択的に除去する。このようにして、第３パターン６２を形成する。
ここで、図８は、上述のように、図５（ｂ）を主面側から見た平面図である。
なお、図５（ｂ）は、図８のＡ−Ａ’線断面図に相当する。
図８に表したように、第２パターン２８の誘導により、Ｙ１方向に延在するように第３パターン６２を形成する。
また、図８に表したように、複数の第１開口部５１が形成された間隔ｄ１に対してほぼ等しい間隔で、ブロックポリマー膜６０を相分離させる。これにより、第１パターン２６に接するように、第３パターン６２を形成することができる。
なお、第３パターンの形成（ステップＳ１０６）において、ブロックコポリマー膜６０を形成すると同時に、ブロックコポリマー膜６０を相分離させて凝集させることにより、第３パターン６２を形成してもよい。言い換えれば、ブロックコポリマー膜６０において第２領域６０ｂを形成することなく、第１領域６０ａのみに凝集させて第３パターン６２を形成してもよい。
また、ブロックコポリマー膜の形成（ステップＳ１０５）において、第２パターン２８の位置に形成されないように相分離させて、第３パターン６２を形成してもよい。この場合、ブロックコポリマー膜６０の親和性を上記した例と逆にすればよい。
また、ブロックコポリマー膜の形成（ステップＳ１０５）の後に、原版１１０と異なる原版を用いて、第３パターン６２の一部を分断してもよい。
次に、図５（ｃ）に表したように、第２絶縁層２４及び第３パターン６２の上に、ＳＯＧ（Spin On Glass）を塗布する。次に、エッチバックを行うことにより、第２絶縁層２４の上に、第３パターン６２に接する第３絶縁層３２を形成する。
次に、図６（ａ）に表したように、第３パターン６２を選択的に除去する。これにより、第３パターン６２の位置に第４開口部５４を形成する。
次に、第４パターンの形成（ステップＳ１０７）を行う。
第１の実施形態において、第４パターン３６は、例えば導電性材料を含む配線である。
図６（ｂ）に表したように、例えばスパッタにより、第４開口部５４内及び第３絶縁層３２の上に、導電性材料を含む第４パターン材料層（符号不図示）を形成する。第４パターン材料層の導電性材料は、例えばＷである。次に、ＣＭＰ法により、第３絶縁層３２の上面を平坦化する。このようにして、第３パターン６２を基準に第１パターン２６と接する第４パターン３６を形成する。このとき、第２パターン２８の上に、第４パターン３６と同じ材料により配線３６ａ（例えば、ダミーパターン）を形成してもよい。
次に、第１の実施形態の作用効果について説明する。
ここで、参考例として、第１パターンの上に、第１パターン２６を形成する際に用いた原版とは異なる原版を用いて、ブロックコポリマー膜の相分離を誘導するガイドパターンを形成する場合について説明する。参考例では、まず、絶縁層に第１の原版を用いて第１パターンを形成する。次に、第１パターンと異なる第２の原版を用いて、第１パターンの上にガイドパターンを形成する。この工程において、第１パターンに対してガイドパターンを位置合わせするときに、第１パターンに対するガイドパターンの位置合わせ誤差σlithoが生じる可能性がある。
次に、絶縁層及びガイドパターンの上に、ブロックコポリマー膜を形成する。次に、ガイドパターンの誘導を伴ってブロックコポリマー膜を相分離させて、第３パターンを形成する。このとき、ガイドパターンに対してブロックポリマー膜の相分離の位置も一定の範囲内でずれが生じる可能性があるため、ガイドパターンに対する第３パターンの位置合わせ誤差σＤＳＡが生じる可能性がある。
したがって、参考例の方法では、第１パターンに対する第３パターンの合計の位置合わせ誤差σｔｏｔａｌは、下記式（１）となる。
σｔｏｔａｌ＝（σｌｉｔｈｏ ２＋σＤＳＡ ２）１／２ ・・・（１）
これに対して、第１の実施形態によれば、位置合わせの対象である第１パターン２６と、ブロックコポリマー膜６０の相分離を誘導する第２パターン２８と、を同一の絶縁層（第２絶縁層２４）に同一の原版１１０を用いて形成する。次に、絶縁層の上に、ブロックコポリマー膜６０を形成する。次に、ブロックコポリマー膜６０を相分離させて、第２パターン２８の誘導により、第３パターン６２を形成する。
第１の実施形態では、同一の原版１１０を用いて、第１パターン２６及び第２パターン２８を形成することにより、第１の実施形態では、第１パターン２６に対する第２パターン２８の位置合わせ誤差は生じない。したがって、第１の実施形態において、第１パターン２６に対する第３パターン６２の位置合わせ誤差σｔｏｔａｌは、ブロックコポリマー膜の相分離におけるずれ量、すなわち、第２パターン２８に対する第３パターン６２の位置合わせ誤差σＤＳＡのみである。このように、下層の第１パターン２６に対する上層の第３パターン６２の位置合わせ誤差を低減することができる。
（第２の実施形態）
図９及び図１０は、第２の実施形態に係る原版を例示する模式図である。
図９及び図１０は、原版１１０の模式的な平面図が表されている。
図９及び図１０において、「第１方向」とは、支持基板１００の主面１００ａに沿った方向のうち、１つの方向（Ｙ２方向）のことをいう。また、「第２方向」とは、主面１００ａに沿った方向のうちＹ２方向に対して垂直な方向（Ｘ２方向）のことを言う。
第２の実施形態に係る原版１１０は、例えば第１の実施形態における第１開口部及び第２開口部の形成（ステップＳ１０２）において、第１開口部５１と、第１開口部５１よりも長尺の第２開口部５２と、を同一の絶縁層２０に形成するための原版である。上述のように、例えば、第１開口部５１内には、第１パターン２６が形成される。また、第２開口部５２内には、第１パターン２６の上層に位置するブロックコポリマー膜６０を相分離させる際のガイドになる第２パターン２８が形成される。
第２の実施形態に係る原版１１０は、支持基板１００、第１原版パターン１２６及び第２原版パターン１２８を備える。
原版１１０は、例えば、フォトレジストを露光するためのフォトマスクである。
支持基板１００は、例えば石英ガラスである。支持基板１００は、主面１００ａを有している。なお、主面１００ａは、遮光膜（符号不図示）によるパターンが形成されている側の面のことである。支持基板１００には、例えば遮光膜による第１原版パターン１２６及び第２原版パターン１２８が設けられている。なお、第１原版パターン１２６及び第２原版パターン１２８は、遮光膜の開口部分として設けられていてもよい。
第１原版パターン１２６は、第１開口部５１を形成するためのパターンである。第１原版パターン１２６は、Ｙ２方向に第１の長さＬ３を有している。なお、原版１１０が等倍露光用マスクである場合は、第１原版パターン１２６の第１の長さＬ３は、第１開口部５１の第１の長さＬ１と等しい。すなわち、Ｌ３＝Ｌ１である。なお、原版１１０が縮小露光用マスクである場合は、原版１１０における長さは、縮小露光時の倍率の逆数を乗じた長さであればよい。以下では、原版１１０は、等倍露光用マスクである場合を説明する。
図９では、第１原版パターン１２６は、例えば矩形の島状に設けられている。なお、第１原版パターン１２６の角部には僅かな丸みが設けられていてもよい。第１原版パターン１２６は例えば円形であってもよい。
図９に表したように、例えば、原版１１０には、複数の第１原版パターン１２６が設けられている。複数の第１原版パターン１２６は、Ｘ２方向に互いに距離ｄ３で等間隔に設けられている。複数の第１原版パターン１２６は、例えば千鳥状に設けられている。なお、複数の第１原版パターン１２６のｄ３は、複数の第１開口部５１の間隔ｄ１と等しい。すなわち、ｄ３＝ｄ１である。
また、第２原版パターン１２８は、第２開口部を形成するためのパターンである。第２原版パターン１２８は、第１方向に延在し、Ｙ２方向に第１の長さＬ３よりも長い第２の長さＬ４を有している。第２原版パターン１２８のうち、Ｙ２方向の第２の長さＬ４がＸ２方向の長さよりも長い。具体的には、第２原版パターン１２８は、例えば平面視で長方形である。なお、第２原版パターン１２８の角部には僅かな丸みが設けられていてもよい。
第２原版パターン１２８は、第１原版パターン１２６から離間した位置に配置されている。例えば、第２原版パターン１２８に最も近い第１原版パターン１２６の中心から、第２原版パターン１２８の中心までの距離ｄＸ３は、複数の第１原版パターン１２６のうちＸ２方向の間隔ｄ３と等しい。
また、例えば、第２原版パターン１２８は、少なくとも二つ設けられている。二つの第２原版パターン１２８は、Ｘ２方向の両側に設けられている。一方の第２原版パターン１２８の中心から他方の第２原版パターン１２８までの距離ｄ４は、複数の第１原版パターン１２６のうちＸ２方向の間隔ｄ３の整数倍である。すなわち、ｄ４＝ｎ・ｄ３である。なお、ｎは、１以上の整数である。
第２の実施形態の原版１１０を用いた露光によって第１開口部５１及び第２開口部５２を形成することにより、第１パターン２６及び第２パターン２８は、互いに位置ずれすることなく形成される。第１の実施形態にて参考例として述べたように、異なる原版を用いて別個の露光によって第１パターン２６及び第２パターン２８を形成する場合に生じる位置合わせ誤差は発生しない。この第２パターンをブロックコポリマー膜を相分離させるガイドとして機能させることにより、所望の位置に第１パターンと接する第３パターンを形成することができる。
以上、第２の実施形態では、原版１１０がフォトマスクである場合を説明した。しかし、転写法により樹脂等のパターンを形成する場合には、原版１１０は、パターンを転写するための凸パターンや凹パターンを有するテンプレートであってもよい。
また、図１０は、第２の実施形態の変形例である原版１１１を示している。
図１０の左側に表したように、複数の第１原版パターン１２６は、正方格子状に配置されていてもよい。
また、図１０の右側に表したように、Ｙ２方向に非等間隔に設けられていてもよい。このように、複数の第１原版パターン１２６は、少なくともＸ２方向に互いに距離ｄ１で等間隔に設けられていればよい。
（第３の実施形態）
図１１は、第３の実施形態に係るデータ処理方法を例示するフローチャートである。
ここで、図１１に示すステップＳ２０１、ステップＳ２０２、ステップＳ２０３の処理が、第３の実施形態に係るデータ処理方法である。なお、図１０では、具体例における他の処理も含めて表している。また、フローチャートの横に添付した図は、設計データまたは描画データを例示した模式図である。以下において、「パターン」と呼ぶものは、実際の半導体装置等に形成されるパターンのことをいい、「データ」と呼ぶものは、設計データ又は描画データ上において、パターンを形成するためのデータのことをいう。
第３の実施形態に係るデータ処理方法は、設計データから原版１１０を形成するための描画データを作成する方法である。
図１１に表したように、第３の実施形態に係るデータ処理方法は、第１データ及び第２データの抽出（ステップＳ２０１）、ガイドデータ作成（ステップＳ２０２）及び第１データ並びにガイドデータの合成（ステップＳ２０３）、を備えている。
ステップＳ２０１に表した第１データ及び第２データの抽出では、設計データから、第１方向に第１の長さＬ１を有する第１パターン（以下、第１パターン２６）を形成するための第１データと、第１パターン２６と重なり第１方向に第１の長さＬ１よりも長い第２の長さＬ２を有する第２パターン（以下、第４パターン３６）を形成するための第２データと、をそれぞれ抽出する。
ステップＳ２０２に表したガイドデータ作成では、第１パターン２６及び第４パターン３６から離間した位置に、第１方向に延在するガイドパターン（以下、第２パターン２８）を形成するためのガイドデータを作成する。
ステップＳ２０３に表した第１データ及びガイドデータの合成では、第１データ及びガイドデータを合成して描画データを作成する。
次に、第３の実施形態に係るデータ処理方法の具体例について説明する。なお、以下に説明する具体例には、上記ステップＳ２０１、ステップＳ２０２及びステップＳ２０３以外のステップも含まれる。
図１１に表したように、まず、設計データを用意する。設計データは、例えば、ＣＡＤ（Computer Aided Design）により作成されたデータである。設計データは、上述のように、第１パターン２６を形成するための第１データと、第１パターン２６と重なっている第４パターン３６を形成するための第２データと、を有している。なお、この段階では、第１データ及び第２データは１つのデータとして作成されていてもよい。
例えば、第１パターン２６は、半導体装置におけるコンタクトである。第４パターン３６は、第１パターン２６に接続する配線であり、ＤＳＡによって形成するパターンのことである。また、所定の間隔ｄ１で等間隔に、複数の第４パターン３６が設けられている。
次に、第１データ及び第２データの抽出（ステップＳ２０１）を行う。
設計データから第１データ及び第２データを個別に抽出する。ここで「個別に抽出する」とは、例えば、ＣＡＤソフトウェア上で、第１データ及び第２データをそれぞれ異なるレイヤに分けることである。この「レイヤ」とは、データ上の階層のことである。
次に、ガイドデータ作成（ステップＳ２０２）を行う。
ガイドパターンを形成するためのガイドデータを作成する。ガイドパターンである第２パターン２８は、第１パターン２６及び第４パターン３６から離間した位置に、第１方向に第４パターン３６と並んで延在する。このとき、第１データ及び第２データと異なるレイヤにガイドデータを作成する。
例えば、第４パターン３６の中心から、第２パターン２８の中心までの距離は、複数の第４パターン３６の間隔ｄ１と等しい。また、第２パターン２８の位置は、他のパターンに干渉しない位置であることが好ましい。
次に、第１データ及びガイドデータの合成（ステップＳ２０３）を行う。
例えば、異なるレイヤとして処理していた第１データ及びガイドデータを合成して、１つの描画データを作成する。
次に、必要に応じて、ＯＰＣ等の処理（ステップＳ２０４）を行う。
なお、ＯＰＣとは、光近接場効果補正（Optical Proximity Correction）のことである。
本実施形態のデータ処理方法によって形成された原版１１０を用いることにより、下層の第１パターン２６に対して上層の第４パターン３６を形成するときの位置合わせ誤差を低減することができる。
（第４の実施形態）
図１２は、第４の実施形態に係る半導体装置１を例示する模式図である。
第４の実施形態に係る半導体装置１は、第１の実施形態のパターン形成方法によって製造されたものである。
第４の実施形態に係る半導体装置１は、基板１０と、第１絶縁層２２と、第２絶縁層２４と、コンタクト（以下、第１パターン２６）と、ガイド部（以下、第２パターン２８）と、配線（以下、第４パターン３６）と、備える。
基板１０は、主面１０ａを有する。主面１０ａは、第１絶縁層２２及び第２絶縁層２４の積層側の面である。基板１０には、半導体素子や、回路が設けられている。
第１絶縁層２２は、基板１０の上に設けられている。第１絶縁層２２は、例えば、ＴＥＯＳにより形成されている。第２絶縁層２４は、第１絶縁層２２の上に設けられている。第２絶縁層２４は、第１絶縁層２２と異なる材料を有している。第２絶縁層２４は、例えばＳｉＮを有している。
コンタクトである第１パターン２６は、第１絶縁層２２及び第２絶縁層２４に設けられている。第１パターン２６は、基板１０に接しており、半導体素子等に接続されている。また、第１パターン２６は、主面１０ａに沿ったＹ１方向に第１の長さＬ１を有している。
ガイド部である第２パターン２８は、第２絶縁層２４と同一の層に設けられている。第２パターン２８は、第１パターン２６から離間した位置に配置されている。第２パターン２８は、上記した第１方向に延在して、Ｙ１方向に第１の長さＬ１よりも長い第２の長さＬ２を有している。また、第２パターン２８は、第２絶縁層２４及び第１パターン２６と異なる材料を有している。
第２パターン２８は、第１の実施形態で述べたように、ＤＳＡに用いられるガイド部として機能する。
ここで、第１絶縁層２２の上面、第１パターン２６の上面及び第２パターン２８の上面は、平坦化されている。言い換えれば、第１絶縁層２２の上面、第１パターン２６の上面及び第２パターン２８の上面は、同一面を形成している。
第４パターン３６は、第２絶縁層２４の上に設けられている。第４パターン３６は、第１方向に延在して設けられている。また、第４パターン３６は、第１パターン２６に接している。第４パターン３６は、Ｚ１方向から見て第２パターン２８と略平行である。
第２パターン２８の上には、第１の実施形態のブロックコポリマー膜の相分離によって、第４パターン３６と同じ材料を有する配線３６ａが設けられている。例えば、配線３６ａは、第４パターン３６と並んで設けられ、第４パターン３６に接続されていない。
第３絶縁層３２は、第２絶縁層２４の上に設けられている。第３絶縁層３２は、少なくとも第４パターン３６の側面と接している。
なお、第３絶縁層３２の上に、多層配線層が設けられていてもよい。また、多層配線層の一部の配線層に、第１パターン２６及び第２パターン２８を有する配線層が形成されていてもよい。
第４の実施形態のように、第１の実施形態に係るパターン形成方法によって半導体装置１を形成した場合、半導体装置１の一部の配線層に、第１パターン２６と同一の層において、ブロックコポリマー膜の相分離を誘導する第２パターン２８が残存している場合がある。第２パターン２８が設けられていることにより、下層の第１パターン２６に対する上層の第４パターン３６の位置合わせ精度が向上した半導体装置１を提供することができる。
（第５の実施形態）
図１３は、第５の実施形態に係る原版を例示する模式図である。
第５の実施形態に係る原版１２０は、それぞれ異なる配線層を形成するために複数の第２原版パターンが設けられている点を除いて、第１の実施形態と同様である。
図１３に表したように、第５の実施形態に係る原版１２０は、複数の第２絶縁層２４のそれぞれに第２開口部２８を形成するために、複数の第２原版パターンが設けられている。例えば、第１原版パターン１２６を挟んで対向する位置に、二組の第２原版パターン１２８ａ及び第２原版パターン１２８ｂが設けられている。
第２原版パターン１２８ａは、例えば、第１原版パターン１２６からＸ１方向に間隔ｄ３だけ離れた位置に設けられている。
一方、第２原版パターン１２８ｂは、第１原版パターン１２６からＸ１方向に間隔ｄ１の整数倍の距離だけ離れた位置に設けられている。この場合では、第２原版パターン１２８ｂは、第１原版パターン１２６から、間隔２ｄ１だけ離れた位置に設けられている。
次に、第５の実施形態の作用効果について説明する。
ここで、Ｎ層の絶縁層のそれぞれにおいて、異なる原版を用いて、ブロックコポリマー膜の相分離を誘導するガイドパターンを形成する場合について説明する。この場合、１層目のパターンに対するＮ層目のパターンの合計の位置合わせ誤差σｔｏｔａｌは、各層におけるガイドパターンを形成する際の位置合わせ誤差をσ１…σＮ、ＤＳＡによる位置合わせ誤差をσＤＳＡとしたとき、下記式（２）となる。
σｔｏｔａｌ＝（σ１ ２＋σ２ ２＋…＋σＮ ２＋Ｎ・σＤＳＡ ２）１／２ ・・・（２）
これに対して、第５の実施形態によれば、Ｎ層の絶縁層のそれぞれにおいて、同一の原版を用いて、ブロックコポリマー膜の相分離を誘導するガイドパターン（第２パターン２８ｙ及び第６パターン７８ｙ）を形成することができる。したがって、第５の実施形態において、１層目のパターンに対するＮ層目のパターンの合計の位置合わせ誤差σｔｏｔａｌは、ＤＳＡによる位置合わせ誤差の積算値（Ｎ・σＤＳＡ ２）１／２のみである。このように、複数層に渡って位置合わせ精度を向上させることができる。
以上説明したように、本実施形態によれば、位置合わせ精度を向上できるパターン形成方法、原版及びデータ処理方法を提供することができる。
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、１０…基板、１０ａ…主面、２２…第１絶縁層、２４…第２絶縁層、２６…第１パターン、２８…第２パターン、２８ａ…第２パターン材料層、２９…埋込部、３２…第３絶縁層、３６…第４パターン、３６ａ…配線、４２…反射防止層、４４…フォトレジスト層、４６…ＴＥＯＳ層、５１…第１開口部、５２…第２開口部、５３…第３開口部、５４…第４開口部、６０…ブロックコポリマー膜、６０ａ…第１領域、６０ｂ…第２領域、６２…第３パターン、１００…支持基板、１００ａ…主面、１１０、１１１、１２０…原版、１２６…第１原版パターン、１２８…第２原版パターン、１２８ａ…第２原版パターン、１２８ｂ…第２原版パターン

Claims (9)

  1. 基板の主面の上に第１絶縁層を形成する工程と、
    前記第１絶縁層の上に前記第１絶縁層とは異なる材料からなる第２絶縁層を形成する工程と、
    前記第２絶縁層に、前記主面に沿った第１方向に第１の長さを有する第１開口部と、前記第１方向に前記第１の長さよりも長い第２の長さを有する第２開口部と、を同一の原版を用いて形成する工程と、
    前記第２開口部を覆うマスク層を形成する工程と、
    前記マスク層及び前記第２絶縁層をマスクとして、前記第１開口部を前記第１絶縁層の底面まで貫通させる工程と、
    前記第１開口部内に第１パターンを形成する工程と、
    前記第２開口部内に、前記第１パターンの材料及び前記絶縁層の材料とは異なる材料からなる第２パターンを形成する工程と、
    前記絶縁層、前記第１パターン及び前記第２パターンに接するブロックコポリマー膜を形成する工程と、
    前記ブロックコポリマー膜を相分離させて、前記第２パターンの誘導により前記第１方向に延在する第３パターンを形成する工程と、
    前記第３パターンを基準に前記第１パターンと接する第４パターンを形成する工程と、
    を備えたパターン形成方法。
  2. 基板の主面の上に絶縁層を形成する工程と、
    前記絶縁層に、前記主面に沿った第１方向に第１の長さを有する第１開口部と、前記第１方向に前記第１の長さよりも長い第２の長さを有する第２開口部と、を同一の原版を用いて形成する工程と、
    前記第１開口部内に第１パターンを形成する工程と、
    前記第２開口部内に、前記第１パターンの材料及び前記絶縁層の材料とは異なる材料からなる第２パターンを形成する工程と、
    前記絶縁層、前記第１パターン及び前記第２パターンに接するブロックコポリマー膜を形成する工程と、
    前記ブロックコポリマー膜を相分離させて、前記第２パターンの誘導により第３パターンを形成する工程と、
    前記第３パターンを基準に前記第１パターンと接する第４パターンを形成する工程と、
    を備えたパターン形成方法。
  3. 前記第３パターンを形成する工程において、前記第１方向に延在する前記第３パターンを形成する請求項２記載のパターン形成方法。
  4. 前記絶縁層を形成する工程は、
    前記基板の上に第１絶縁層を形成する工程と、
    前記第１絶縁層の上に前記第１絶縁層の材料とは異なる材料からなる第２絶縁層を形成する工程と、
    を含み、
    前記第１開口部及び前記第２開口部を形成する工程は、前記第１絶縁層及び前記第２絶縁層に前記第１開口部を形成し、前記第２絶縁層に前記第２開口部を形成することを含む請求項２または３に記載のパターン形成方法。
  5. 前記第１開口部及び前記第２開口部を形成する工程は、
    前記第２絶縁層に前記第１開口部及び前記第２開口部を形成する工程と、
    前記第２開口部を覆うマスク層を形成する工程と、
    前記マスク層及び前記第２絶縁層をマスクとして、前記第１開口部を前記第１絶縁層の下面まで貫通させる工程と、を含む請求項４記載のパターン形成方法。
  6. 前記第１パターンは、導電性材料を含むコンタクトであり、
    前記第４パターンは、導電性材料を含む配線である請求項２〜５のいずれか１つに記載のパターン形成方法。
  7. 請求項２〜６のいずれか１つに記載のパターン形成方法に用いる前記原版であって、
    主面を有する支持基板と、
    前記支持基板に設けられ、前記主面に沿った第１方向に第１の長さを有し、前記第１開口部を形成するための第１原版パターンと、
    前記第１方向に前記第１の長さよりも長い第２の長さを有し、前記第２開口部を形成するための第２原版パターンと、
    を備えた原版。
  8. 複数の前記絶縁層のそれぞれに前記第２開口部を形成するために複数の前記第２原版パターンが設けられた請求項７記載の原版。
  9. 設計データから原版を形成するための描画データを作成するデータ処理方法であって、
    前記設計データから、第１方向に第１の長さを有する第１パターンを形成するための第１データと、前記第１パターンと重なり前記第１方向に前記第１の長さよりも長い第２の長さを有する第２パターンを形成するための第２データと、をそれぞれ抽出する工程と、
    前記第２データの前記設計データの座標上の位置から離間した位置に、前記第１方向に延在するガイドパターンを形成するためのガイドデータを作成する工程と、
    前記第１データ及び前記ガイドデータを合成して前記描画データを作成する工程と、
    を備えたデータ処理方法。
JP2012127101A 2012-06-04 2012-06-04 パターン形成方法、原版及びデータ処理方法 Expired - Fee Related JP5816133B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012127101A JP5816133B2 (ja) 2012-06-04 2012-06-04 パターン形成方法、原版及びデータ処理方法
US13/780,034 US8722535B2 (en) 2012-06-04 2013-02-28 Pattern forming method, mold and data processing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012127101A JP5816133B2 (ja) 2012-06-04 2012-06-04 パターン形成方法、原版及びデータ処理方法

Publications (2)

Publication Number Publication Date
JP2013251492A true JP2013251492A (ja) 2013-12-12
JP5816133B2 JP5816133B2 (ja) 2015-11-18

Family

ID=49670740

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012127101A Expired - Fee Related JP5816133B2 (ja) 2012-06-04 2012-06-04 パターン形成方法、原版及びデータ処理方法

Country Status (2)

Country Link
US (1) US8722535B2 (ja)
JP (1) JP5816133B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108400085B (zh) * 2017-02-06 2019-11-19 联华电子股份有限公司 形成半导体元件图案的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214648A (ja) * 2002-12-27 2004-07-29 Internatl Business Mach Corp <Ibm> ブリッジ後メタライゼーション形成手順を用いた強固な超低誘電率の相互接続構造
JP2007096104A (ja) * 2005-09-29 2007-04-12 Fujitsu Ltd 半導体装置
US20080093743A1 (en) * 2006-10-19 2008-04-24 International Business Machines Corporation Sub-lithographic nano interconnect structures, and method for forming same
JP2009147331A (ja) * 2007-12-14 2009-07-02 Samsung Electronics Co Ltd 微細パターン形成方法
US20100167214A1 (en) * 2008-12-31 2010-07-01 Dong Ki Yoon Method of forming fine pattern using block copolymer
JP2012059802A (ja) * 2010-09-07 2012-03-22 Toshiba Corp パターン形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7378738B2 (en) * 2003-09-02 2008-05-27 International Business Machines Corporation Method for producing self-aligned mask, articles produced by same and composition for same
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
JP5037243B2 (ja) * 2007-07-06 2012-09-26 富士フイルム株式会社 界面結合剤、該界面結合剤を含有するレジスト組成物、及び該界面結合剤からなる層を有する磁気記録媒体形成用積層体、並びに該界面結合剤を用いた磁気記録媒体の製造方法、及び該製造方法により製造された磁気記録媒体
JP2009234114A (ja) 2008-03-27 2009-10-15 Canon Inc パターン形成方法、基板の加工方法、偏光板及び磁気記録媒体
JP2011009641A (ja) * 2009-06-29 2011-01-13 Toshiba Corp 半導体装置の製造方法及びインプリント用テンプレート
JP2011077475A (ja) 2009-10-02 2011-04-14 Toshiba Corp コンタクト形成方法及び半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214648A (ja) * 2002-12-27 2004-07-29 Internatl Business Mach Corp <Ibm> ブリッジ後メタライゼーション形成手順を用いた強固な超低誘電率の相互接続構造
JP2007096104A (ja) * 2005-09-29 2007-04-12 Fujitsu Ltd 半導体装置
US20080093743A1 (en) * 2006-10-19 2008-04-24 International Business Machines Corporation Sub-lithographic nano interconnect structures, and method for forming same
JP2009147331A (ja) * 2007-12-14 2009-07-02 Samsung Electronics Co Ltd 微細パターン形成方法
US20100167214A1 (en) * 2008-12-31 2010-07-01 Dong Ki Yoon Method of forming fine pattern using block copolymer
JP2012059802A (ja) * 2010-09-07 2012-03-22 Toshiba Corp パターン形成方法

Also Published As

Publication number Publication date
US8722535B2 (en) 2014-05-13
US20130323925A1 (en) 2013-12-05
JP5816133B2 (ja) 2015-11-18

Similar Documents

Publication Publication Date Title
TWI651809B (zh) 特徵尺寸縮減技術(三)
KR101576335B1 (ko) 집적 회로 패터닝 방법
US8211807B2 (en) Double patterning technology using single-patterning-spacer-technique
KR20150088805A (ko) 더블 패턴 리소그래피를 위한 금속 밀도 분포
KR20150137025A (ko) 이중 패터닝을 사용한 자기-정렬 나노와이어 형성
CN104681410B (zh) 形成图案的机制
CN104009036A (zh) 制造多栅极器件的方法
KR20100098135A (ko) 반도체 소자의 패턴 형성 방법
JP5306228B2 (ja) 光及び電子ビーム・リソグラフィ混合製造レベルの共通位置合わせ用のトレンチ構造体及び方法
KR20140111937A (ko) 비아 대 비아 최소 간격을 줄이기 위한 패턴화 접근 방법
TW201633407A (zh) 半導體裝置之圖案化結構的製作方法
US8875067B2 (en) Reusable cut mask for multiple layers
JP5816133B2 (ja) パターン形成方法、原版及びデータ処理方法
CN103066070B (zh) 采用三重图案化的集成电路方法
TWI588596B (zh) 產生佈局圖案的方法
CN102820260A (zh) 提高通孔图形性能表现的方法
JP2005354046A (ja) 半導体装置の製造方法
JP2009065151A (ja) 半導体素子及びその製造方法
TW201532186A (zh) 形成半導體主動區和隔離區域之雙圖案方法
US10120275B2 (en) Layout method of mask pattern, manufacturing method of a semiconductor device and exposure mask
JP2006108571A (ja) 半導体装置
KR100541550B1 (ko) 배선 포토 마스크들 및 그를 이용한 반도체 장치의제조방법들
KR20090000882A (ko) 반도체소자의 미세 패턴 형성방법
TWI571699B (zh) 佈局圖案以及包含該佈局圖案的光罩
CN116031201A (zh) 金属互连结构的制备方法及半导体器件的制备方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150623

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150625

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150813

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150828

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150925

R151 Written notification of patent or utility model registration

Ref document number: 5816133

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees