KR20150088805A - 더블 패턴 리소그래피를 위한 금속 밀도 분포 - Google Patents
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Abstract
방법, 컴퓨터 판독형 매체, 및 장치가 제공된다. 방법이 전체 패턴을 파워 레일 베이스 패턴을 포함하는 제 1 마스크 패턴과 제 2 마스크 패턴으로 분해하는 단계, 및 제 2 마스크 패턴 상에 제 1 마스크 패턴의 파워 레일 베이스 패턴과 적어도 부분적으로 정렬되는 파워 레일 인서트 패턴을 생성하는 단계를 포함하고 컴퓨터 판독형 매체가 이들 단계를 수행하도록 구성된다. 상기 장치는 방법에 의해 생성되는 포토리소그래피 마스크를 이용해 포토리소그래피에 의해 생성된다.
Description
기술 분야는 일반적으로 더블 패턴 리소그래피(double pattern lithography)를 위한 금속 밀도 분포와 관련되고, 더 구체적으로 더블 패턴 리소그래피 금속 밀도 분포를 위한 파워 레일 아키텍처와 관련된다.
반도체 산업은 더 많은 기능을 얻고 제조 비용은 낮추기 위해 더 작은 칩 영역 상에 더 높은 밀도의 반도체 소자를 갖는 집적 회로를 제조하는 것을 목표로 한다. 이러한 대규모 집적에 대한 열망은 회로 치수 및 소자 특징부의 지속적인 축소를 야기했다. 구조물의 크기, 가령, 전계 효과 트랜지스터에서의 게이트 길이 및 전도성 라인의 폭을 축소할 수 있는 능력이 리소그래피 성능에 의해 주도된다.
종래의 포토리소그래피 시스템을 이용할 때, 복사선이 마스크 또는 레티클을 통과하도록 제공되거나 이로부터 반사되어, 반도체 웨이퍼 상에 이미지를 형성할 수 있다. 일반적으로 이미지가 웨이퍼 상에 포커싱되어 물질의 층, 가령, 포토레지스트 물질을 노광시키고 패터닝한다. 그 후, 포토레지스트 물질이 사용되어, 반도체 웨이퍼의 하나 이상의 층에 도핑 영역, 증착 영역, 에칭 영역, 또는 또 다른 구조물 및 특징부를 형성할 수 있다. 또한 상기 포토레지스트 물질은 반도체 소자의 금속 층과 연관된 전도성 라인 또는 전도성 패드를 형성할 수 있다. 덧붙여, 포토레지스트 물질은 고립 영역(isolation region), 트랜지스터 게이트, 또는 그 밖의 다른 트랜지스터 구조물 및 요소를 형성할 수 있다.
복수의 노광/패턴 공정이 둘 이상의 포토리소그래피 서브-공정 및 둘 이상의 포토마스크를 이용하며 극도로 작고 조밀한 특징부들의 패턴을 형성할 수 있다. 포토마스크 상의 라인들 간 피치 또는 거리가 포토리소그래피 공정에서 사용되는 지정의 파장 및 렌즈의 구경(aperture)에 대한 특정 크기보다 커야 한다.
피치 또는 라인 간격의 축소가 결국 포토리소그래피 툴의 실시 성능 능력에 의해 제한된다. 결과적으로, 특정 설계 규칙이 원하는 반도체 소자 특징부의 생존율(viability) 및 제조가능성(manufacturability)을 체크하도록 사용된다. 예를 들어, 설계 규칙 체크(DRC) 방법이 전도성 트레이스, 가령, 로컬 인터커넥트의 제안된 레이아웃에서 가능한 팁-투-팁 및/또는 팁-투-라인 위반을 식별하기 위해 적용될 수 있다. 따라서 제안된 레이아웃이 특정 포토리소그래피 툴에 대해 너무 짧은 팁-투-팁 또는 팁-투-라인 공백을 포함하는 경우, 일부 전도성 트레이스들을 서로 쇼트(short)하지 않으면서 상기 제안된 레이아웃을 이용해 소자를 제조하는 것이 가능하지 않을 수 있다. 또한 오버랩 또는 스티치 길이에 대한 제한이 다양한 포토리소그래피 공정에서 부과될 수 있다. 스티치 길이는 두 포토마스크 상에 존재하는 겹치는 패터닝된 영역의 길이이다.
덧붙여, 노광 선량 균형(exposure dose balance) - 각각의 포토마스크를 통과하는 광량의 균형임 - 이 제조 동안 임계 치수 와이어 폭에 대한 공정 제어에 영향을 미친다. 불균형한 노광 선량이 지나치게 좁거나 지나치게 넓은 와이어를 초래할 수 있으며, 쇼트된 와이어 또는 바람직하지 않은 갭 또는 보이드를 초래할 수 있다. 예를 들어, 통상의 설계는 설계의 기능 유닛(functional unit)으로 또는 이로부터 전류를 제공하는 파워 레일(power rail)으로 알려진 큰 전도성 영역을 포함할 수 있다. 일반적으로 상기 파워 레일은 단일 마스크 상에 패터닝되며 따라서 파워 레일을 갖는 포토마스크 상에서 더 높은 선량 밀도 분포 쪽에 큰 스큐(skew)를 초래한다. 스큐로 인해 감소된 공정 제어가 원하는 설계로부터 상당히 달라진 특징부 및 라인을 포함할 수 있는 인쇄 제품을 초래한다.
일부 실시예에서, 방법은 전체 패턴을 파워 레일 베이스 패턴을 포함하는 제 1 마스크 패턴과 제 2 마스크 패턴으로 분해하는 단계, 및 상기 제 2 마스크 패턴 상에 상기 제 1 마스크 패턴의 파워 레일 베이스 패턴과 적어도 부분적으로 정렬되는 파워 레일 인서트 패턴을 생성하는 단계를 포함한다.
일부 실시예에서, 컴퓨터 시스템의 적어도 하나의 프로세서에 의해 실행되기 위한 제어 로직을 저장하는 비-일시적 컴퓨터 판독형 매체가 제공된다. 제어 로직은 전체 패턴을 파워 레일 베이스 패턴을 포함하는 제 1 마스크 패턴 및 보수의 인터커넥트 패턴 중 제 1 인터커넥트 패턴을 포함하는 제 2 마스크 패턴으로 분해하고, 파워 레일 패턴과 제 1 인터커넥트 패턴 간 거리를 결정하며, 상기 제 2 마스크 패턴 상에 상기 거리를 기초로 하며 상기 제 1 마스크 패턴의 파워 레일 베이스 패턴과 적어도 부분적으로 정렬되는 파워 레일 인서트 패턴을 생성하기 위한 코드 및 데이터 구조를 포함하는 명령을 포함한다.
일부 실시예에서, 반도체를 제조하는 방법이 제공된다. 상기 방법은 반도체 웨이퍼를 제공하는 단계, 파워 레일 베이스 패턴을 갖는 제 1 이미지를 포함하는 제 1 포토리소그래피 마스크를 제공하는 단계, 웨이퍼 상으로 제 1 이미지를 전사하는 단계, 제 1 포토리소그래피 마스크의 파워 레일 베이스 패턴 내에서 정렬되도록 배치되는 파워 레일 인서트 패턴을 갖는 제 2 이미지를 포함하는 제 2 포토리소그래피 마스크를 제공하는 단계, 상기 웨이퍼 상으로 제 2 이미지를 전사하는 단계, 상기 전사된 이미지를 에칭 마스크로서 이용하여 웨이퍼에 복수의 트렌치를 에칭하는 단계, 및 파워 레일을 인쇄하기 위해 웨이퍼의 트렌치에 전도성 물질을 증착하는 단계를 포함한다.
일부 실시예에서, 제 1 층을 포함하는 반도체를 포함하는 장치가 제공된다. 상기 제 1 층은, 파워 레일 베이스 패턴을 갖는 제 1 이미지를 포함하는 제 1 포토리소그래피 마스크를 제공하며, 상기 웨이퍼로 제 1 이미지를 전사하며, 제 1 포토리소그래피 마스크의 파워 레일 베이스 패턴 내에 정렬되도록 배치되는 파워 레일 인서트 패턴을 갖는 제 2 이미지를 포함하는 제 2 포토리소그래피 마스크를 제공하고, 웨이퍼에 제 2 이미지를 전사하며, 에칭 마스크로서 전사된 이미지를 이용하여 웨이퍼에 복수의 트렌치를 에칭하고, 파워 레일을 인쇄하기 위해 웨이퍼의 트렌치에 전도성 물질을 증착하는 공정에 의해, 생성된다.
첨부된 도면과 함께 고려되어 다음의 상세한 설명을 참조하여 더 잘 이해될 때 본 명세서에 개시된 실시예의 이점이 쉽게 이해될 것이다.
도 1a는 일부 실시예에 따르는 전체 마스크 패턴의 단순화된 블록도이다.
도 1b는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 1c는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 2a는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 2b는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 3a는 일부 실시예에 따르는 파워 레일 패턴의 단순화된 블록도이다.
도 3b는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 3c는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 4는 일부 실시예에 따르는 장치의 단순화된 블록도이다.
도 5a는 일부 실시예에 따르는 전체 마스크 패턴의 단순화된 블록도이다.
도 5b는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 5c는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 6a는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 6b는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 7a는 일부 실시예에 따르는 전체 마스크 패턴의 단순화된 블록도이다.
도 7b는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 7c는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 8a는 일부 실시예에 따르는 전체 마스크 패턴의 단순화된 블록도이다.
도 8b는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 8c는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 9a는 일부 실시예에 따르는 전체 마스크 패턴의 단순화된 블록도이다.
도 9b는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 10은 실시예에 따르는 방법을 도시하는 흐름도이다.
도 11은 실시예에 따르는 방법을 도시하는 흐름도이다.
도 1a는 일부 실시예에 따르는 전체 마스크 패턴의 단순화된 블록도이다.
도 1b는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 1c는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 2a는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 2b는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 3a는 일부 실시예에 따르는 파워 레일 패턴의 단순화된 블록도이다.
도 3b는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 3c는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 4는 일부 실시예에 따르는 장치의 단순화된 블록도이다.
도 5a는 일부 실시예에 따르는 전체 마스크 패턴의 단순화된 블록도이다.
도 5b는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 5c는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 6a는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 6b는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 7a는 일부 실시예에 따르는 전체 마스크 패턴의 단순화된 블록도이다.
도 7b는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 7c는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 8a는 일부 실시예에 따르는 전체 마스크 패턴의 단순화된 블록도이다.
도 8b는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 8c는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 9a는 일부 실시예에 따르는 전체 마스크 패턴의 단순화된 블록도이다.
도 9b는 일부 실시예에 따르는 마스크 패턴의 단순화된 블록도이다.
도 10은 실시예에 따르는 방법을 도시하는 흐름도이다.
도 11은 실시예에 따르는 방법을 도시하는 흐름도이다.
이하의 상세한 설명은 단지 예시에 불과하며, 적용 및 사용을 한정하려 의도된 것이 아니다. 본 명세서에서 사용될 때, 단어 "예시적"은 "예시, 사례, 또는 예로서 기능함"을 의미한다. 따라서, 본 명세서에서 "예시"로 기재되는 임의의 실시예가 반드시 그 밖의 다른 실시예보다 선호되거나 유리하다고 해석되는 것은 아니다. 본 명세서에 기재된 모든 실시예는 해당 분야의 통상의 기술자가 개시된 실시예를 제작 또는 이용할 수 있도록 제공된 예시적 실시예이며, 특허청구범위에 의해 규정되는 본 발명의 범위를 제한하지 않는다. 덧붙여, 선행 기술, 배경지식, 간략한 요약, 이하의 상세한 설명, 또는 임의의 특정 실시예에서 명시적으로 또는 묵시적으로 제시되는 어떠한 이론 또는 컴퓨터 시스템에 의해서도 구속될 어떠한 의도도 없다.
본 명세서에서, 관계 용어, 가령, 제 1, 제 2, 등등은, 반드시 개체 또는 동작들 간 어떠한 실제 이러한 관계 또는 순서도 요구하거나 의미하지 않고, 하나의 개체 또는 동작을 또 다른 개체 또는 동작과 구별하기 위해서만 사용될 수 있다. 서수, 가령, "제 1(first)", "제 2(second)", "제 3(third)" 등은 단순히 복수의 것들 중 서로 다른 것들을 나타내며, 특허청구범위의 기재에 의해 특정하게 정의되지 않는 한, 어떠한 순서 또는 시퀀스를 의미하지 않는다. 덧붙여, 이하의 기재에서 요소 또는 특징부들이 서로 "연결" 또는 "결합"되어 있음이 언급된다. 본 명세서에서 사용될 때 "연결된"은 하나의 요소/특징부가 또 다른 요소/특징부와 직접 연결(또는 직접 연통(communicate))하는 것을 지칭할 수 있으며, 반드시 기계적일 필요는 없다. 마찬가지로, "결합된"은 하나의 요소/특징부가 또 다른 요소/특징부와 직접적 또는 간접적으로 연결(또는 직접적 또는 간접적으로 연통)하는 것을 지칭할 수 있으며, 반드시 기계적일 필요는 없다. 그러나 2개의 요소가 "연결"된 것으로 이하에서 기재될 수 있더라도, 이들 요소는 "결합"될 수 있으며, 그 반대의 경우로 성립할 수 있다. 따라서 본 명세서에 도시된 블록 다이어그램이 요소들의 예시적 배열을 도시하더라도, 추가적으로 중간에 삽입되는 요소, 장치, 특징부, 또는 구성요소가 실제 실시예에서 존재할 수 있다.
마지막으로, 간략하게 말하면, 컴퓨터 시스템 및 상기 컴퓨터 시스템의 그 밖의 다른 기능적 양태(및 시스템의 개별 동작 구성요소)와 관련된 종래의 기법 및 구성요소가 본 명세서에서 상세히 기재되지 않을 수 있다. 덧붙이자면, 본 명세서에 포함된 다양한 도면에서 나타난 연결 라인이 다양한 요소들 간 예시적 기능 관계 및/또는 물리적 결합을 나타내려는 의도를 가진다. 많은 대안예 또는 추가 기능적 관계 또는 물리적 연결이 본 명세서에 기재된 실시예에서 존재할 수 있다.
일부 실시예에서, 개선된 노광 선량 제조 방법 및 반도체 제품이 제공된다. 본 발명의 또 다른 바람직한 특징부 및 특성이 첨부된 도면을 함께 참조하여 이하의 상세한 설명 및 특허청구범위로부터 자명해 질 것이다.
반도체 소자의 제조 동안 포토리소그래피 및 다양한 포토리소그래피 기법이 사용된다. 이러한 기법은 반도체 웨이퍼 상에 포토레지스트 물질의 패턴을 형성하도록 사용될 수 있으며, 여기서 이러한 패턴은 형성, 처리, 또는 가공될 특징부, 구역, 및/또는 영역의 경계를 형성한다. 예를 들어, 포토리소그래피는 파워 레일, 로컬 인터커넥트, 액티브 반도체 구역, 게이트 구조물, 측벽 스페이서, 에칭 마스크, 이온 주입 마스크 등의 레이아웃을 형성하도록 사용될 수 있다. 이와 관련하여, 통상의 포토리소그래피 시스템이 복사선원(radiation source), 광소자(가령, 렌즈, 거울, 또는 물 같은 액체), 마스크, 및 포토리소그래피를 겪는 웨이퍼를 위한 스테이지를 사용한다. 이러한 포토리소그래피 시스템은 마스크 상에 제공되는 패턴 또는 이미지를 타깃 물질 또는 웨이퍼의 표면으로 전사하도록 구성된다.
포토레지스트 층이 웨이퍼의 의도된 타깃 물질을 덮으면서 형성된다. 타깃 물질은 절연층, 전도성 층, 배리어 층, 또는 에칭, 도핑, 처리, 가공, 또는 적층될 임의의 타깃 물질일 수 있다. 예를 들어, 타깃 물질의 비제한적인 예를 들면: 다결정질 실리콘; 실리사이드 물질; 하드 마스크 층, 가령, 실리콘 니트라이드 물질; 반사방지 코팅; 또는 임의의 적합한 전도성, 반도성, 또는 절연성 물질일 수 있다. 포토레지스트 층은 리소그래피 적용에 적합한 다양한 포토레지스트 물질, 조성, 또는 화학물을 포함할 수 있다. 상기 포토레지스트 층은 복사선원으로부터 발산되는 전자기 복사에 반응하여 광화학 반응을 갖고, 포토레지스트 층의 유용한 패터닝을 가능하게 하기에 충분한 전자기 복사에 대한 투과도를 갖도록 선택된다. 포토레지스트 층에 적합한 물질은, 매트릭스 물질 또는 수지, 증감제 또는 억제제, 및 용매 등을 포함할 수 있다. 포토레지스트 층은 화학적으로 증폭된, 포지티브 또는 네거티브 톤의 유기계 포토레지스트일 수 있다. 또한 상기 포토레지스트는 실리콘 함유 포토레지스트일 수 있다. 예를 들어, 포토레지스트 층은 아크릴레이트계 폴리머, 지방족고리계 폴리머, 페놀계 폴리머, 또는 또 다른 적합한 물질일 수 있다.
본 명세서에 기재된 다양한 실시예의 경우, 임의의 적합한 기법, 예를 들어, 스핀 코팅에 의한 증착을 이용해, 포토레지스트 물질의 층이 반도체 소자 구조물의 타깃 물질 또는 층 위에 형성될 수 있다. 주어진 포토레지스트 층의 두께는 특정 리소그래피 기법, 가령, 진공 자외선(vacuum ultraviolet)(VUV) 리소그래피, 심자외선(deep ultraviolet)(DUV) 리소그래피, 및/또는 극자외선(extreme ultraviolet)(EUV) 리소그래피에서 사용되기 위한 기법(가령, 193nm, 157nm, 126nm, 또는 13.4nm의 파장을 갖는 노광을 이용함)에 따라 선택된다. 이와 관련하여, 특정 포토레지스트 층이 15-1000nm의 두께를 가질 수 있으며, 바람직하게는, 50-500nm의 두께를 가질 수 있다.
포토리소그래피 시스템에 의해 사용되는 광소자는 복사선의 패턴(가령, 마스크 상에 제공되는 패턴 또는 이미지에 의해 수정되는 바의 복사선원으로부터의 복사선)을 포토레지스트 층 상으로 포커스 및 지향시키도록 적절하게 구성된다. 일부 실시예에서, 마스크는 투명하거나 반투명한 기판(가령, 유리 또는 석영) 및 그 위에 불투명하거나 패터닝된 층을 포함하는 바이너리 마스크(binary mask)이다. 불투명한 층은 원하는 포토레지스트 층 상으로 투영될 회로 패턴, 특징부, 또는 소자와 연관된 패턴 또는 이미지를 제공한다. 일부 실시예에서, 기판은 원하는 회로 패턴과 연관된 투명 패턴 또는 이미지를 형성하는 불투명한 층을 가질 수 있다. 일부 실시예에서, 마스크는 감쇠 위상 편이 마스크(attenuating phase shift mask), 교번 위상 편이 마스크(alternating phase shift mask), 또는 또 다른 유형의 마스크일 수 있다.
이제 도 1a를 참조하면, 일부 실시예에 따라 전체 마스크 패턴(100)의 단순화된 블록도가 도시된다. 일반적으로 전체 마스크 패턴(100)은 컴퓨터로 생성되는 집적 회로의 표현이다. 전체 마스크 패턴(100)은 금속 더블 패턴 리소그래피를 이용해 집적 회로를 제조하기 위한 모델링 및 시뮬레이션 환경에서 생성될 수 있다. 다양한 더블 패턴 기법이 사용될 수 있으며, 가령, 리소-에칭, 리소-에칭-에칭 (LELEE), 리소-에칭, 리소-에칭, 또는 리소-동결-리소-에칭 공정이 있다. LELEE는 옥사이드 층 위에 니트라이드 층을 형성하고, 제 1 포토레지스트 패턴을 형성하며, 제 1 포토레지스트 패턴을 이용해 니트라이드 층을 에칭하며, 그 후, 제 2 포토레지스트 패턴을 형성하며, 제 2 포토레지스트 패턴을 이용해 니트라이드 층을 에칭하며, 그 후, 니트라이드 층 내 에칭된 패턴을 에칭 마스크로서 이용해 옥사이드 층을 에칭하며, 이는 도 11을 참조하여 이하에서 기재될 것이다. LFLE 공정이 제 1 포토레지스트 층을 형성하며, 상기 제 1 포토레지스트 층을 노광 및 현상하고, 상기 제 1 포토레지스트 층을 동결시키며(freeze), 상기 제 1 포토레지스트 패턴을 제 2 포토레지스트 층으로 코팅하고, 상기 제 2 포토레지스트 층을 노광 및 현상한 후, 웨이퍼를 에칭한다. 일부 실시예에서, 그 밖의 다른 리소그래피 공정과 셋 이상의 포토마스크가 사용된다.
전체 마스크 패턴(100)는 반도체 소자의 층, 가령, "M1" 또는 금속 1 층(metal one layer) 상의 특징부의 레이아웃을 나타낸다. 전체 마스크 패턴(100)의 패턴이 도 1b에 도시된 제 1 마스크 패턴(102)과 도 1c에 도시된 제 2 마스크 패턴(104)으로 분해된다. 상기 마스크 패턴(102, 104)은 포토마스크에 포함될 수 있으며 리소그래피 공정의 일부분으로서 하나 이상의 레지스트 상에 개별적으로 노광되어 반도체 소자의 단일 층 상에 최종 패턴을 인쇄할 수 있다. 상기 마스크 패턴은 리소그래피 공정에서 사용되기 위한 임의의 유형의 마스크, 가령, 포지티브 포토마스크(positive photomask) 또는 네거티브 포토마스크(negative photomask)를 나타낼 수 있다.
상기 마스크 패턴(102, 104)은 시뮬레이션 환경에서 설계 또는 모델링될 수 있고 서로 다른 컬러를 이용해 디스플레이될 수 있다. 예를 들어, 제 1 마스크 패턴(102)은 시뮬레이션 환경에서 청색 컬러로 나타나는 이미지 또는 패턴을 포함하고 제 2 마스크 패턴(104)은 시뮬레이션 환경에서 분홍색 컬러로 나타나는 이미지 또는 패턴을 포함한다. 전체 마스크 패턴(100)에서의 분홍색 및 청색 패턴의 분포가 제 1 및 제 2 마스크 패턴(102, 104)을 이용해 제조되는 집적 회로의 노광 선량 및 임계 치수 제어에 영향을 미친다.
전체 마스크 패턴(100)은 셀(cell)(110), 내부 부분(internal portion)(112), 제 1 파워 레일 패턴(114), 및 제 2 파워 레일 패턴(116)을 포함한다. 상기 셀(110)은 반도체 소자 층의 반복 가능한 유닛(repeatable unit)을 형성한다. 예를 들어, 셀(110)은 I/0 로직, 혼합 신호 로직, 디지털 라이브러리 로직, 주기성 파워 버스 레일을 갖는 정적 랜덤 액세스 메모리, 및 그 밖의 다른 디지털 로직을 포함할 수 있다. 셀(110)의 경계는 제 1 에지(120), 제 2 에지(122), 제 3 에지(124), 및 제 4 에지(126)에 의해 형성된다. 상기 제 1 에지(120)는 상기 제 2 에지(122)와 평행하게 간격을 두고 위치한다. 상기 제 3 에지(124)는 상기 제 4 에지(126)와 평행하게 간격을 두고 위치한다. 상기 제 1 및 제 2 에지(120, 122)는 상기 제 3 및 제 4 에지(124, 126)에 수직이어서, 사각형 셀(110)을 형성할 수 있다. 제공된 예시에서, 제 1 에지(120)는 제 1 파워 레일 패턴(114)을 이등분하고 제 2 에지(122)는 제 2 파워 레일 패턴(116)을 이등분한다.
내부 부분(112)은 복수의 금속 라인 또는 인터커넥트 패턴(128, 129, 130, 132)을 포함한다. 상기 인터커넥트 패턴은 집적 회로 상에 전도성 영역이 배치될 위치를 형성하여 집적 회로의 다양한 구성요소들을 전기적으로 연결할 수 있다. 임의의 개수 또는 크기의 인터커넥트가 내부 부분(112)에 포함될 수 있다. 내부 부분(112)의 인터커넥트 패턴(128, 129, 130, 132)이 제 1 마스크 패턴(102) 상에서 제 1 내부 패턴(112A) 및 제 2 마스크 패턴(104) 상의 제 2 내부 패턴(112B)으로 분해된다. 상기 인터커넥트 패턴(128, 129)은 제 1 마스크 패턴(102) 상의 제 1 내부 패턴(112A)으로 분해되고 인터커넥트 패턴(130, 132)은 제 2 마스크 패턴(104) 상의 제 2 내부 패턴(112B) 상으로 분해된다. 상기 제 2 내부 패턴(112B)의 인터커넥트 패턴(130, 132)은 파워 레일 패턴(114, 116)으로부터 다양한 거리에 위치할 수 있다. 예를 들어, 인터커넥트 패턴(130)은 제 1 거리(134)만큼 제 1 파워 레일 패턴(114)으로부터 이격되어 있고 인터커넥트 패턴(132)은 상기 제 1 거리보다 작은 제 2 거리(135)만큼 제 1 파워 레일 패턴(114)으로부터 이격되어 있다.
제 1 파워 레일 패턴(114)은 제 1 마스크 패턴(102) 상의 베이스 패턴(base pattern)(136) 및 제 2 마스크 패턴(104) 상의 인서트 패턴(insert pattern)(138)으로 분해된다. 상기 파워 레일 패턴(114)은 셀(110)의 요소들로 전력을 공급하거나 이로부터 전력을 반환 받기 위해 집적 회로 상에 인쇄될 전도성 물질의 디자인이다. 일반적으로 상기 베이스 패턴(136)은 사각형이고 종방향에서 셀(110)의 제 3 및 제 4 에지(124, 126)에 의해 경계 지어진다. 제공된 예시에서, 베이스 패턴(136)은 베이스 패턴(136)의 횡방향을 따라 셀(110)의 제 1 에지(120) 상에 센터링된다. 횡방향에서의 베이스 패턴(136)의 폭이 셀(110)의 전기 전류 요구를 기초로 선택될 수 있다.
인서트 패턴(138)은 좁은 인서트(138A) 및 넓은 인서트(138B)를 포함한다. 일반적으로, 좁은 인서트(138A) 및 넓은 인서트(138B)는 전체 마스크 패턴(100)에서 베이스 패턴(136)을 덮어, 노광 선량 균형을 개선할 수 있다. 제 1 마스크(102) 상의 패턴과 제 2 마스크(104) 상의 패턴의 허용된 겹침 또는 스티치 길이가 다양한 리소그래피 기법 하에서 설계 규칙에 의해 제한될 수 있다. 따라서 인서트 패턴(138)을 복수의 인서트(138A-B)로 분할함으로써, 설계 규칙 준수를 촉진시키도록 스티치 길이 겹침 부분이 감소될 수 있다. 이하에서 설명될 바와 같이, 파워 레일(114)과 내부 패턴(112B)의 가장 가까운 인터커넥트(130, 132) 간 거리에 의해 좁은 인서트(138A)와 넓은 인서트(138B) 간 선택이 결정된다. 인서트(138A-B)는 임의의 개수로 포함될 수 있고 또 다른 길이 및 폭을 가질 수 있음이 자명하다. 제공된 예시에서, 일반적으로 인서트는 사각형이다. 좁은 인서트(138A)는 제 1 에지(140A), 제 2 에지(142A), 제 3 에지(144A), 및 제 4 에지(146A)를 가진다. 각각의 넓은 인서트(138B)는 제 1 에지(140B), 제 2 에지(142B), 제 3 에지(144B), 및 제 4 에지(146B)를 가진다. 인서트(138A-B)의 각각의 제 1 에지(140A-B) 및 제 2 에지(142A-B)는 셀(110)의 제 1 에지(120) 상에 센터링된다. 상기 에지(140A-B, 142A-B)는 인서트(138A-B)의 횡방향에 평행하다. 좁은 인서트(138A)의 에지(140A, 142A)의 길이는 넓은 인서트(138B)의 에지(140B, 142B)의 길이보다 짧다. 제 1 에지(140A-B) 각각은 각각의 인접한 제 2 에지(142A-B)로부터 분리되어, 인접한 인서트(138A-B) 간 갭이 존재한다. 갭 크기는 제 2 마스크(104)에 대한 리소그래피 공정의 최소 피치 이상이다.
제 3 에지(144A-B) 및 제 4 에지(146A-B)가 파워 레일 패턴(114)의 종방향과 평행이다. 좁은 인서트(138A)의 제 3 및 제 4 에지(144A, 146A)가 넓은 인서트(138B)의 제 3 및 제 4 에지(144B, 146B)보다 셀(110)의 제 1 에지(120)에 더 가깝다. 에지(146B)와 넓은 인서트(138B)와 종방향으로 정렬된 마스크(104)의 가장 가까운 인터커넥트(130) 간 거리가 마스크(104)에 대한 최소 피치 거리 이상이다. 마찬가지로, 좁은 인서트(138A)의 제 4 에지(146A)와 좁은 인서트(138A)와 종방향으로 정렬되는 마스크(104)의 가장 가까운 인터커넥트(132) 간 거리가 마스크(104)에 대한 최소 피치 거리 이상이다. 전체 마스크 패턴(100)을 포함하는 집적 회로를 제조할 때 노광 선량 균형을 촉진시키고 공정 제어 및 임계 치수 균일성을 개선하기 위해, 상기 인서트 패턴(138)은 베이스 패턴(136)의 영역 내에서 패터닝된다.
제 2 파워 레일 패턴(116)은 제 1 마스크 패턴(102) 상의 베이스 패턴(160) 및 제 2 마스크 패턴(104) 상의 인서트 패턴(162)으로 분해된다. 일반적으로 상기 베이스 패턴(160)은 사각형이고 종방향으로 셀(110)의 제 3 및 제 4 에지(124, 126)에 의해 경계지어진다. 제공된 예시에서, 베이스 패턴(160)은 베이스 패턴(160)의 횡방향을 따라 셀(110)의 제 2 에지(122) 상에 센터링된다. 인서트 패턴(162)은 좁은 인서트(162A) 및 넓은 인서트(162B)를 포함한다. 좁은 인서트(162A) 및 넓은 인서트(162B)의 선택은 제 2 파워 레일 패턴(116)에 인접한 인터커넥트를 참조한 제 1 파워 레일 패턴(114)의 인서트(138A-B)의 선택과 실질적으로 유사하다.
도 2a 및 2b을 참조하면, 제 1 마스크(102') 및 제 2 마스크(104')가 일부 실시예에 따라 도시된다. 도 2a에 도시된 바와 같은 제 1 마스크 패턴(102') 및 도 2b에 도시된 바와 같은 제 2 마스크 패턴(104')은 제 1 마스크 패턴(102) 및 제 2 마스크 패턴(104)와 실질적으로 유사하며, 여기서 유사한 번호는 유사한 구성요소를 지칭한다. 도 1a에 도시된 바와 같이, 제 1 마스크 패턴(102')과 제 2 마스크 패턴(104')이 조합되어 전체 패턴(100)을 생성할 수 있다. 제 1 마스크 패턴(102')은 제 1 파워 레일 패턴(114)에 대한 베이스 패턴(136) 및 제 2 파워 레일 패턴(116)에 대한 인서트 패턴(162)을 포함한다. 제 2 마스크 패턴(104')은 제 1 파워 레일 패턴(114)에 대한 인서트 패턴(138) 및 제 2 파워 레일 패턴(116)에 대한 베이스 패턴(160)을 포함한다.
도 3a를 참조하면, 일부 실시예에 따라 파워 레일 패턴(114')이 도시된다. 상기 파워 패턴(114')은 도 3b에 도시된 제 1 마스크 패턴(102") 및 도 3c에 도시된 제 2 마스크 패턴(104")으로 분해된다. 파워 레일 패턴(114')은 제 1 마스크 패턴(102") 상의 베이스 패턴(136) 및 제 2 마스크 패턴(104") 상의 인서트 패턴(138')으로 분해된다. 상기 인서트 패턴(138')은 제 2 마스크 패턴(104") 상의 복수의 인서트(180A-G)를 포함한다. 상기 인서트(180A-B)는 제 1 좁은 인서트 패턴(182)을 형성하고, 인서트(180C-E)는 넓은 인서트 패턴(184)을 형성하며, 인서트(180F-G)는 제 2 좁은 인서트 패턴(186)을 형성한다. 노광 선량 균형을 개선하고 스티치 길이 설계 규칙에 준수하도록 입력 패턴의 또 다른 개수 및 폭이 선택될 수 있다.
도 4를 참조하면, 단순화된 블록도가 일부 실시예에 따르는 장치(200)를 도시한다. 상기 장치(200)는 금속 층(202)을 갖는 반도체 소자(201)를 포함한다. 제공된 예시에서, 금속 층(202)은 제 1 셀(204A), 제 2 셀(204B), 제 3 셀(204C), 및 제 4 셀(204D)을 포함하는 층을 포함한다. 도 11을 참조하여 이하에서 기재될 바와 같이, 상기 셀(204A-D)은 예를 들어, 제 1 및 제 2 마스크 패턴(102 및 104)을 포함하는 포토리소그래피 마스크를 이용해 금속 층(202) 상에 인쇄될 수 있다. 셀(204A-D)은 제 1 에지(210A-D), 제 2 에지(212A-D), 제 3 에지(214A-D), 및 제 4 에지(216A-D)를 가진다. 제 1 셀(204A)의 제 4 에지(216A)가 제 2 셀(204B)의 제 3 에지(214B)와 정렬되도록 상기 제 1 및 제 2 셀(204A-B)이 배열된다. 상기 제 3 셀(204C) 및 제 4 셀(204D)은 "뒤집히고(flip)", "거울반사(mirror)"된다. 다시 말하면, 제 3 및 제 4 셀(204C-D)의 제 1 에지(210C-D)가 제 1 및 제 2 셀(204A-B)의 제 1 에지(210A-B)와 동일선 상에 있다는 것이다. 도 11을 참조하여 이하에서 기재될 바와 같이, 각각의 셀(204A-D)은 인터커넥트 패턴(128, 129, 130, 132)을 이용해 인쇄된 인터커넥트(217)를 포함한다.
금속 층(202)은 제 1 파워 레일(218), 제 2 파워 레일(220), 및 제 3 파워 레일(222)을 더 포함한다. 상기 파워 레일(218, 220, 222)은 파워 레일 베이스 패턴(가령, 도 1b의 베이스 패턴(136))을 포함하는 제 1 포토마스크 및 파워 레일 인서트 베이스 패턴(가령, 도 1c의 인서트 패턴(138) 또는 도 3c의 인서트 패턴(138'))을 포함하는 제 2 포토마스크를 이용해 더블 패턴 리소그래피에 의해 형성된 전기 전도성 물질을 포함한다. 제공된 예시에서, 이하에서 언급된 바와 같이, 금속 층(202)은 도 11에 도시된 방법에 의해 제작된다.
도 11에 도시된 제조 공정 단계들에 의한 금속 층(202)의 제작이 최종 제품에 독특한 구조적 특성을 부여한다. 예를 들어, 금속 층(202) 상에서의 임계 치수의 균일성이 개선된다. 덧붙여, 하나의 마스크 상에만 패터닝됐던 파워 레일과 비교할 때, 제 1 파워 레일(114) 패턴을 이용하여 인쇄된 파워 레일이 복수의 에칭 공정으로 인해 "다단(stepped)" 또는 복수의 레벨 또는 깊이 트렌치를 포함하는 서로 다른 횡단면도를 가질 수 있다. 예를 들어, 하드 마스크 층은 인서트 패턴이 베이스 레일 패턴을 덮는 복수의 에칭 공정에 노출될 수 있으며, 이는 인서트 패턴의 위치에서 다단 트렌치를 도출할 수 있다. 덧붙여, 인접한 셀들은 서로 다른 마스크 상에서 패터닝된 파워 레일 패턴을 포함하는 경우(가령, 이하에서 기재될 바와 같이 도 8a-c, 도 9a-c), 스캐닝 전자 현미경에 의해 볼 수 있는 마스크 오정렬로 인해 파워 레일 상에 약간의 편이가 존재할 수 있다.
도 5a, 5b 및 5c를 참조하면, 반도체 소자의 금속 층 레이아웃을 나타내는 전체 마스크 패턴(500)이 일부 실시예에 따라 도시된다. 전체 마스크 패턴(500)은 도 5b에서 도시된 바와 같은 제 1 마스크 패턴(502) 및 도 5c에서 도시된 바와 같은 제 2 마스크 패턴(504)으로 분해된다. 전체 마스크 패턴(500)은 셀(510), 내부 부분(512), 제 1 파워 레일 패턴(514), 및 제 2 파워 레일 패턴(516)을 포함한다. 제 1 에지(520), 제 2 에지(522), 제 3 에지(524), 및 제 4 에지(526)에 의해 셀(510)의 경계가 형성된다. 제 1 에지(520)가 제 2 에지(522)에 평행하게 이격되어 있다. 제 3 에지(524)가 제 4 에지(526)에 평행하게 이격되어 있다. 제 1 및 제 2 에지(520, 522)가 제 3 및 제 4 에지(524, 526)에 수직이어서 사각형 셀(510)을 형성할 수 있다.
제 1 파워 레일 패턴(514)이 제 1 마스크 패턴(502) 상의 베이스 패턴(536) 및 제 2 마스크 패턴(504) 상의 인서트 패턴(538)으로 분해된다. 베이스 패턴(536) 및 인서트 패턴이 제 1 파워 레일 패턴(514)의 횡방향을 따라 셀(510)의 제 1 에지(520) 상에 센터링된다. 일반적으로 베이스 패턴(536)은 사각형이고 종방향으로 셀(510)의 제 3 및 제 4 에지(524, 526)에 의해 경계지어진다. 일반적으로 인서트 패턴(538)은 사각형이고 종방향으로 셀(510)의 제 3 및 제 4 에지(524, 526)에 의해 경계지어진다. 제 1 파워 레일 패턴(514)의 횡방향을 따르는 인서트 패턴(538)의 폭이 횡방향을 따르는 베이스 패턴(536)의 폭보다 작다.
제 2 파워 레일 패턴(516)은 제 1 마스크 패턴(502) 상의 베이스 패턴(536) 및 제 2 마스크 패턴(504) 상의 인서트 패턴(538)으로 분해된다. 상기 제 2 파워 레일 패턴(516)의 패턴(536, 538)은 제 2 파워 레일 패턴(516)의 횡방향을 따르는 셀(510)의 제 2 에지(522) 상에 센터링된다.
도 6a 및 6b를 참조하면, 일부 실시예에 따라 제 1 마스크 패턴(502') 및 제 2 마스크 패턴(504')이 도시된다. 제 1 마스크 패턴(502') 및 제 2 마스크 패턴(504')은 제 1 마스크 패턴(502) 및 제 2 마스크 패턴(504)과 유사하며, 여기서 유사한 번호가 유사한 구성요소를 지칭한다. 예를 들어, 제 1 마스크 패턴(502') 및 제 2 마스크 패턴(504')은 전체 마스크 패턴(500)으로부터 분해된다. 그러나 제 1 마스크 패턴(502')은 제 1 파워 레일 패턴(514)에 대한 베이스 패턴(536) 및 제 2 파워 레일 패턴(516)에 대한 인서트 패턴(538)을 포함한다. 따라서 제 2 마스크 패턴(504')은 제 1 파워 레일 패턴(514)에 대한 인서트 패턴(538) 및 제 2 파워 레일 패턴(516)에 대한 베이스 패턴(536)을 포함한다.
도 7a, 7b 및 7c를 참조하면, 단순화된 블록도가 일부 실시예에 따라 전체 마스크 패턴(600)을 도시한다. 전체 마스크 패턴(600)은 도 7b에 도시된 바와 같은 제 1 마스크 패턴(601) 및 도 7c에 도시된 바와 같은 제 2 마스크 패턴(602)으로 분해된다. 전체 마스크 패턴(600)은 제 1 셀(604A), 제 2 셀(604B), 제 3 셀(604C), 및 제 4 셀(604D)을 포함한다. 상기 셀(604A-D) 각각은 셀(110)을 참조하여 앞서 기재된 바와 같이 내부 부분(112)을 포함한다.
셀(604A-D) 각각은 제 1 파워 레일 패턴(610) 및 제 2 파워 레일 패턴(612)을 포함한다. 파워 레일 패턴(610, 612)은 일반적으로 사각형이고 셀(604A-D) 각각의 단부에 배치된다. 제 1 및 제 2 셀(604A-B)의 제 1 및 제 2 파워 레일 패턴(610, 612)이 제 1 마스크 패턴(601) 상에 패터닝되고 제 3 및 제 4 셀(604C-D)의 제 1 및 제 2 파워 레일 패턴(610, 612)이 제 2 마스크 패턴(602) 상에 패터닝된다.
셀(604A-D)의 파워 레일 패턴(610, 612)이 겹쳐서, 제 1 파워 레일(618), 제 2 파워 레일(620), 및 제 3 파워 레일(622)을 형성할 수 있다. 제 1 파워 레일(618)은 제 1 셀(604A)의 제 1 파워 레일 패턴(610) 및 제 2 셀(604B)의 제 1 파워 레일 패턴(610)을 포함한다. 제 2 파워 레일(620)은 제 1 및 제 2 셀(604A-B)의 제 2 파워 레일 패턴(612) 및 제 3 및 제 4 셀(604C-D)의 제 1 파워 레일 패턴(610)를 포함한다. 제 1 마스크 패턴(601) 상의 제 2 레일 패턴(612)은 스티치 부분(616)에서 제 2 마스크 패턴(602) 상의 제 1 레일 패턴(610)과 겹친다. 리소그래피 공정에서 전체 마스크 패턴(600)이 인쇄될 때 리소그래피 공정의 인쇄 변동을 고려하여 제 1 레일 패턴(610)과 제 2 레일 패턴(612) 간 갭(gap)의 리스크를 감소시키기 위해 스티치 부분(616)의 크기가 선택될 수 있다. 제 3 파워 레일(622)은 제 3 및 제 4 셀(604C-D)의 제 2 레일 패턴(612)을 포함한다.
도 8a, 8b, 및 8c를 참조하면, 단순화된 블록도가 일부 실시예에 따라 전체 마스크 패턴(600')을 도시한다. 전체 마스크 패턴(600')은 전체 마스크 패턴(600)과 유사하며, 여기서 유사한 번호가 유사한 구성요소를 지칭한다. 상기 전체 마스크 패턴(600')이 도 8b에 도시된 제 1 마스크 패턴(601') 및 도 8c에 도시된 제 2 마스크 패턴(602')으로 분해된다.
제 1 및 제 4 셀(604A, 604D)의 제 1 및 제 2 파워 레일 패턴(610, 612)은 제 1 마스크 패턴(601') 상에 패터닝되고 제 2 및 제 3 셀(604B-C)의 제 1 및 제 2 파워 레일 패턴(610, 612)은 제 2 마스크 패턴(602') 상에 패터닝된다. 제 1 및 제 2 마스크 패턴(601', 602')의 패턴(610, 612)이 겹쳐서 제 1 스티치 패턴(670) 및 제 2 스티치 패턴(672)을 형성할 수 있다. 제 1 및 제 2 스티치 패턴(670, 672)은 "L"형이며 제 2 마스크 패턴(602') 상에 위치하는 패턴(610, 612)만 포함하는 갭 부분(674)에 의해 분리된다. 리소그래피 공정의 스티칭 규칙이 스티치 패턴(670, 672)의 사용을 제한하지 않을 때 전체 마스크 패턴 패턴(600')은, 예를 들어, 사용될 수 있다.
도 9a 및 9b를 참조하면, 단순화된 블록도는 일부 실시예에 따라 전체 마스크 패턴(600")을 도시한다. 전체 마스크 패턴(600")은 전체 마스크 패턴(600')과 유사하며, 여기서 유사한 번호가 유사한 구성요소를 지칭한다. 전체 마스크 패턴(600")은 도 9b에 도시된 바와 같은 제 1 마스크 패턴(601") 및 제 2 마스크 패턴(602')으로 분해된다. 제 1 마스크 패턴(601")은 제 1 및 제 4 셀(604A, 604D)의 제 1 및 제 2 파워 레일(610, 612)에 각각 접하는 제 1 타일 오버레이(tile overlay)(680) 및 제 2 타일 오버레이(682)를 포함한다. 예를 들어, 리소그래피 공정의 스티칭 규칙이 스티치 패턴(670, 672)의 사용을 제한하지 않고 노광 선량 균형을 개선하기 위해 제 1 마스크 패턴(601") 상의 추가 패터닝이 바람직할 때, 전체 마스크 패턴(600")이 사용될 수 있다.
본 명세서에 기재된 예시적 복수의 마스크 솔루션이 반도체 소자 구조물에 대한 복수의 패터닝 절차에 대한 적어도 2개의 마스크를 이용한다. 이와 관련하여, 도 10은 반도체 제작 공정 동안 사용될 마스크 패턴의 세트를 생성하기 위해 실행될 수 있는 마스크 생성 공정(700)의 예시적 실시예를 도시하는 흐름도이다. 공정(700)과 관련하여 수행되는 다양한 단계들이 소프트웨어, 하드웨어, 펌웨어, 또는 이들의 임의의 조합에 의해 수행될 수 있다. 실제로, 하나 이상의 컴퓨팅 장치, 컴퓨터 시스템, 또는 실행될 때 호스트 컴퓨팅 장치 또는 프로세서로 하여금 기재된 단계들을 수행하도록 하는 컴퓨터 판독형 및/또는 프로세서 실행형 명령을 갖는 적절한 소프트웨어 프로그램을 실행하도록 적절하게 구성되는 공정 하드웨어에 의해 공정(700)의 일부분이 수행될 수 있다. 예를 들어, 공정(700)은 반도체 소자 설계와 함께 사용되기에 적합한 컴퓨터 보조 설계 애플리케이션, 반도체 소자 설계를 위한 설계 규칙 체크 애플리케이션 등에 포함되거나 일체 구성될 수 있다. 공정(700)은 임의의 개수의 추가적 또는 대안적 단계를 포함할 수 있고, 도 10에 도시된 단계들은 도시된 순서로 수행될 필요가 없으며, 공정(700)은 본 명세서에 상세히 기재되지 않은 추가 기능을 갖는 더 포괄적인 절차 또는 공정에 포함될 수 있음을 알아야 한다. 덧붙여, 공정(700)의 일부 실시예가 (전체 기능이 보존되는 한) 도 10에 도시된 단계들 중 하나 이상을 생략할 수 있다.
상기 공정(700)은 단계(702)에서 전체 희망 마스크 패턴을 위한 초기 설계를 획득, 생성, 또는 제공함으로써 시작될 수 있다. 특정 CAD 전개에서, 단계(702)는 희망 마스크 패턴을 나타내는 예비 데이터(preliminary data)를 제공할 수 있으며, 여기서 예비 데이터는 (잘 알려진 바와 같이, 임의의 적합한 참조 또는 좌표 시스템을 이용해) 전체 마스크 패턴에 의해 형성되는 특징부의 레이아웃, 치수, 배열, 배향, 및 상대적 위치를 가리킨다. 이 예시는 도 1a에 도시된 전체 패턴(100)에 대응하는 특징부의 생성을 고려한다. 따라서 단계(702)는 파워 레일(114, 116) 및 인터커넥트(128, 129, 130, 132)의 희망 레이아웃을 나타내는 데이터를 제공, 획득, 또는 저장할 수 있다.
제공된 실시예에서, 공정(700)은 LELEE 절차를 채용한다. 따라서 단계(704)에서 전체 패턴이 파워 레일 베이스 패턴을 포함하는 제 1 마스크 패턴과 제 2 마스크 패턴으로 분해된다. 이 예시는 전체 마스크 패턴을 제 1 구성요소 마스크 패턴 및 제 2 구성요소 마스크 패턴으로 분해하더라도, 임의의 개수의 구성요소 마스크 패턴이 생성될 수 있다. 예를 들어, 전체 패턴(100)은 제 1 마스크 패턴(102)과 제 2 마스크 패턴(104)의 내부 패턴(112b) 부분으로 분해될 수 있다. 반도체 기판 상에 형성되는 포토레지스트 물질의 최종 패턴이 마스크 특징부에 대응하는 외곽선을 갖는 공간 또는 홀(hole)을 포함할 것이기 때문에 이들 마스크 패턴 모두 상에서의 특징부가 "네거티브"이다. 다시 말하면, 마스크 특징부가 도 1b 및 도 1c에 나타나는 곳마다 포토레지스트 물질의 부재가 나타날 것이다.
공정(700)은 파워 레일과 제 2 마스크 패턴 상에서의 인터커넥트 사이의 거리를 결정한다. 거리는 파워 레일의 종방향을 따르는 다양한 위치에서 결정될 수 있다. 예를 들어, 공정(700)은 거리(134, 135)를 결정할 수 있다.
상기 공정(700)은 단계(708)에서 결정된 거리를 기초로 하여 제 2 마스크 상에 인서트 패턴을 생성한다. 예를 들어, 공정(700)은 거리(134, 135)를 기초로 하여 좁은 인서트(138A) 또는 넓은 인서트(138B)를 선택할 수 있다. 상기 공정(700)은 구성요소 마스크 패턴에서 팁-투-팁 및/또는 팁-투-라인 위반의 존재를 결정하는 적합한 설계 규칙 체크(DRC) 절차와 연관될 수 있다. 따라서 단계(708)는 적절한 DRC 애플리케이션, 프로그램, 또는 알고리즘을 이용하여 구성요소 마스크 패턴을 나타내는 데이터를 분석하는 적절한 공정 하드웨어에 의해 수행될 수 있다. 그 후 상기 공정(700)은 포토리소그래피 마스크를 생성하도록 사용될 수 있는 마스크 패턴에 대응하는 데이터를 저장할 수 있다. 그 후 이들 마스크는 반도체 소자의 제조 동안 특정 반도체 소자 특징부를 형성하도록 사용된다. 이와 관련하여, 예시적 제조 공정이 도 11을 참조하여 이하에서 기재된다.
도 11은 특징부 치수의 개선된 균일성을 갖는 반도체 소자를 제작하도록 사용될 수 있는 공정(800)의 흐름도를 도시한다. 단순성 및 일관성을 위해, 이 제조 공정(800)은 리소-에칭-리소-에칭-에칭(LELEE) 공정에서 상기의 2개의 포토리소그래피 마스크를 이용한다. 따라서 본 명세서에 기재된 예시적 제조 공정(800)은 반도체 소자 구조물, 가령, 장치(200)의 반도체 소자(201) 상의 소자 특징부를 생성하도록 사용될 수 있다.
단계(810)에서 반도체 웨이퍼가 제공된다. 상기 반도체 웨이퍼는 반도체 물질 위에 형성되는 집적 회로의 다양한 층을 포함할 수 있다. 상기 층은 집적 회로의 패터닝된 층, 절연 층, 및 절연 물질 위에 형성되는 하드 마스크 물질을 포함한다. 상기 반도체 물질은 반도체 산업에서 일반적으로 사용되는 바의 실리콘 물질, 가령, 비교적 순수한 실리콘뿐 아니라 다른 요소, 가령, 게르마늄, 탄소 등과 혼합된 실리콘일 수 있다. 일부 실시예에서, 반도체 물질은 게르마늄, 갈륨 아르세나이드 등일 수 있다.
절연 물질이 파워 레일 및 인터커넥트를 형성하기 위해 금속이 그 위에 증착될 층이다. 절연 물질은 임의의 적합한 물질, 가령, 옥사이드 물질일 수 있다. 예를 들어, 옥사이드 물질은 테트라에틸 오르토실리케이트(TEOS) 옥사이드, 고밀도 플라스마 옥사이드 등일 수 있다. 절연 층은, 예를 들어, 적절한 증착 기법, 가령, 화학 기상 증착(CVD), 저압 CVD(LPCVD), 플라스마 보강 CVD(PECVD), 대기압 CVD(APCVD), 물리 기상 증착(PVD), 원자층 증착(ALD) 등을 이용해 형성된다. 상기 하드 마스크 물질은 임의의 적합한 물질, 가령, 니트라이드 물질일 수 있다. 예를 들어, 하드 마스크 물질은 실리콘 니트라이드, 실리콘 카바이드, 산소 도핑된 실리콘 카바이드, 질소 도핑된 실리콘 카바이드, 산소 도핑된 실리콘 니트라이드, 탄소 도핑된 실리콘 니트라이드, 산소 및 탄소 도핑된 실리콘 니트라이드일 수 있다.
단계(812)에서, 파워 레일 베이스 패턴을 갖는 제 1 마스크가 제공된다. 예를 들어, 파워 레일 베이스 패턴(136)과 함께 마스크 패턴(102)을 포함하는 포토리소그래피 마스크가 제공될 수 있다. 그 후 단계(814, 816, 및 818)에서 제 1 마스크의 이미지가 웨이퍼로 전사된다. 단계(814)에서 파워 레일 베이스 패턴을 포함하는 제 1 마스크의 이미지가 하드 마스크 물질 위에 놓이는 제 1 포토레지스트 상에서 현상되고 단계(816)에서 포토레지스트가 현상된다. 그 후 단계(818)에서 제 1 마스크 이미지가 웨이퍼로 에칭된다. 예를 들어, 현상된 제 1 포토레지스트가 제 1 마스크의 이미지를 웨이퍼의 하드 마스크 물질로 에칭하기 위한 에칭 마스크로서 사용될 수 있다. 적합한 화학 및/또는 물리적 에칭 기법 및 에칭 화학물이 사용될 수 있으며, 비제한적 예를 들면 불소계 플라스마 에칭, 반응성 이온 에칭, 불소계 화학물 에칭이 있고, 대안적으로 아르곤 및 산소가 있다.
파워 레일 인서트 패턴을 갖는 제 2 마스크가 단계(820)에서 제공된다. 예를 들어, 인서트 패턴(138)을 갖는 마스크 패턴(104)을 포함하는 포토리소그래피 마스크가 제공될 수 있다. 그 후 단계(822, 824, 및 826)에서 제 2 마스크의 이미지가 웨이퍼로 전사된다. 제공된 예시에서, 단계(822)에서 파워 레일 인서트 패턴을 포함하는 제 2 마스크의 이미지가 웨이퍼 상의 제 2 포토레지스트 상에서 노광되고 단계(824)에서 상기 제 2 포토레지스트는 현상된다. 그 후 단계(826)에서 제 2 마스크 이미지가 에칭된다. 예를 들어, 현상된 제 2 포토레지스트가 제 1 마스크의 이미지를 웨이퍼의 하드 마스크 물질로 에칭하기 위해 에칭 마스크로서 사용될 수 있다. 옥사이드 물질이 아닌 니트라이드 물질을 우세하게 에칭하기 위해 에칭 화학물이 선택되더라도, 에칭 단계(818 및 826)에 의해 아래 놓인 옥사이드 절연 층이 약간 에칭된다. 따라서 인서트 패턴이 파워 레일의 베이스 패턴을 덮는 영역은 니트라이드 마스크 물질을 에칭하도록 선택된 에칭 화학물에 의해 옥사이드 절연층이 2번 에칭되는 계단형 단면을 포함할 수 있다.
단계(830)에서 트렌치가 웨이퍼 내부로 에칭된다. 예를 들어, 하드 마스크 물질이 조합된 이미지를 절연 층으로 에칭하기 위한 에칭 마스크로서 사용될 수 있다. 상기 에칭은 절연 층 아래에 놓인 에칭 저지 물질(etch stop material), 가령, 또 다른 니트라이드 층에 의해 제한될 수 있다. 일부 실시예에서, 서로 다른 개수의 에칭 단계, 동결 단계, 또는 사용되는 특정 복수의 패턴 리소그래피 공정에 대응하는 또 다른 적절한 단계 및 기법을 포함할 수 있는 서로 다른 리소그래피 공정이 사용된다.
단계(820)에서 전체 마스크 패턴을 인쇄하기 위해 전기 전도성 물질이 증착된다. 예를 들어, 제 1 및 제 2 마스크(102, 104)의 이미지에 대응하는 에칭된 트렌치가 금속 물질로 충전되서, 파워 레일(114) 및 인터커넥트(128, 129, 130, 132)를 형성할 수 있다. 일부 실시예에서, 트렌치가 전기 전도성 물질로 완전히 충전된다. 일부 실시예에서, 제조 공정(800)은 트렌치를 "과다충전"함으로써, 일부 과적 물질(overburden material)이 절연 물질의 층을 덮는다. 일부 실시예에서, 전기 전도성 물질은, 가령, CVD 공정, 스퍼터링 공정 등을 이용해 증착되는 금속 물질(가령, 텅스텐 물질, 구리 물질 등)이다. 트렌치가 과다충전되면, 제조 공정(800)은, 예를 들어, 절연 물질의 층의 상부 표면이 노출된 후 중단되는 화학 기계적 연마 절차를 이용해 전기 전도성 물질의 과적 부분을 제거한다. 따라서 전기 전도성 물질의 노출된 표면이 절연 물질의 층의 노출된 표면과 실질적으로 동평면이다.
컴퓨터 판독형 저장 매체 상에 포함된 컴퓨터 시스템 및/또는 이의 일부분을 나타내는 데이터 구조는 컴퓨터 시스템을 포함하는 하드웨어를 제조하기 위해 데이터베이스 또는 프로그램에 의해 판독될 수 있고 직접 또는 간접적으로 사용될 수 있는 그 밖의 다른 데이터 구조일 수 있다. 예를 들어, 데이터 구조물은 하이 레벨 설계 언어(HDL), 가령, 베릴로그(Verilog) 또는 VHDL로의 하드웨어 기능의 행동-레벨 기술(description) 또는 레지스터-전송 레벨(RTL) 기술일 수 있다. 합성 라이브러리(synthesis library)로부터의 게이트들의 리스트를 포함하는 네트리스트(netlist)를 생성하도록 기술을 합성할 수 있는 합성 도구에 의해 기술은 판독될 수 있다. 네트리스트는 또한 컴퓨터 시스템을 포함하는 하드웨어의 기능을 나타내는 게이트들의 세트를 포함한다. 그 후 상기 네트리스트는 마스크에 적용될 기하학적 형태를 기술하는 데이터 세트를 생성하도록 위치되고 라우팅될 수 있다. 그 후 상기 마스크는 컴퓨터 시스템에 대응하는 반도체 회로를 생성하기 위해 다양한 반도체 제조 단계에서 사용될 수 있다. 대안적으로, 컴퓨터 판독형 저장 매체 상의 데이터베이스가 (합성 라이브러리를 포함하거나 포함하지 않는) 네트리스트 또는 필요에 따른 데이터 세트, 또는 그래픽 데이터 시스템(GDS) II 데이터일 수 있다.
도 10에 도시된 방법은 비-일시적 컴퓨터 판독형 저장 매체에 저장되며 컴퓨터 시스템의 적어도 하나의 프로세서에 의해 실행되는 명령에 의해 통제될 수 있다. 도 10에 도시된 각각의 동작은 비-일시적 컴퓨터 메모리 또는 컴퓨터 판독형 저장 매체에 저장된 명령에 대응할 수 있다. 다양한 실시예에서, 비-일시적 컴퓨터 판독형 저장 매체는 자기 또는 광학 디스크 저장 장치, 솔리드 스테이트 저장 장치, 가령, 플래시 메모리, 또는 그 밖의 다른 비-휘발성 메모리 장치를 포함한다. 비-일시적 컴퓨터 판독형 저장 매체 상에 저장된 코드 및 데이터 구조를 포함하는 컴퓨터 판독형 명령은 소스 코드, 어셈블리 언어 코드, 객체 코드, 또는 하나 이상의 프로세서에 의해 번역 및/또는 실행될 수 있는 그 밖의 다른 명령 포맷일 수 있다.
제공된 시스템 및 방법이 임계 치수의 큰 프로세스 윈도 및 균일도를 촉진시키는 몇 개의 유익한 속성을 가진다. 따라서 개선된 칩 레벨 수율 및 셀 배치 및 신호 인터커넥트 컬러링의 개선된 유연성이 이뤄질 수 있다. 덧붙여, 균일성이 본 발명에 따르는 다양한 실시예를 포함하는 컴퓨터 시스템의 성능 및 제조 가능성을 개선할 수 있다.
본 명세서에서 실시예가 도시된 방식으로 기재되며, 사용되는 용어가 제한이 아니라 기술 단어의 속성을 가진 것으로 의도된다. 상기의 설명으로부터 많은 수정 및 변형이 가능함이 자명하다. 본 명세서에 특정하게 기재된 바외의 다른 다양한 구현예가 실시될 수 있으며 이들은 특허청구범위 내에 있다.
Claims (30)
- 전체 파워 레일 패턴(overall power rail pattern)을 파워 레일 베이스 패턴(power rail base pattern)을 포함하는 제 1 마스크 패턴 및 제 2 마스크 패턴으로 분해하는 단계, 및
상기 제 2 마스크 패턴 상에 상기 제 1 마스크 패턴의 상기 파워 레일 베이스 패턴과 적어도 부분적으로 정렬되는 파워 레일 인서트 패턴(power rail insert pattern)을 생성하는 단계
를 포함하는, 방법. - 제1항에 있어서, 전체 패턴을 분해하는 단계는 파워 레일 베이스 패턴을 제 1 마스크 패턴 상의 제 1 파워 레일의 영역으로 분해하고 상기 파워 레일 베이스 패턴을 제 1 마스크 패턴 상의 제 2 파워 레일의 영역으로 분해하는 단계를 포함하고, 상기 파워 레일 인서트 패턴을 생성하는 단계는 상기 제 2 마스크 패턴 상의 제 1 파워 레일의 영역에 파워 레일 인서트 패턴을 생성하며 상기 제 2 마스크 패턴 상의 제 2 파워 레일의 영역에 인서트 패턴을 생성하는 단계를 포함하는, 방법.
- 제1항에 있어서, 전체 패턴을 분해하는 단계는 상기 파워 레일 베이스 패턴을 제 1 마스크 패턴 상의 제 1 파워 레일의 영역으로 분해하고 상기 파워 레일 베이스 패턴을 제 2 마스크 패턴 상의 제 2 파워 레일의 영역으로 분해하는 단계를 포함하고, 상기 파워 레일 인서트 패턴을 생성하는 단계는 상기 제 2 마스크 패턴 상의 제 1 파워 레일의 영역에 파워 레일 인서트 패턴을 생성하며 상기 제 1 마스크 패턴 상의 제 2 파워 레일의 영역에 인서트 패턴을 생성하는 단계를 포함하는, 방법.
- 제1항에 있어서, 파워 레일 패턴과 제 2 마스크 패턴으로 패터닝된 셀의 특징부 간 거리를 기초로 하여 상기 파워 레일 인서트 패턴의 인서트의 치수를 선택하는 단계를 더 포함하는, 방법.
- 제1항에 있어서, 전체 패턴을 분해하는 단계는 상기 전체 패턴의 인터커넥트 패턴을 제 1 마스크 패턴과 제 2 마스크 패턴으로 분해하는 단계를 포함하며, 파워 레일 인서트 패턴을 생성하는 단계는 파워 레일 패턴과 제 2 마스크 패턴 상의 가장 가까운 인터커넥트 패턴 간 거리를 기초로 파워 레일 인서트 패턴을 생성하는 단계를 포함하는, 방법.
- 제1항에 있어서, 전체 패턴을 제공하는 단계는 파워 레일 패턴의 일부분을 각각 포함하는 복수의 셀 패턴을 포함하는 전체 패턴을 제공하는 단계를 포함하며, 상기 전체 패턴을 분해하는 단계는 파워 레일 패턴을 셀 패턴 각각에서 부분적으로 배치된 파워 레일 베이스 패턴으로 분해하는 단계를 포함하고, 파워 레일 인서트 패턴을 생성하는 단계는 파워 레일 패턴의 종방향을 따라 이격된 복수의 인서트를 생성하는 단계를 포함하는, 방법.
- 제6항에 있어서, 복수의 인서트의 각각의 인서트와 치수가 선택될 복수의 인서트의 각자의 인서트와 종방향으로 정렬되는 제 2 마스크 패턴 상의 가장 가까운 인터커넥트 패턴 간 횡방향으로의 거리를 기초로 하여 복수의 인서트의 각각의 인서트의 치수를 선택하는 단계를 더 포함하는, 방법.
- 제1항에 있어서, 상기 제 1 마스크 패턴과 제 2 마스크 패턴 간 노광 선량 스큐(exposure dose skew)를 기초로 하여 인서트 패턴의 크기를 선택하는 단계를 더 포함하는, 방법.
- 제1항에 있어서, 상기 인서트 패턴을 생성하는 단계는 파워 레일 패턴의 종방향의 전체 길이에 걸쳐 뻗어 있고 파워 레일 패턴의 횡방향의 전체 폭 미만에 걸쳐 뻗어 있는 인서트를 생성하는 단계를 포함하는, 방법.
- 제1항에 있어서, 상기 인서트 패턴을 생성하는 단계는 리소그래피 공정의 스위칭 규칙을 준수하도록 파워 레일의 횡방향을 따라 이격되어 있는 복수의 인서트를 생성하는 단계를 더 포함하는, 방법.
- 제1항에 있어서, 제 1 마스크 패턴을 포함하는 제 1 포토리소그래피 마스크를 생성하는 단계 및 제 2 마스크 패턴을 포함하는 제 2 포토리소그래피 마스크를 생성하는 단계를 더 포함하는, 방법.
- 제1항에 있어서, 제 1 포토리소그래피 마스크 및 제 2 포토리소그래피 마스크를 이용하여 반도체 소자를 제조하는 단계를 더 포함하는, 방법.
- 컴퓨터 시스템의 적어도 하나의 프로세서에 의한 실행을 위한 제어 로직을 저장하는 비-일시적(non-transitory) 컴퓨터 판독형 매체로서, 상기 제어 로직은
전체 패턴을 파워 레일 베이스 패턴을 포함하는 제 1 마스크 패턴 및 복수의 인터커넥트 패턴 중 제 1 인터커넥트 패턴을 포함하는 제 2 마스크 패턴으로 분해하기 위한 명령,
파워 레일 패턴과 제 1 인터커넥트 패턴 간 거리를 결정하기 위한 명령, 및
제 2 마스크 패턴 상에 거리를 기초로 하고 제 1 마스크 패턴의 파워 레일 베이스 패턴과 적어도 부분적으로 정렬된 파워 레일 인서트 패턴을 생성하기 위한 명령
을 포함하는, 컴퓨터 판독형 매체. - 제13항에 있어서, 제어 로직은 파워 레일 베이스 패턴을 제 1 마스크 패턴 상의 제 1 파워 레일의 영역으로 분해하고 파워 레일 베이스 패턴을 제 1 마스크 패턴 상에 제 2 파워 레일의 영역으로 분해하기 위한 명령을 포함하며, 제어 로직은 제 2 마스크 패턴 상의 제 1 파워 레일의 영역에 파워 레일 인서트 패턴을 생성하며 상기 제 2 마스크 패턴 상의 제 2 파워 레일의 영역에서 인서트 패턴을 생성하기 위한 명령을 포함하는, 컴퓨터 판독형 매체.
- 제13항에 있어서, 제어 로직은 파워 레일 베이스 패턴을 제 1 마스크 패턴 상의 제 1 파워 레일의 영역으로 분해하고 파워 레일 베이스 패턴을 제 2 마스크 패턴 상의 제 2 파워 레일의 영역으로 분해하며, 상기 제어 로직은 제 2 마스크 패턴 상의 제 1 파워 레일의 영역에 파워 레일 인서트 패턴을 생성하며 상기 제 1 마스크 패턴 상의 제 2 파워 레일의 영역에 상기 인서트 패턴을 생성하기 위한 명령을 포함하는, 컴퓨터 판독형 매체.
- 제13항에 있어서, 상기 제어 로직은 파워 레일 패턴과 상기 제 2 마스크 패턴으로 패터닝된 셀의 특징부 간 거리를 기초로 하여 파워 레일 인서트 패턴의 인서트의 치수를 선택하기 위한 명령을 포함하는, 컴퓨터 판독형 매체.
- 제13항에 있어서, 상기 제어 로직은 파워 레일 패턴의 일부분을 각각 포함하는 복수의 셀 패턴을 포함하는 전체 패턴을 제공하기 위한 명령을 포함하고, 상기 제어 로직은 파워 레일 패턴을 각각의 셀 패턴으로 부분적으로 배치되는 파워 레일 베이스 패턴으로 분해하기 위한 명령을 포함하고, 상기 제어 로직은 파워 레일 패턴의 종방향을 따라 이격된 복수의 인서트를 생성하기 위한 명령을 포함하는, 컴퓨터 판독형 매체.
- 제17항에 있어서, 상기 제어 로직은 복수의 인서트의 각각의 인서트와 치수가 선택될 복수의 인서트의 각자의 인서트와 종방향으로 정렬되는 제 2 마스크 패턴 상의 가장 가까운 인터커넥트 패턴 간 횡방향으로의 거리를 기초로 하여 복수의 인서트의 각각의 인서트의 치수를 선택하기 위한 명령을 포함하는, 컴퓨터 판독형 매체.
- 제13항에 있어서, 제어 로직은 제 1 마스크 패턴과 제 2 마스크 패턴 간 노광 선량 스큐(exposure dose skew)를 기초로 하여 인서트 패턴의 크기를 선택하기 위한 명령을 포함하는, 컴퓨터 판독형 매체.
- 제13항에 있어서, 상기 제어 로직은 파워 레일 패턴의 종방향의 전체 길이에 걸쳐 뻗어 있고 파워 레일 패턴의 횡방향의 전체 폭 미만에 걸쳐 뻗어 있는 인서트를 생성하기 위한 명령을 포함하는, 컴퓨터 판독형 매체.
- 제13항에 있어서, 상기 제어 로직은 리소그래피 공정의 스티칭 규칙에 준수하도록 파워 레일의 횡방향을 따라 이격된 복수의 인서트를 생성하기 위한 명령을 포함하는, 컴퓨터 판독형 매체.
- 반도체를 제조하기 위한 방법으로서, 상기 방법은
반도체 웨이퍼를 제공하는 단계,
파워 레일 베이스 패턴을 갖는 제 1 이미지를 포함하는 제 1 포토리소그래피 마스크를 제공하는 단계,
웨이퍼 상으로 제 1 이미지를 전사하는 단계,
제 1 포토리소그래피 마스크의 파워 레일 베이스 패턴 내에 정렬되도록 배치되는 파워 레일 인서트 패턴을 갖는 제 2 이미지를 포함하는 제 2 포토리소그래피 마스크를 제공하는 단계,
웨이퍼 상으로 제 2 이미지를 전사하는 단계,
에칭 마스크로서 전사된 이미지를 이용해 웨이퍼에 복수의 트렌치를 에칭하는 단계, 및
파워 레일을 인쇄하기 위해 웨이퍼의 트렌치 내에 전도성 물질을 증착하는 단계
를 포함하는, 반도체를 제조하기 위한 방법. - 제22항에 있어서, 상기 반도체 웨이퍼를 제공하는 단계는 절연 층 및 상기 절연 층 상에 배치되는 하드 마스크 층을 갖는 반도체 웨이퍼를 제공하는 단계를 더 포함하며, 상기 제 1 이미지를 전사하는 단계는
웨이퍼 상에 배치된 제 1 포토레지스트 상에 제 1 포토리소그래피 마스크의 제 1 이미지를 노출시키는 단계,
파워 레일 베이스 패턴을 포함하는 제 1 에칭 마스크를 형성하기 위해 제 1 포토레지스트를 현상하는 단계, 및
제 1 에칭 마스크를 이용해 제 1 이미지를 하드 마스크 층으로 에칭하는 단계
를 더 포함하는, 반도체를 제조하기 위한 방법. - 제23항에 있어서, 제 2 이미지를 전사하는 단계는
웨이퍼 상에 배치된 제 2 포토레지스트 상에 제 2 포토리소그래피 마스크의 제 2 이미지를 노출시키는 단계,
인서트 파워 레일 베이스 패턴을 포함하는 제 2 에칭 마스크를 형성하기 위해 제 2 포토레지스트를 현상하는 단계, 및
제 2 에칭 마스크를 이용해 하드 마스크 층으로 제 2 이미지를 에칭하는 단계
를 더 포함하는, 반도체를 제조하기 위한 방법. - 제24항에 있어서, 웨이퍼에 복수의 트렌치를 에칭하는 단계는 하드 에칭 마스크로서 하드 마스크 층을 이용하여 절연 층을 에칭하는 단계를 포함하는, 반도체를 제조하기 위한 방법.
- 파워 레일 베이스 패턴을 갖는 제 1 이미지를 포함하는 제 1 포토리소그래피 마스크를 제공하고,
웨이퍼 상으로 상기 제 1 이미지를 전사하며,
제 1 포토리소그래피 마스크의 파워 레일 베이스 패턴 내에 정렬되도록 배치되는 파워 레일 인서트 패턴을 갖는 제 2 이미지를 포함하는 제 2 포토리소그래피 마스크를 제공하고,
상기 웨이퍼 상으로 제 2 이미지를 전사하며,
전사된 이미지를 에칭 마스크로서 이용하여 웨이퍼에 복수의 트렌치를 에칭하고,
파워 레일을 인쇄하기 위해 웨이퍼의 트렌치에 전도성 물질을 증착하는
공정에 의해 생성되는, 제 1 층을 갖는 반도체를 포함하는 장치. - 제26항에 있어서, 제 1 층은 절연 물질 및 전도성 물질을 포함하고, 제 1 층은 또한
웨이퍼 상에 배치된 제 1 포토레지스트 상에 제 1 포토리소그래피 마스크의 제 1 이미지를 노출시키고,
파워 레일 베이스 패턴을 포함하는 제 1 에칭 마스크를 형성하기 위해 제 1 포토레지스트를 현상하며,
제 1 에칭 마스크를 이용해 하드 마스크 층으로 제 1 이미지를 에칭함으로써,
생성되는, 제 1 층을 갖는 반도체를 포함하는 장치. - 제27항에 있어서, 상기 제 1 층은 또한
웨이퍼 상에 배치되는 제 2 포토레지스트 상에 제 2 포토리소그래피 마스크의 제 2 이미지를 노출시키고,
인서트 파워 레일 베이스 패턴을 포함하는 제 2 에칭 마스크를 형성하기 위해 제 2 포토레지스트를 현상하며,
제 2 에칭 마스크를 이용해 하드 마스크 층에 제 2 이미지를 에칭함으로써,
생성되는, 제 1 층을 갖는 반도체를 포함하는 장치. - 제27항에 있어서, 상기 제 1 층은 또한 하드 마스크 층을 하드 에칭 마스크로서 사용하여 절연 층을 에칭함으로써 생성되는, 제 1 층을 갖는 반도체를 포함하는 장치.
- 제26항에 있어서, 상기 제 1 포토리소그래피 마스크 및 제 2 포토리소그래피 마스크는 조합되어, 전체 파워 레일 패턴의 일부분을 각각 포함하는 복수의 셀 패턴을 포함하는 전체 패턴을 형성하며, 상기 파워 레일 베이스 패턴은 파워 레일 패턴의 종방향을 따라 이격된 복수의 인서트를 포함하는, 제 1 층을 갖는 반도체를 포함하는 장치.
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