JP6386288B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は半導体装置およびその製造方法に関し、特に、ダブルパターニングを用いて製造されるトランジスタを備えた半導体装置に好適に利用できるものである。
トランジスタを使用するロジック回路やアナログ回路等を備えた半導体装置では、電子機器の小型化に伴って、ロジック回路やアナログ回路等のパターンの微細化が要求されている。微細化によって隣り合う一のパターンと他のパターンとが接近すると、一つのマスクによって、一のパターンと他のパターンとを半導体基板上に分離して形成することができないという問題が生じる。
このような問題を解消するために、ダブルパターニングと称されている手法がある。この手法では、まず、フォトレジストに対し、一のパターンが一のマスクによって写真製版（露光）され、他のパターンが他のマスクによって写真製版（露光）される。次に、そのフォトレジストを現像することでレジストパターンが形成される。次に、そのレジストパターンを用いて所定の膜にエッチング処理を施すことで、一のパターンに対応するパターンと他のパターンに対応するパターンとを含む所定のパターンが形成されることになる。
このような、ダブルパターニングを開示した特許文献の例として、特許文献１および特許文献２がある。また、非特許文献として、非特許文献１、非特許文献２および非特許文献３がある。
特開２００９−２９４３０８号公報 特開２０１２−７４７５５号公報
http://www.mentorg.co.jp/news_and_views/ic/2012/spring.html http://www.mentorg.co.jp/news_and_views/ic/2012/spring2.html http://eetimes.jp/ee/articles/1111/29/news021.html
半導体装置として、同一サイズのトランジスタが少なくとも二ケ所存在する場合、そのトランジスタが配置される領域によって、フォトレジストに対し、一のトランジスタの一のゲート電極（配線）に対応するパターンが一のマスクによって写真製版（露光）され、他のトランジスタの他のゲート電極（配線）に対応するパターンが他のマスクによって写真製版（露光）される。
このとき、一のマスクによる写真製版にアライメントのずれが生じた場合には、一のゲート電極が所望の位置からずれて形成（パターニング）されることがある。また、他のマスクによる写真製版にアライメントのずれが生じた場合には、他のゲート電極が所望の位置からずれて形成（パターニング）されることがある。このため、一のトランジスタおよび他のトランジスタのそれぞれのソース・ドレイン拡散容量等のトランジスタ特性が、所望のトランジスタ特性からずれてしまうことがあった。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
一実施の形態に係る半導体装置は、半導体基板の表面にそれぞれ規定された、第１素子形成領域および第２素子形成領域を含む素子形成領域と、第１素子形成領域に形成された第１トランジスタおよび第２素子形成領域に形成された第２トランジスタを含む、素子形成領域に形成されたトランジスタとを備えている。第１素子形成領域のサイズと第２素子形成領域のサイズとは、同じサイズに設定されている。第１素子形成領域と第２素子形成領域とは、第１方向と交差する第２方向に、最小ピッチに相当する距離をもって互いにずれて配置されている。
他の実施の形態に係る半導体装置の製造方法は、特に、以下の工程を備えている。半導体基板の表面に、第１素子形成領域および第２素子形成領域を含む素子形成領域を規定する。第１素子形成領域に第１トランジスタを形成し、第２素子形成領域に第２トランジスタを形成する工程を含む、素子形成領域にトランジスタを形成する。トランジスタを形成する工程は、ダブルパターニングにより、第１素子形成領域に配置されて第１方向に沿って延在する第１ゲート電極と、第２素子形成領域に配置されて第１方向に沿って延在する第２ゲート電極とを形成する工程を含む、ゲート電極を形成する工程を備えている。第１素子形成領域および第２素子形成領域を規定する工程は、第１素子形成領域のサイズと第２素子形成領域のサイズとを同じサイズに設定し、第１素子形成領域と第２素子形成領域とを、第１方向と交差する第２方向に、最小ピッチに相当する距離をもって互いにずらして規定する工程を備えている。
一実施の形態に係る半導体装置によれば、トランジスタ特性のばらつきを抑制することができる。
他の実施の形態に係る半導体装置の製造方法によれば、トランジスタ特性のばらつきを抑制することができる。
実施の形態１に係る半導体装置を示す平面図である。 同実施の形態において、半導体装置の断面構造を示す図であり、図２（ａ）は、図１に示す断面線ＩＩａ−ＩＩａにおける断面図であり、図２（ｂ）は、図１に示す断面線ＩＩｂ−ＩＩｂにおける断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。 同実施の形態において、図３に示す工程における断面図であり、図４（ａ）は、図３に示す断面線ＩＶａ−ＩＶａにおける断面図であり、図４（ｂ）は、図３に示す断面線ＩＶｂ−ＩＶｂにおける断面図である。 同実施の形態において、図３および図４に示す工程の後に行われる工程を示す断面図であり、図５（ａ）は、図３に示す断面線ＩＶａ−ＩＶａに対応する断面線における断面図であり、図５（ｂ）は、図３に示す断面線ＩＶｂ−ＩＶｂに対応する断面線における断面図である。 同実施の形態において、図５に示す工程の後に行われる工程を示す断面図であり、図６（ａ）は、図３に示す断面線ＩＶａ−ＩＶａに対応する断面線における断面図であり、図６（ｂ）は、図３に示す断面線ＩＶｂ−ＩＶｂに対応する断面線における断面図である。 同実施の形態において、図６に示す工程の後に行われる工程を示す断面図であり、図７（ａ）は、図３に示す断面線ＩＶａ−ＩＶａに対応する断面線における断面図であり、図７（ｂ）は、図３に示す断面線ＩＶｂ−ＩＶｂに対応する断面線における断面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す断面図であり、図８（ａ）は、図３に示す断面線ＩＶａ−ＩＶａに対応する断面線における断面図であり、図８（ｂ）は、図３に示す断面線ＩＶｂ−ＩＶｂに対応する断面線における断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図９に示す工程における断面図であり、図１０（ａ）は、図９に示す断面線Ｘａ−Ｘａにおける断面図であり、図１０（ｂ）は、図９に示す断面線Ｘｂ−Ｘｂにおける断面図である。 同実施の形態において、図９および図１０に示す工程の後に行われる工程を示す断面図であり、図１１（ａ）は、図９に示す断面線Ｘａ−Ｘａに対応する断面線における断面図であり、図１１（ｂ）は、図９に示す断面線Ｘｂ−Ｘｂに対応する断面線における断面図である。 同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図であり、図１２（ａ）は、図９に示す断面線Ｘａ−Ｘａに対応する断面線における断面図であり、図１２（ｂ）は、図９に示す断面線Ｘｂ−Ｘｂに対応する断面線における断面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図であり、図１３（ａ）は、図９に示す断面線Ｘａ−Ｘａに対応する断面線における断面図であり、図１３（ｂ）は、図９に示す断面線Ｘｂ−Ｘｂに対応する断面線における断面図である。 同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図であり、図１４（ａ）は、図９に示す断面線Ｘａ−Ｘａに対応する断面線における断面図であり、図１４（ｂ）は、図９に示す断面線Ｘｂ−Ｘｂに対応する断面線における断面図である。 比較例に係る半導体装置を示す平面図である。 比較例に係る半導体装置の断面構造を示す図であり、図１６（ａ）は、図１５に示す断面線ＸＶＩａ−ＸＶＩａにおける断面図であり、図１６（ｂ）は、図１５に示す断面線ＸＶＩｂ−ＸＶＩｂにおける断面図である。 比較例に係る半導体装置の製造方法の一工程を示す断面図であり、図１７（ａ）は、図１５に示す断面線ＸＶＩａ−ＸＶＩａに対応する断面線における断面図であり、図１７（ｂ）は、図１５に示す断面線ＸＶＩｂ−ＸＶＩｂに対応する断面線における断面図である。 図１７に示す工程の後に行われる工程を示す断面図であり、図１８（ａ）は、図１５に示す断面線ＸＶＩａ−ＸＶＩａに対応する断面線における断面図であり、図１８（ｂ）は、図１５に示す断面線ＸＶＩｂ−ＸＶＩｂに対応する断面線における断面図である。 図１８に示す工程の後に行われる工程を示す断面図であり、図１９（ａ）は、図１５に示す断面線ＸＶＩａ−ＸＶＩａに対応する断面線における断面図であり、図１９（ｂ）は、図１５に示す断面線ＸＶＩｂ−ＸＶＩｂに対応する断面線における断面図である。 図１９に示す工程の後に行われる工程を示す平面図である。 図１７に示す工程および図１８に示す工程において、アライメントのずれが生じた場合における、ゲート電極の配置関係の一例を示す平面図である。 図２１に示す場合における、比較例に係る半導体装置を示す平面図である。 同実施の形態において、図６および図７に示す工程において、アライメントのずれが生じた場合における半導体装置を示す平面図である。 同実施の形態において、作用効果を説明するための、比較例に係る半導体装置のドレイン拡散容量とゲート・コンタクト間容量を示す第１の図である。 同実施の形態において、作用効果を説明するための、比較例に係る半導体装置のドレイン拡散容量とゲート・コンタクト間容量を示す第２の図である。 同実施の形態において、作用効果を説明するための、比較例に係る半導体装置のドレイン拡散容量とゲート・コンタクト間容量を示す第３の図である。 同実施の形態において、作用効果を説明するための半導体装置のドレイン拡散容量とゲート・コンタクト間容量を示す図である。 実施の形態２に係る半導体装置を示す平面図である。 同実施の形態において、半導体装置の断面構造を示す図であり、図２９（ａ）は、図２８に示す断面線ＸＸＩＸａ−ＸＸＩＸａにおける断面図であり、図２９（ｂ）は、図２８に示す断面線ＸＸＩＸｂ−ＸＸＩＸｂにおける断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図であり、図３０（ａ）は、図２８に示す断面線ＸＸＩＸａ−ＸＸＩＸａに対応する断面線における断面図であり、図３０（ｂ）は、図２８に示す断面線ＸＸＩＸｂ−ＸＸＩＸｂに対応する断面線における断面図である。 同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図であり、図３１（ａ）は、図２８に示す断面線ＸＸＩＸａ−ＸＸＩＸａに対応する断面線における断面図であり、図３１（ｂ）は、図２８に示す断面線ＸＸＩＸｂ−ＸＸＩＸｂに対応する断面線における断面図である。 同実施の形態において、図３１に示す工程の後に行われる工程を示す断面図であり、図３２（ａ）は、図２８に示す断面線ＸＸＩＸａ−ＸＸＩＸａに対応する断面線における断面図であり、図３２（ｂ）は、図２８に示す断面線ＸＸＩＸｂ−ＸＸＩＸｂに対応する断面線における断面図である。 同実施の形態において、図３２に示す工程の後の行われる工程を示す平面図である。 同実施の形態において、図３３に示す工程における断面図であり、図３４（ａ）は、図３３に示す断面線ＸＸＸＩＶａ−ＸＸＸＩＶａにおける断面図であり、図３４（ｂ）は、図３３に示す断面線ＸＸＸＩＶｂ−ＸＸＸＩＶｂにおける断面図である。 他の比較例に係る半導体装置を示す平面図である。 図３５に示す断面線ＸＸＸＶＩ−ＸＸＸＶＩにおける断面図である。 他の比較例に係る半導体装置において、アライメントのずれが生じた場合における、ゲート電極の配置関係を示す第１の平面図である。 他の比較例に係る半導体装置において、アライメントのずれが生じた場合における、ゲート電極の配置関係を示す第２の平面図である。 他の比較例に係る半導体装置において、アライメントのずれが生じた場合における、ゲート電極の配置関係を示す第３の平面図である。 他の比較例に係る半導体装置において、アライメントのずれが生じた場合における、ゲート電極の配置関係を示す第４の平面図である。 同実施の形態において、図３０および図３１に示す工程において、アライメントのずれが生じた場合における半導体装置を示す第１の平面図である。 同実施の形態において、図３０および図３１に示す工程において、アライメントのずれが生じた場合における半導体装置を示す第２の平面図である。 同実施の形態において、図３０および図３１に示す工程において、アライメントのずれが生じた場合における半導体装置を示す第３の平面図である。 同実施の形態において、図３０および図３１に示す工程において、アライメントのずれが生じた場合における半導体装置を示す第４の平面図である。 実施の形態３において、第１例に係る半導体装置のインバータ回路を示す図である。 同実施の形態において、第１例に係る半導体装置を示す平面図である。 同実施の形態において、第１例に係る半導体装置の断面構造を示す図であり、図４７（ａ）は、図４６に示す断面線ＸＬＶＩＩａ−ＸＬＶＩＩａにおける断面図であり、図４７（ｂ）は、図４６に示す断面線ＸＬＶＩＩｂ−ＸＬＶＩＩｂにおける断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図であり、図４８（ａ）は、図４６に示す断面線ＸＬＶＩＩａ−ＸＬＶＩＩａに対応する断面線における断面図であり、図４８（ｂ）は、図４６に示す断面線ＸＬＶＩＩｂ−ＸＬＶＩＩｂに対応する断面線における断面図である。 同実施の形態において、図４８に示す工程の後に行われる工程を示す断面図であり、図４９（ａ）は、図４６に示す断面線ＸＬＶＩＩａ−ＸＬＶＩＩａに対応する断面線における断面図であり、図４９（ｂ）は、図４６に示す断面線ＸＬＶＩＩｂ−ＸＬＶＩＩｂに対応する断面線における断面図である。 同実施の形態において、図４９に示す工程の後に行われる工程を示す断面図であり、図５０（ａ）は、図４６に示す断面線ＸＬＶＩＩａ−ＸＬＶＩＩａに対応する断面線における断面図であり、図５０（ｂ）は、図４６に示す断面線ＸＬＶＩＩｂ−ＸＬＶＩＩｂに対応する断面線における断面図である。 同実施の形態において、図５０に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図５１に示す工程における断面図であり、図５２（ａ）は、図５１に示す断面線ＬＩＩａ−ＬＩＩａにおける断面図であり、図５２（ｂ）は、図５１に示す断面線ＬＩＩｂ−ＬＩＩｂにおける断面図である。 同実施の形態において、第２例に係る半導体装置のインバータ回路を示す図である。 同実施の形態において、第２例に係る半導体装置を示す平面図である。 同実施の形態において、第２例に係る半導体装置の断面構造を示す図であり、図５５（ａ）は、図５４に示す断面線ＬＶａ−ＬＶａにおける断面図であり、図５５（ｂ）は、図５４に示す断面線ＬＶｂ−ＬＶｂにおける断面図である。 同実施の形態において、第３例に係る半導体装置のインバータ回路を示す図である。 同実施の形態において、第３例に係る半導体装置を示す平面図である。 同実施の形態において、第４例に係る半導体装置のインバータ回路を示す図である。 同実施の形態において、第４例に係る半導体装置を示す平面図である。 実施の形態４において、第１例に係る半導体装置を示す平面図である。 同実施の形態において、アライメントのずれが生じた場合における第１例に係る半導体装置を示す平面図である。 さらに他の比較例に係る半導体装置を示す平面図である。 同実施の形態において、第２例に係る半導体装置を示す平面図である。 同実施の形態において、アライメントのずれが生じた場合における第２例に係る半導体装置を示す第１の平面図である。 同実施の形態において、アライメントのずれが生じた場合における第２例に係る半導体装置を示す第２の平面図である。 同実施の形態において、アライメントのずれが生じた場合における第２例に係る半導体装置を示す第３の平面図である。 同実施の形態において、アライメントのずれが生じた場合における第２例に係る半導体装置を示す第４の平面図である。 各実施の形態において、ゲート配線の接続部分を説明するための第１の部分平面図である。 各実施の形態において、ゲート配線の接続部分を説明するための第２の部分平面図である。
実施の形態１
ここでは、一つのトランジスタをゲート電極（配線）のゲート幅方向に、一のトランジスタと他のトランジスタとに２等分割した半導体装置について説明する。
図１および図２に示すように、半導体基板ＳＵＢの表面では、素子分離絶縁膜ＥＬによって、第１素子形成領域ＥＦＡおよび第２素子形成領域ＥＦＢが規定されている。第１素子形成領域ＥＦＡには、分割された一のトランジスタとして第１トランジスタＴＲＡが形成されている。第２素子形成領域ＥＦＢには、分割された他のトランジスタとして第２トランジスタＴＲＢが形成されている。
第１トランジスタＴＲＡは、ゲート電極ＧＥＡ、ソース領域ＳＡおよびドレイン領域ＤＡを有する。ゲート電極ＧＥＡは、第１素子形成領域ＥＦＡを横切るように形成されている。ソース領域ＳＡは、ゲート電極ＧＥＡに対してＸ方向（負）側に位置する第１素子形成領域ＥＦＡの部分に形成され、ドレイン領域ＤＡは、ゲート電極ＧＥＡに対してＸ方向（正）側に位置する第１素子形成領域ＥＦＡの部分に形成されている。
第２トランジスタＴＲＢは、ゲート電極ＧＥＢ、ソース領域ＳＢおよびドレイン領域ＤＢを有する。ゲート電極ＧＥＢは、第２素子形成領域ＥＦＢを横切るように形成されている。ソース領域ＳＢは、ゲート電極ＧＥＢに対してＸ方向（負）側に位置する第２素子形成領域ＥＦＢの部分に形成され、ドレイン領域ＤＢは、ゲート電極ＧＥＢに対してＸ方向（正）側に位置する第２素子形成領域ＥＦＢの部分に形成されている。ゲート電極ＧＥＡとゲート電極ＧＥＢとは互いに繋がっており、ゲート配線ＧＨの一部をなす。
第１トランジスタＴＲＡおよび第２トランジスタＴＲＢを覆うように、ストレスライナー膜ＬＮおよび層間酸化膜ＩＬが形成されている。層間酸化膜ＩＬ等を貫通するようにプラグＰＧが形成されている。層間酸化膜の表面に複数の配線Ｗが形成されている。ソース領域ＳＡとソース領域ＳＢとは、プラグＰＧおよび一の配線Ｗを介して電気的に接続されている。ドレイン領域ＤＡとドレイン領域ＤＢとは、プラグＰＧおよび他の配線Ｗを介して電気的に接続されている。
上述した半導体装置では、後述するように、第１素子形成領域ＥＦＡと第２素子形成領域ＥＦＢとは、同じサイズ（Ｘ方向（ゲート長方向）長さおよびＹ方向（ゲート幅方向）長さ）に設定されている。また、ゲート配線が延在するＹ方向と直交するＸ方向に、ゲート配線ＧＨの最小ピッチＰＴ（デザインルール）に対応する長さＳＰＬ分だけ互いにずれて配置されている。さらに、ゲート電極ＧＥＡとゲート電極ＧＥＢとは、ダブルパターニングによって形成されており、ゲート電極ＧＥＡは一のマスクのパターンに基づいて形成され、ゲート電極ＧＥＢは他のマスクのパターンに基づいて形成される。
次に、上述した半導体装置の製造方法の一例について説明する。まず、図３および図４に示すように、半導体基板ＳＵＢの表面に素子分離絶縁膜ＥＬを形成することによって、第１素子形成領域ＥＦＡと第２素子形成領域ＥＦＢとが規定される。第１素子形成領域ＥＦＡのＸ方向の長さＸ１と第２素子形成領域ＥＦＢのＸ方向の長さＸ２とは、同じ長さに設定されている。第１素子形成領域ＥＦＡのＹ方向の長さＹ１と第２素子形成領域ＥＦＢのＹ方向の長さＹ２とは、同じ長さに設定されている。また、第１素子形成領域ＥＦＡと第２素子形成領域ＥＦＢとは、ゲート配線の最小ピッチＰＴに対応する長さＳＰＬ分だけＸ方向に互いにずれて配置されている。
次に、図５に示すように、熱酸化処理等を施すことによって、第１素子形成領域ＥＦＡおよび第２素子形成領域ＥＦＢのそれぞれにゲート酸化膜ＧＳが形成される。そのゲート酸化膜ＧＳを覆うように、たとえば、ＣＶＤ（Chemical Vapor Deposition）法によって、所定の厚さのポリシリコン膜ＰＳＦが形成される。次に、ポリシリコン膜ＰＳＦの表面に、フォトレジストＲＥＳが塗布される。
次に、ダブルパターニングによってゲート配線（ゲート電極）が形成される。まず、図６に示すように、第１マスクＭＳＫ１を用いて、フォトレジストＲＥＳに露光が行われる。このとき、第１マスクＭＳＫ１には、所定の複数のゲート電極（ゲート配線）に対応するパターン（遮光膜）が形成されている。ここでは、ゲート電極ＧＥＡに対応するパターンが含まれており、第１素子形成領域ＥＦＡを覆うフォトレジストＲＥＳには、そのパターンが写真製版される。
次に、図７に示すように、第２マスクＭＳＫ２を用いて、フォトレジストＲＥＳに露光が行われる。このとき、第２マスクＭＳＫ２には、他の所定の複数のゲート電極（ゲート配線）に対応するパターン（遮光膜）が形成されている。ここでは、ゲート電極ＧＥＢに対応するパターンが含まれており、第２素子形成領域ＥＦＢを覆うフォトレジストＲＥＳには、そのパターンが写真製版される。
次に、図８に示すように、フォトレジストＲＥＳに現像処理を行うことによって、レジストパターンＲＰ１とレジストパターンＲＰ２を含むレジストパターンＲＰが形成される。レジストパターンＲＰ１は、第１マスクＭＳＫ１によって写真製版されたレジストパターンであり、レジストパターンＲＰ２は、第２マスクＭＳＫ２によって写真製版されたレジストパターンである。次に、そのレジストパターンＲＰをエッチングマスクとして、ポリシリコン膜ＰＳＦにエッチング処理を施すことにより、ゲート配線ＧＨ（図９参照）が形成される。
その後、レジストパターンＲＰを除去することによって、図９および図１０に示すように、ゲート配線ＧＨが露出する。なお、図９および図１０では、図面の簡略化のために、第１素子形成領域ＥＦＡおよび第２素子形成領域ＥＦＢのそれぞれを横切るゲート配線ＧＨを示す。ゲート配線ＧＨでは、第１素子形成領域ＥＦＡを横切る部分がゲート電極ＧＥＡとなり、第２素子形成領域ＥＦＢを横切る部分がゲート電極ＧＥＢとなる。
次に、ゲート電極ＧＥＡ、ＧＥＢを注入マスクとして、第１素子形成領域ＥＦＡおよび第２素子形成領域ＥＦＢのそれぞれに所定導電型の不純物が注入される。次に、図１１に示すように、ゲート電極ＧＥＡ、ＧＥＢの両側面にサイドウォール膜ＳＷＦが形成される。次に、ゲート電極ＧＥＡ、ＧＥＢおよびサイドウォール膜ＳＷＦを注入マスクとして、第１素子形成領域ＥＦＡおよび第２素子形成領域ＥＦＢのそれぞれに所定導電型の不純物が注入される。これにより、第１素子形成領域ＥＦＡには、ソース領域ＳＡおよびドレイン領域ＤＡが形成される。第２素子形成領域ＥＦＢには、ソース領域ＳＢおよびドレイン領域ＤＢが形成される。
次に、図１２に示すように、ゲート電極ＧＥＡ、ＧＥＢ等を覆うように、ＣＶＤ法により、たとえば、シリコン窒化膜等のストレスライナー膜ＬＮが形成される。次に、図１３に示すように、ストレスライナー膜ＬＮを覆うように、ＣＶＤ法により、たとえば、シリコン酸化膜等の所定の厚さの層間酸化膜ＩＬが形成される。
次に、所定の写真製版処理とエッチング処理を行うことにより、図１４に示すように、第１素子形成領域ＥＦＡでは、ソース領域ＳＡおよびドレイン領域ＤＡをそれぞれ露出するコンタクトホールＨＬが形成される。第２素子形成領域ＥＦＢでは、ソース領域ＳＢおよびドレイン領域ＤＢをそれぞれ露出するコンタクトホールＨＬが形成される。
その後、コンタクトホールＨＬ内にプラグＰＧが形成され、そのプラグＰＧに電気的に接続される配線Ｗが形成される（図１および図２参照）。こうして、一つのトランジスタが、ゲート電極（配線）の幅方向に、第１トランジスタＴＲＡと第２トランジスタＴＲＢとに２分割された半導体装置の主要部分が完成する。
上述した半導体装置では、一つのトランジスタを、第１トランジスタＴＲＡと第２トランジスタＴＲＢとに２分割することで、ゲート配線の位置ずれに起因する、ソース・ドレインの拡散容量等のトランジスタ特性のばらつきを低減することができる。このことについて、比較例に係る半導体装置と比較して説明する。
図１５および図１６に示すように、比較例に係る半導体装置では、半導体基板ＣＳＵＢの表面に素子分離絶縁膜ＣＥＬを形成することによって、第１素子形成領域ＣＥＦ１および第２素子形成領域ＣＥＦ２が規定されている。第１素子形成領域ＣＥＦ１のＸ方向の長さＣＸ１と第２素子形成領域ＣＥＦ２のＸ方向の長さＣＸ２とは、同じ長さに設定されている。第１素子形成領域ＣＥＦ１のＹ方向の長さＣＹ１と第２素子形成領域ＣＥＦ２のＹ方向の長さＣＹ２とは、同じ長さに設定されている。また、長さＣＹ１（ＣＹ２）は、実施の形態に係る半導体装置における長さＹ１（Ｙ２）の２倍の長さを有する。
第１素子形成領域ＣＥＦ１には、第１トランジスタＣＴＲ１が形成されている。第２素子形成領域ＣＥＦ２には、第２トランジスタＣＴＲ２が形成されている。第１トランジスタＣＴＲ１は、ゲート電極ＣＧＥ１、ソース領域ＣＳ１およびドレイン領域ＣＤ１を有する。ゲート電極ＣＧＥ１は、第１素子形成領域ＣＥＦ１を横切るように形成されている。ソース領域ＣＳ１は、ゲート電極ＣＧＥ１に対してＸ方向（負）側に位置する第１素子形成領域ＣＥＦ１の部分に形成され、ドレイン領域ＣＤ１は、ゲート電極ＣＧＥ１に対してＸ方向（正）側に位置する第１素子形成領域ＣＥＦ１の部分に形成されている。
第２トランジスタＣＴＲ２は、ゲート電極ＣＧＥ２、ソース領域ＣＳ２およびドレイン領域ＣＤ２を有する。ゲート電極ＣＧＥ２は、第２素子形成領域ＣＥＦ２を横切るように形成されている。ソース領域ＣＳ２は、ゲート電極ＣＧＥ２に対してＸ方向（負）側に位置する第２素子形成領域ＣＥＦ２の部分に形成され、ドレイン領域ＣＤ２は、ゲート電極ＣＧＥ２に対してＸ方向（正）側に位置する第２素子形成領域ＣＥＦ２の部分に形成されている。
第１トランジスタＣＴＲ１および第２トランジスタＣＴＲ２を覆うように、ストレスライナー膜ＣＬＮおよび層間酸化膜ＣＩＬが形成されている。層間酸化膜ＣＩＬ等を貫通するようにプラグＣＰＧが形成されている。層間酸化膜ＣＩＬの表面に複数の配線ＣＷが形成されている。
次に、比較例に係る半導体装置の製造方法について説明する。まず、半導体基板ＣＳＵＢの表面に素子分離絶縁膜ＣＥＬを形成することによって、第１素子形成領域ＣＥＦ１と第２素子形成領域ＣＥＦ２とが規定される（図１５参照）。
次に、熱酸化処理等を施すことによって、第１素子形成領域ＣＥＦ１および第２素子形成領域ＣＥＦ２のそれぞれにゲート酸化膜ＣＧＳが形成される。そのゲート酸化膜ＣＧＳを覆うように、ポリシリコン膜ＣＰＳＦが形成される。次に、ポリシリコン膜ＣＰＳＦの表面に、フォトレジストＣＲＥＳが塗布される（図１７参照）。
次に、ダブルパターニングによってゲート配線が形成される。まず、図１７に示すように、第１マスクＣＭＳＫ１を用いて、フォトレジストＣＲＥＳに露光が行われる。このとき、第１マスクＣＭＳＫ１には、ゲート電極ＣＧＥＡに対応するパターンが含まれており、素子形成領域ＣＥＦ１を覆うフォトレジストＣＲＥＳには、そのパターンが写真製版される。
次に、図１８に示すように、第２マスクＣＭＳＫ２を用いて、フォトレジストＣＲＥＳに露光が行われる。このとき、第２マスクＣＭＳＫ２には、ゲート電極ＣＧＥＢに対応するパターンが含まれており、素子形成領域ＣＥＦ２を覆うフォトレジストＣＲＥＳには、そのパターンが写真製版される。
次に、図１９に示すように、フォトレジストＣＲＥＳに現像処理を行うことによって、レジストパターンＣＲＰ１とレジストパターンＣＲＰ２を含むレジストパターンＣＲＰが形成される。レジストパターンＣＲＰ１は、第１マスクＣＭＳＫ１によって写真製版されたレジストパターンであり、レジストパターンＣＲＰ２は、第２マスクＣＭＳＫ２によって写真製版されたレジストパターンである。
次に、そのレジストパターンＣＲＰをエッチングマスクとして、ポリシリコン膜ＣＰＳＦにエッチング処理を施すことにより、図２０に示すように、ゲート配線ＣＧＨ１、ＣＧＨ２が形成される。なお、図２０では、説明の便宜上、ゲート配線ＣＧＨ１、ＣＧＨ２以外のゲート配線が省略されている。その後、ソース領域ＣＳ１、ＣＳ２およびドレイン領域ＣＤ１、ＣＤ２、ストレスライナー膜、ＣＬＮ、層間酸化膜ＣＩＬ、プラグＣＰＧおよび配線ＣＷを形成することによって、図１５および図１６に示す比較例に係る半導体装置が完成する。
ダブルパターニングによってゲート電極（ゲート配線）が形成されたトランジスタでは、第１マスクと第２マスクとの双方にアライメントのずれが生じることがある。図２１に、たとえば、第１マスクのアライメントが所定の位置からＸ方向（負）にずれた場合（左向き矢印）のゲート配線ＣＧＨ１と、第２マスクのアライメントが所定の位置からＸ方向（正）にずれた場合（右向き矢印）のゲート配線ＣＧＨ２を示す。
このようなゲート配線ＣＧＨ１、ＣＧＨ２が形成された後、図２２に示すように、第１トランジスタＣＴＲ１と第２トランジスタＣＴＲ２とが形成された半導体装置において、第１トランジスタＣＴＲ１と第２トランジスタＣＴＲ２とでは、異なったトランジスタ特性を示すことになる。トランジスタ特性を決めるパラメータとして、ソース・ドレイン拡散容量、コンタクト・ゲート間の容量、素子分離絶縁膜のストレス、ストレスライナー膜の形成、隣り合うゲート電極間の距離の５つのパラメータが挙げられる。
ソース・ドレイン拡散容量とは、ソース領域と半導体基板との容量と、ドレイン領域と半導体基板との容量である。ゲート配線（ゲート電極）の位置がずれることで、ソース（ドレイン）領域と半導体基板とが接触する部分の面積が変わり、ソース・ドレイン拡散容量が変動し、トランジスタの動作速度に影響を与えることになる。
コンタクト・ゲート間の容量とは、コンタクト（プラグ）とゲート電極との容量である。ゲート配線（ゲート電極）の位置がずれることで、プラグとゲート電極との距離が変わり、コンタクト・ゲート間の容量が変動することになる。
素子分離絶縁膜のストレスとは、素子分離絶縁膜が有するストレスである。ゲート配線（ゲート電極）の位置がずれることで、ゲート電極から素子分離絶縁膜までの距離が変わり、素子形成領域が受けるストレスが変動して、トランジスタの駆動能力に影響を与えることになる。
ストレスライナー膜を形成することで、素子形成領域にストレスが作用して結晶格子が歪み、キャリアの移動度が変わる。ゲート配線（ゲート電極）の位置がずれることで、ストレスライナー膜から素子分離絶縁膜までの距離が変わり、キャリアの移動度が変動して、トランジスタの駆動能力に影響を与えることになる。
隣り合うゲート電極間の距離は、ゲート配線（ゲート電極）の位置がずれると変わり、素子形成領域に作用するストレスが変動して、トランジスタの駆動能力に影響を与えることになる。
ここで、図２２に示される第１トランジスタＣＴＲ１と第２トランジスタＣＴＲ２とが、たとえば、一つのインバータ回路におけるｎチャネル型トランジスタとｐチャネル型トランジスタとにそれぞれ対応する場合を想定する。そうすると、ｎチャネル型トランジスタのゲート電極が所望の位置からＸ方向（負）にずれ、ｐチャネル型トランジスタのゲート電極が所望の位置からＸ方向（正）にずれることで、ｎチャネル型トランジスタおよびｐチャネル型トランジスタの動作速度や駆動能力等が変動し、インバータ回路の特性が変わってしまうことになる。
このような比較例に係る半導体装置に対して、実施の形態に係る半導体装置では、図２３に示すように、一つのトランジスタが、第１トランジスタＴＲＡと第２トランジスタＴＲＢとに２分割されており、ゲート電極ＧＥＡが第１マスクに基づいて形成され、ゲート電極ＧＥＢが第２マスクに基づいて形成されている。これにより、ゲート電極ＧＥＡ、ＧＥＢが所定の位置からずれて形成されたとしても、位置ずれに起因するトランジスタ特性のばらつきを低減することができる。このことについて、特に、ドレイン拡散容量と、ゲート・コンタクト間容量を例に挙げて、定量的に説明する。
まず、図２４に示すように、ゲート電極ＣＧＥ１（ＣＧＥ２）が所望の位置に形成された比較例（基準）に係る第１（第２）トランジスタＣＴＲ１（ＣＴＲ２）のドレイン領域について、素子形成領域のＸ方向の長さを長さｂ、Ｙ方向の長さを長さａ、コンタクト（プラグ）とゲート電極ＣＧＥ１（ＣＧＥ２）との長さ（距離）を長さｓとする。
そして、ドレイン領域の拡散容量をＣｄ、接合容量をＣｊ、単位面積（１μｍ２）あたりの接合容量をＣｊｕ、周辺容量をＣｐ、単位長さ（１μｍ）あたりの周辺容量をＣｐｕ、ゲート・コンタクト間容量をＣｇｃ、コンタクト１つあたりのゲート・コンタクト間容量をＣｂｃｕとする。
そうすると、ドレイン拡散容量Ｃｄは、次に式によって表される。
Ｃｄ＝Ｃｊｕ×（ａ×ｂ）＋Ｃｐｕ×（２ａ＋２ｂ）
また、ゲート・コンタクト間容量Ｃｇｃは、次の式によって表される。
Ｃｇｃ＝８×Ｃｇｃｕ
次に、第１マスクのアライメントのずれにより、図２５に示すように、第１トランジスタＣＴＲ１のゲート電極ＣＧＥ１がＸ方向に−ΔＴずれた場合を想定する。この場合には、ドレイン拡散容量Ｃｄ（−ΔＴ）は、次の式によって表される。
Ｃｄ（−ΔＴ）＝Ｃｄ＋Ｃｊｕ×ａ×ΔＴ＋２×Ｃｐｕ×ΔＴ
上式に示されるように、ドレイン拡散容量Ｃｄ（−ΔＴ）は、基準となる比較例におけるドレイン拡散容量Ｃｄに、ずれ（ΔＴ）に依存する容量が付加されることになる。
また、ゲート・コンタクト間容量Ｃｇｃ（−ΔＴ）は、次の式によって表される。
Ｃｇｃ（−ΔＴ）＝８×Ｃｇｃｕ×ｓ／（ｓ＋ΔＴ）
上式に示されるように、ゲート・コンタクト間容量Ｃｇｃ（−ΔＴ）は、基準となる比較例におけるゲート・コンタクト間容量Ｃｇｃに対して、ΔＴに依存した変動を受けることになる。
次に、第２マスクのアライメントのずれにより、図２６に示すように、第２トランジスタＣＴＲ２のゲート電極ＣＧＥ２がＸ方向に＋ΔＴずれた場合を想定する。この場合には、ドレイン拡散容量Ｃｄ（＋ΔＴ）は、次の式によって表される。
Ｃｄ（＋ΔＴ）＝Ｃｄ−Ｃｊｕ×ａ×ΔＴ−２×Ｃｐｕ×ΔＴ
上式に示されるように、ドレイン拡散容量Ｃｄ（＋ΔＴ）は、基準となる比較例におけるドレイン拡散容量Ｃｄに、ずれ（ΔＴ）に依存する容量が差し引かれることになる。
また、ゲート・コンタクト間容量Ｃｇｃ（＋ΔＴ）は、次の式によって表される。
Ｃｇｃ（＋ΔＴ）＝８×Ｃｇｃｕ×ｓ／（ｓ−ΔＴ）
上式に示されるように、ゲート・コンタクト間容量Ｃｇｃ（＋ΔＴ）は、基準となる比較例におけるゲート・コンタクト間容量Ｃｇｃに対して、ΔＴに依存した変動を受けることになる。
次に、実施の形態に係る半導体装置について説明する。図２７に示すように、第１トランジスタＴＲＡのゲート電極ＧＥＡが、Ｘ方向に−ΔＴずれ、第２トランジスタのＴＲＢのゲート電極ＧＥＢが、Ｘ方向に＋ΔＴずれた場合を想定する。第１トランジスタＴＲＡと第２トランジスタＴＲＢは、第１（第２）トランジスタＣＴＲ１（ＣＴＲ２）をゲート幅方向に２等分したトランジスタに相当し、それぞれの素子形成領域のＹ方向の長さはａ／２になる。
ここで、第１トランジスタＴＲＡのドレイン領域の拡散容量をＣｄａ（第１マスク）、第２トランジスタＴＲＢのドレイン領域の拡散容量をＣｄｂ（第２マスク）、一つのトランジスタとして第１トランジスタＴＲＡと第２トランジスタＴＲＢとを合わせた拡散容量をＣｄ（分割）とする。また、第１トランジスタＴＲＡのゲート・コンタクト間容量をＣｇｃａ、第２トランジスタＴＲＢのゲート・コンタクト間容量をＣｇｃｂ、一つのトランジスタとして第１トランジスタＴＲＡと第２トランジスタＴＲＢとを合わせたゲート・コンタクト間容量をＣｇｃ（分割）とする。
そうすると、ドレイン拡散容量Ｃｄ（分割）は、次の式によって表される。
Ｃｄ（分割）＝Ｃｄ＋Ｃｐｕ×２ｂ
上式に示されるように、一つのトランジスタを第１トランジスタＴＲＡと第２トランジスタＴＲＢとの２つのトランジスタに分割することで、ずれΔＴに依存する容量がなくなり、ドレイン拡散容量の変動を抑えることができることがわかる。
また、ゲート・コンタクト間容量をＣｇｃ（分割）は、次の式によって表される。
Ｃｇｃ（分割）＝８×Ｃｇｃｕ×ｓ×ｓ／｛（ｓ＋ΔＴ）×（ｓ−ΔＴ）｝
次に、比較例に係る半導体装置におけるゲート・コンタクト間容量の基準容量との差の最大値をΔＣｇｃ（比較例ｍａｘ）、実施の形態に係る半導体装置におけるゲート・コンタクト間容量の基準容量との差の最大値をΔＣｇｃ（分割ｍａｘ）とする。
そうすると、ΔＣｇｃ（分割ｍａｘ）とΔＣｇｃ（比較例ｍａｘ）について、次の関係が得られる。
ΔＣｇｃ（分割ｍａｘ）＜ΔＣｇｃ（比較例ｍａｘ）
上式に示されるように、一つのトランジスタを第１トランジスタＴＲＡと第２トランジスタＴＲＢとの２つのトランジスタに分割することで、一つのトランジスタの場合に比べて、ゲート・コンタクト間容量を抑えることができることがわかる。
以上のように、比較例に係る半導体装置に対して、実施の形態に係る半導体装置では、一つのトランジスタを第１トランジスタＴＲＡと第２トランジスタＴＲＢとの２つのトランジスタに分割することで、位置ずれに対して、ドレイン拡散容量の変動を抑えることができるとともに、ゲート・コンタクト間容量を抑えることができることがわかる。また、対称性を考慮すると、この傾向はソース領域についても同様のことが言え、ソース拡散容量およびゲート・コンタクト間容量を抑えることができることがわかる。
さらに、一つの第１（第２）トランジスタＣＴＲ１（ＣＴＲ２）が、第１トランジスタＴＲＡと第２トランジスタＴＲＢとに分割されていることで、応力の変動を抑制することができる。すなわち、ゲート電極ＧＥＡ、ＧＥＢが位置ずれを起こしたとしても、ゲート電極ＣＧＥ１（ＣＧＥ２）が位置ずれを起こした場合に比べて、素子分離絶縁膜ＥＬやストレスライナー膜ＬＮによって、第１素子形成領域ＥＦＡおよび第２素子形成領域ＥＦＢが受ける応力の変動が抑えられる。これにより、第１トランジスタＴＲＡおよび第２トランジスタＴＲＢのそれぞれの駆動能力を均一化することができる。
なお、上述した半導体装置では、一つの第１（第２）トランジスタＣＴＲ１（ＣＴＲ２）をゲート電極の幅方向に、２つに等分割した第１トランジスタＴＲＡおよび第２トランジスタＴＲＢを例に挙げて説明したが、３つ以上に等分割させてもよい。
実施の形態２
ここでは、直列に接続されたトランジスタを備えた半導体装置について説明する。
図２８および図２９に示すように、直列に接続された２つのトランジスタのうちの一方のトランジスタが、第１トランジスタＴＲ１Ａと第２トランジスタＴＲ１Ｂとに分割され、他方のトランジスタが、第１トランジスタＴＲ２Ａと第２トランジスタＴＲ２Ｂとに分割されている。第１トランジスタＴＲ１Ａおよび第１トランジスタＴＲ２Ａは、素子形成領域ＥＦＡに形成されている。第２トランジスタＴＲ１Ｂおよび第２トランジスタＴＲ２Ｂは、素子形成領域ＥＦＢに形成されている。
第１トランジスタＴＲ１Ａは、ゲート電極ＧＥ１Ａ、ソース領域Ｓ１Ａおよびドレイン領域Ｄ１Ａを有する。第２トランジスタＴＲ１Ｂは、ゲート電極ＧＥ１Ｂ、ソース領域Ｓ１Ｂおよびドレイン領域Ｄ１Ｂを有する。第１トランジスタＴＲ２Ａは、ゲート電極ＧＥ２Ａ、ソース領域Ｓ２Ａおよびドレイン領域Ｄ２Ａを有する。第２トランジスタＴＲ２Ｂは、ゲート電極ＧＥ２Ｂ、ソース領域Ｓ２Ｂおよびドレイン領域Ｄ２Ｂを有する。
ゲート電極ＧＥ１Ａとゲート電極ＧＥ１Ｂとは互いに繋がっており、ゲート配線ＧＨ１の一部をなす。ゲート電極ＧＥ２Ａとゲート電極ＧＥ２Ｂとは互いに繋がっており、ゲート配線ＧＨ２の一部をなす。ゲート電極ＧＥ１Ａ、ＧＥ１Ｂ、ＧＥ２Ａ、ＧＥ２Ｂは、ダブルパターニングによって形成されており、たとえば、ゲート電極ＧＥ１Ａ、ＧＥ２Ｂは一のマスクのパターンに基づいて形成され、ゲート電極ＧＥ２Ａ、ＧＥ１Ｂは他のマスクのパターンに基づいて形成される。
また、第１素子形成領域ＥＦＡと第２素子形成領域ＥＦＢとは、同じサイズ（Ｘ方向長さおよびＹ方向長さ）に設定されており、ゲート配線ＧＨ１、ＧＨ２が延在するＹ方向と直交するＸ方向に、ゲート配線ＧＨ１、ＧＨ２の最小ピッチＰＴに対応する長さＳＰＬ分だけ互いにずれて配置されている。なお、これ以外の構成については、図１および図２に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
次に、上述した半導体装置の製造方法の一例について説明する。まず、図３〜図５に示す工程と同様の工程を経た後、ダブルパターニングによってゲート配線（ゲート電極）が形成される。図３０に示すように、第１マスクＭＳＫ１を用いて、フォトレジストＲＥＳに露光が行われる。このとき、第１マスクＭＳＫ１には、所定の複数のゲート電極（ゲート配線）に対応するパターン（遮光膜）が形成されている。ここでは、ゲート電極ＧＥ１Ａに対応するパターンと、ゲート電極ＧＥ２に対応するパターンとが含まれており、第１素子形成領域ＥＦＡおよび第２素子形成領域ＥＦＢを覆うフォトレジストＲＥＳには、それぞれのパターンが写真製版される。
次に、図３１に示すように、第２マスクＭＳＫ２を用いて、フォトレジストＲＥＳに露光が行われる。このとき、第２マスクＭＳＫ２には、他の所定の複数のゲート電極（ゲート配線）に対応するパターン（遮光膜）が形成されている。ここでは、ゲート電極ＧＥ２Ａに対応するパターンと、ゲート電極ＧＥ１Ｂに対応するパターンとが含まれており、第１素子形成領域ＥＦＡおよび第２素子形成領域ＥＦＢを覆うフォトレジストＲＥＳには、それぞれのパターンが写真製版される。
次に、図３２に示すように、フォトレジストＲＥＳに現像処理を行うことによって、レジストパターンＲＰ１とレジストパターンＲＰ２を含むレジストパターンＲＰが形成される。レジストパターンＲＰ１は、第１マスクＭＳＫ１によって写真製版されたレジストパターンであり、レジストパターンＲＰ２は、第２マスクＭＳＫ２によって写真製版されたレジストパターンである。次に、そのレジストパターンＲＰをエッチングマスクとして、ポリシリコン膜ＰＳＦにエッチング処理を施すことにより、ゲート配線ＧＨ１、ＧＨ２（図３３参照）が形成される。
その後、レジストパターンＲＰを除去することによって、図３３および図３４に示すように、ゲート配線ＧＨ１、ＧＨ２が露出する。ゲート配線ＧＨ１では、第１素子形成領域ＥＦＡを横切る部分がゲート電極ＧＥ１Ａとなり、第２素子形成領域ＥＦＢを横切る部分がゲート電極ＧＥ１Ｂとなる。また、ゲート配線ＧＨ２では、第１素子形成領域ＥＦＡを横切る部分がゲート電極ＧＥ２Ａとなり、第２素子形成領域ＥＦＢを横切る部分がゲート電極ＧＥ２Ｂとなる。その後、図１１〜図１４に示す工程と同様の工程を経た後、図２８および図２９に示す半導体装置の主要部分が完成する。
次に、直列に接続されたトランジスタを備えた、他の比較例に係る半導体装置について説明する。図３５および図３６に示すように、素子形成領域ＣＥＦには、直列に接続された第１トランジスタＣＴＲ１と第２トランジスタＣＴＲ２とが形成されている。第１トランジスタＣＴＲ１は、ゲート電極ＣＧＥ１、ソース領域ＣＳ１およびドレイン領域ＣＤ１を有する。第２トランジスタＣＴＲ２は、ゲート電極ＣＧＥ２、ソース領域ＣＳ２およびドレイン領域ＣＤ２を有する。なお、これ以外の構成については、図１５および図１６に示す比較例に係る半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
上述した他の比較例に係る半導体装置は、ゲート配線を形成するためのマスクのパターンの配置が異なっている以外は、図１５および図１６に示す比較例に係る半導体装置の製造方法と同様の工程を経て形成される。
他の比較例に係る半導体装置では、第１マスク（図示せず）を用いて露光を行うことで、ゲート電極ＣＧＥ１（ゲート配線ＣＧＨ１）に対応するパターンが写真製版され、第２マスク（図示せず）を用いて露光を行うことで、ゲート電極ＣＧＥ２（ゲート配線ＣＧＨ２）に対応するパターンが写真製版される。
このとき、第１マスクのアライメントのずれと、第２マスクのアライメントのずれによって、ゲート電極（ゲート配線）が位置ずれを起こすことがある。ここで、位置ずれを起こしたゲート電極の配置の代表的な例について説明する。
図３７に、特に、ゲート電極ＣＧＥ２（第２マスク）がＸ方向（負）にずれた場合における、ゲート電極ＣＧＥ１およびゲート電極ＣＧＥ２の配置関係を示す。図３８に、特に、ゲート電極ＣＧＥ２（第２マスク）がＸ方向（正）にずれた場合における、ゲート電極ＣＧＥ１およびゲート電極ＣＧＥ２の配置関係を示す。
図３９に、ゲート電極ＣＧＥ１（第１マスク）がＸ方向（正）にずれ、ゲート電極ＣＧＥ２（第２マスク）がＸ方向（負）にずれた場合における、ゲート電極ＣＧＥ１およびゲート電極ＣＧＥ２の配置関係を示す。図４０に、ゲート電極ＣＧＥ１（第１マスク）がＸ方向（負）にずれ、ゲート電極ＣＧＥ２（第２マスク）がＸ方向（正）にずれた場合における、ゲート電極ＣＧＥ１およびゲート電極ＣＧＥ２の配置関係を示す。
図３７〜図４０に示された、他の比較例に係る半導体装置では、ゲート配線ＣＧＨ１、ＣＧＨ２が所定の位置からずれて形成されることで、比較例に係る半導体装置について説明したのと同様に、ソース・ドレイン拡散容量、コンタクト・ゲート間の容量、素子形成領域に作用するストレス等が変動することになる。
次に、他の比較例に係る半導体装置に対して、実施の形態に係る半導体装置において、他の比較例に係る半導体装置の場合と同様に、ゲート配線が位置ずれを起こした場合について説明する。
まず、図３７に示す場合と同様に、図４１に、ゲート電極ＧＥ１Ｂおよびゲート電極ＧＥ２Ａ（第２マスク）が、Ｘ方向（負）にずれた場合における、ゲート電極ＧＥ１Ａ、ＧＥ１Ｂ、ＧＥ２Ａ、ＧＥ２Ｂの配置関係を示す。
図３８に示す場合と同様に、図４２に、ゲート電極ＧＥ１Ｂおよびゲート電極ＧＥ２Ａ（第２マスク）が、Ｘ方向（正）にずれた場合における、ゲート電極ＧＥ１Ａ、ＧＥ１Ｂ、ＧＥ２Ａ、ＧＥ２Ｂの配置関係を示す。
図３９に示す場合と同様に、図４３に、ゲート電極ＧＥ１Ａおよびゲート電極ＧＥ２Ｂ（第１マスク）がＸ方向（正）にずれ、ゲート電極ＧＥ２Ａおよびゲート電極ＧＥ１Ｂ（第２マスク）がＸ方向（負）にずれた場合における、ゲート電極ＧＥ１Ａ、ＧＥ１Ｂ、ＧＥ２Ａ、ＧＥ２Ｂの配置関係を示す。
図４０に示す場合と同様に、図４４に、ゲート電極ＧＥ１Ａおよびゲート電極ＧＥ２Ｂ（第１マスク）がＸ方向（負）にずれ、ゲート電極ＧＥ２Ａおよびゲート電極ＧＥ１Ｂ（第２マスク）がＸ方向（正）にずれた場合における、ゲート電極ＧＥ１Ａ、ＧＥ１Ｂ、ＧＥ２Ａ、ＧＥ２Ｂの配置関係を示す。
実施の形態に係る半導体装置では、他の比較例に係る半導体装置における直列に接続された第１トランジスタＣＴＲ１および第２トランジスタＣＴＲ２を、それぞれゲート電極の幅方向に２つに等分割したトランジスタに相当するトランジスタが形成されている。すなわち、第１トランジスタＣＴＲ１を２つに分割したトランジスタに相当する第１トランジスタＴＲ１Ａおよび第２トランジスタＴＲ１Ｂが形成され、第２トランジスタＣＴＲ２を２つに分割したトランジスタに相当する第１トランジスタＴＲ２Ａおよび第２トランジスタＴＲ２Ｂが形成されている。
これにより、ゲート電極ＧＥ１Ａ、ＧＥ１Ｂ、ＧＥ２Ａ、ＧＥ２Ｂが、たとえ、図４１〜図４４のそれぞれに示されるようにずれて形成されたとしても、ソース・ドレイン拡散容量やコンタクト・ゲート間の容量等を、実施の形態１において説明したのと同じ要領で見積もることができる。したがって、実施の形態に係る半導体装置では、他の比較例に係る半導体装置の場合よりも、ソース・ドレイン拡散容量やゲート・コンタクト間容量等を抑えることができることがいえる。
また、ゲート電極ＧＥ１Ａ、ＧＥ１Ｂ、ＧＥ２Ａ、ＧＥ２Ｂが位置ずれを起こしたとしても、ゲート電極ＣＧＥ１（ＣＧＥ２）が位置ずれを起こした場合に比べて、素子分離絶縁膜ＥＬやストレスライナー膜ＬＮによって、第１素子形成領域ＥＦＡおよび第２素子形成領域ＥＦＢが受ける応力の変動が抑えられる。これにより、第１トランジスタＴＲ１Ａ、第２トランジスタＴＲ１Ｂ、第１トランジスタＴＲ２Ａおよび第２トランジスタＴＲ２Ｂのそれぞれの駆動能力を均一化することができる。
なお、上述した半導体装置では、２つのトランジスタを直列に接続させた場合について説明したが、３つ以上のトランジスタを直列に接続させてもよい。
実施の形態３
ここでは、インバータを備えた種々の半導体装置について説明する。
（第１例）
まず、第１例に係る半導体装置について説明する。図４５に、ｐチャネル型トランジスタとｎチャネル型トランジスタとによって構成されるインバータの回路図を示す。ｐチャネル型トランジスタは、ｐチャネル型第１トランジスタＰＴＲ１Ａとｐチャネル型第２トランジスタＰＴＲ１Ｂとに分割されている。ｎチャネル型トランジスタは、ｎチャネル型第１トランジスタＮＴＲ１Ａとｎチャネル型第２トランジスタＮＴＲ１Ｂとに分割されている。
次に、インバータの構造について説明する。図４６および図４７に示すように、インバータＩＮＶでは、第１素子形成領域ＥＦＡに、ｎチャネル型第１トランジスタＮＴＲ１Ａが形成され、第２素子形成領域ＥＦＢに、ｎチャネル型第２トランジスタＮＴＲ１Ｂが形成されている。第３素子形成領域ＥＦＣに、ｐチャネル型第１トランジスタＰＴＲ１Ａが形成され、第４素子形成領域ＥＦＤに、ｐチャネル型第２トランジスタＰＴＲ１Ｂが形成されている。
ｎチャネル型第１トランジスタＮＴＲ１Ａは、ゲート電極ＧＥＮ１Ａ、ソース領域ＮＳ１Ａおよびドレイン領域ＮＤ１Ａを有する。ｎチャネル型第２トランジスタＮＴＲ１Ｂは、ゲート電極ＧＥＮ１Ｂ、ソース領域ＮＳ１Ｂおよびドレイン領域ＮＤ１Ｂを有する。ｐチャネル型第１トランジスタＰＴＲ１Ａは、ゲート電極ＧＥＰ１Ａ、ソース領域ＰＳ１Ａおよびドレイン領域ＰＤ１Ａを有する。ｐチャネル型第２トランジスタＰＴＲ１Ｂは、ゲート電極ＧＥＰ１Ｂ、ソース領域ＰＳ１Ｂおよびドレイン領域ＰＤ１Ｂを有する。
ｎチャネル型第１トランジスタＮＴＲ１Ａでは、ゲート電極ＧＥＮ１Ａに対して、ソース領域ＮＳ１ＡはＸ方向（正）側に形成され、ドレイン領域ＮＤ１ＡはＸ方向（負）側に形成されている。ｎチャネル型第２トランジスタＮＴＲ１Ｂでは、ゲート電極ＧＥＮ１Ｂに対して、ソース領域ＮＳ１ＢはＸ方向（負）側に形成され、ドレイン領域ＮＤ１ＢはＸ方向（正）側に形成されている。
ｐチャネル型第１トランジスタＰＴＲ１Ａでは、ゲート電極ＧＥＰ１Ａに対して、ソース領域ＰＳ１ＡはＸ方向（負）側に形成され、ドレイン領域ＰＤ１ＡはＸ方向（正）側に形成されている。ｐチャネル型第２トランジスタＰＴＲ１Ｂでは、ゲート電極ＧＥＰ１Ｂに対して、ソース領域ＰＳ１ＢはＸ方向（正）側に形成され、ドレイン領域ＰＤ１ＢはＸ方向（負）側に形成されている。
ゲート電極ＧＥＮ１Ａ、ゲート電極ＧＥＮ１Ｂ、ゲート電極ＧＥＰ１Ａおよびゲート電極ＧＥＰ１Ｂは、ゲート配線ＧＨによって電気的に接続されている。ゲート電極ＧＥＮ１Ａ、ゲート電極ＧＥＮ１Ｂ、ゲート電極ＧＥＰ１Ａおよびゲート電極ＧＥＰ１Ｂは、ダブルパターニングによって形成されており、ゲート電極ＧＥＮ１Ｂとゲート電極ＧＥＰ１Ａは、一のマスクのパターンに基づいて形成され、ゲート電極ＧＥＮ１Ａとゲート電極ＧＥＰ１Ｂは、他のマスクのパターンに基づいて形成される。
ソース領域ＮＳ１Ａおよびソース領域ＮＳ１Ｂは、配線Ｗによって接地配線ＧＮＤに電気的に接続されている。ソース領域ＰＳ１Ａおよびソース領域ＰＳ１Ｂは、電源配線ＶＤＤに電気的に接続されている。ドレイン領域ＮＤ１Ａ、ドレイン領域ＮＤ１Ｂ、ドレイン領域ＰＤ１Ａおよびドレイン領域ＰＤ１Ｂは、配線Ｗによって電気的に接続されている。なお、これ以外の構成については、図１および図２に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
次に、上述した半導体装置の製造方法の一例について説明する。まず、図３〜図５に示す工程と同様の工程を経た後、ダブルパターニングによってゲート配線（ゲート電極）が形成される。図４８に示すように、第１マスクＭＳＫ１を用いて、フォトレジストＲＥＳに露光が行われる。このとき、第１マスクＭＳＫ１には、所定の複数のゲート電極（ゲート配線）に対応するパターン（遮光膜）が形成されている。ここでは、たとえば、ゲート電極ＧＥＮ１Ｂに対応するパターンと、ゲート電極ＧＥＰ１Ａに対応するパターンとが含まれており、第２素子形成領域ＥＦＢおよび第３素子形成領域ＥＦＣ（図示せず）を覆うフォトレジストＲＥＳには、それぞれのパターンが写真製版される。
次に、図４９に示すように、第２マスクＭＳＫ２を用いて、フォトレジストＲＥＳに露光が行われる。このとき、第２マスクＭＳＫ２には、他の所定の複数のゲート電極（ゲート配線）に対応するパターン（遮光膜）が形成されている。ここでは、ゲート電極ＧＥＮ１Ａに対応するパターンと、ゲート電極ＧＥＰ１Ｂに対応するパターンとが含まれており、第１素子形成領域ＥＦＡおよび第４素子形成領域ＥＦＤを覆うフォトレジストＲＥＳには、それぞれのパターンが写真製版される。
次に、図５０に示すように、フォトレジストＲＥＳに現像処理を行うことによって、レジストパターンＲＰ１とレジストパターンＲＰ２を含むレジストパターンＲＰが形成される。レジストパターンＲＰ１は、第１マスクＭＳＫ１によって写真製版されたレジストパターンであり、レジストパターンＲＰ２は、第２マスクＭＳＫ２によって写真製版されたレジストパターンである。次に、そのレジストパターンＲＰをエッチングマスクとして、ポリシリコン膜ＰＳＦにエッチング処理を施すことにより、ゲート配線ＧＨ（図５１参照）が形成される。
その後、レジストパターンＲＰを除去することによって、図５１および図５２に示すように、ゲート配線ＧＨが露出する。ゲート配線ＧＨのうち、第１素子形成領域ＥＦＡを横切る部分がゲート電極ＧＥＮ１Ａとなり、第２素子形成領域ＥＦＢを横切る部分がゲート電極ＧＥＮ１Ｂとなる。また、第３素子形成領域ＥＦＣを横切る部分がゲート電極ＧＥＰ１Ａとなり、第４素子形成領域ＥＦＤを横切る部分がゲート電極ＧＥＰ１Ｂとなる。その後、図１１〜図１４に示す工程と同様の工程を経た後、図４６および図４７に示す半導体装置の主要部分が完成する。
第１例に係る、インバータを備えた半導体装置では、一つのｐチャネル型トランジスタが、ｐチャネル型第１トランジスタＰＴＲ１Ａとｐチャネル型第２トランジスタＰＴＲ１Ｂとに分割されている。また、一つのｎチャネル型トランジスタが、ｎチャネル型第１トランジスタＮＴＲ１Ａとｎチャネル型第２トランジスタＮＴＲ１Ｂとに分割されている。
これにより、ゲート電極ＧＥＮ１Ｂおよびゲート電極ＧＥＰ１Ａを含むゲート配線ＧＨと、ゲート電極ＧＥＮ１Ａおよびゲート電極ＧＥＰ１Ｂを含むゲート配線ＧＨとが、位置ずれを起こして形成されたとしても、ソース・ドレイン拡散容量やコンタクト・ゲート間の容量等を、実施の形態１において説明したのと同じ要領で見積もることができる。したがって、第１例に係るインバータを備えた半導体装置では、ｐチャネル型トランジスタとｎチャネル型トランジスタとがそれぞれ分割されていないインバータを備えた半導体装置の場合よりも、ソース・ドレイン拡散容量やゲート・コンタクト間容量等を抑えることができることがいえる。
また、ゲート電極ＧＥＮ１Ｂ、ゲート電極ＧＥＰ１Ａ、ゲート電極ＧＥＮ１Ａおよびゲート電極ＧＥＰ１Ｂが、位置ずれを起こしたとしても、分割されていないトランジスタのゲート電極が位置ずれを起こした場合に比べて、素子分離絶縁膜ＥＬやストレスライナー膜ＬＮによって、第１素子形成領域ＥＦＡ〜第４素子形成領域ＥＦＤが受ける応力の変動が抑えられる。これにより、ｐチャネル型第１トランジスタＰＴＲ１Ａおよびｐチャネル型第２トランジスタＰＴＲ１Ｂの駆動能力と、ｎチャネル型第１トランジスタＮＴＲ１Ａおよびｎチャネル型第２トランジスタＮＴＲ１Ｂの駆動能力とを均一化させることができる。その結果、インバータの動作を安定させることができる。
（第２例）
次に、第２例に係る半導体装置について説明する。図５３に、ｐチャネル型トランジスタとｎチャネル型トランジスタとによって構成されるインバータの回路図を示す。第２例に係るインバータの回路図は、第１例に係るインバータの回路図と同じである。
次に、インバータの構造について説明する。図５４および図５５に示すように、インバータＩＮＶでは、第１素子形成領域ＥＦＡに、ｎチャネル型第１トランジスタＮＴＲ１Ａが形成され、第２素子形成領域ＥＦＢに、ｎチャネル型第２トランジスタＮＴＲ１Ｂが形成されている。第３素子形成領域ＥＦＣに、ｐチャネル型第１トランジスタＰＴＲ１Ａが形成され、第４素子形成領域ＥＦＤに、ｐチャネル型第２トランジスタＰＴＲ１Ｂが形成されている。
第２例に係る半導体装置では、ソース領域ＮＳ１Ａ、ＮＳ１Ｂ、ＰＳ１Ａ、ＰＳ１Ｂは、いずれも、対応するゲート電極ＧＥＮ１Ａ、ＧＥＮ１Ｂ、ＧＥＰ１Ａ、ＧＥＰ１Ｂに対して、Ｘ方向（負）側に形成されている。また、ドレイン領域ＮＤ１Ａ、ＮＤ１Ｂ、ＰＤ１Ａ、ＰＤ１Ｂは、いずれも、対応するゲート電極ＧＥＮ１Ａ、ＧＥＮ１Ｂ、ＧＥＰ１Ａ、ＧＥＰ１Ｂに対して、Ｘ方向（正）側に形成されている。なお、これ以外の構成については、図４６および図４７に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
第２例に係る、インバータを備えた半導体装置では、一つのｐチャネル型トランジスタが、ｐチャネル型第１トランジスタＰＴＲ１Ａとｐチャネル型第２トランジスタＰＴＲ１Ｂとに分割されている。また、一つのｎチャネル型トランジスタが、ｎチャネル型第１トランジスタＮＴＲ１Ａとｎチャネル型第２トランジスタＮＴＲ１Ｂとに分割されている。
ゲート電極ＧＥＮ１Ａ、ゲート電極ＧＥＮ１Ｂ、ゲート電極ＧＥＰ１Ａおよびゲート電極ＧＥＰ１Ｂは、ダブルパターニングによって形成されている。ゲート電極ＧＥＮ１Ｂとゲート電極ＧＥＰ１Ａは、一のマスクのパターンに基づいて形成され、ゲート電極ＧＥＮ１Ａとゲート電極ＧＥＰ１Ｂは、他のマスクのパターンに基づいて形成される。
これにより、ゲート電極ＧＥＮ１Ｂおよびゲート電極ＧＥＰ１Ａを含むゲート配線ＧＨと、ゲート電極ＧＥＮ１Ａおよびゲート電極ＧＥＰ１Ｂを含むゲート配線ＧＨとが、位置ずれを起こして形成されたとしても、ソース・ドレイン拡散容量やコンタクト・ゲート間の容量等を、実施の形態１において説明したのと同じ要領で見積もることができる。したがって、第２例に係るインバータを備えた半導体装置では、ｐチャネル型トランジスタとｎチャネル型トランジスタとがそれぞれ分割されていないインバータを備えた半導体装置の場合よりも、ソース・ドレイン拡散容量やゲート・コンタクト間容量等を抑えることができることがいえる。
また、ゲート電極ＧＥＮ１Ｂ、ゲート電極ＧＥＰ１Ａ、ゲート電極ＧＥＮ１Ａおよびゲート電極ＧＥＰ１Ｂが、位置ずれを起こしたとしても、分割されていないトランジスタのゲート電極が位置ずれを起こした場合に比べて、素子分離絶縁膜ＥＬやストレスライナー膜ＬＮによって、第１素子形成領域ＥＦＡ〜第４素子形成領域ＥＦＤが受ける応力の変動が抑えられる。これにより、ｐチャネル型第１トランジスタＰＴＲ１Ａおよびｐチャネル型第２トランジスタＰＴＲ１Ｂの駆動能力と、ｎチャネル型第１トランジスタＮＴＲ１Ａおよびｎチャネル型第２トランジスタＮＴＲ１Ｂの駆動能力とを均一化させることができる。その結果、インバータの動作を安定させることができる。
（第３例）
次に、第３例に係る半導体装置について説明する。図５６に、２入力ＮＡＮＤ型のインバータの回路図を示す。一つのｐチャネル型トランジスタが、ｐチャネル型第１トランジスタＰＴＲ１Ａとｐチャネル型第２トランジスタＰＴＲ１Ｂとに分割されている。他の一つのｐチャネル型トランジスタが、ｐチャネル型第３トランジスタＰＴＲ２Ａとｐチャネル型第４トランジスタＰＴＲ２Ｂとに分割されている。
一つのｎチャネル型トランジスタが、ｎチャネル型第１トランジスタＮＴＲ１Ａとｎチャネル型第２トランジスタＮＴＲ１Ｂとに分割されている。他の一つのｎチャネル型トランジスタが、ｎチャネル型第３トランジスタＮＴＲ２Ａとｎチャネル型第４トランジスタＮＴＲ２Ｂとに分割されている。
次に、インバータの構造について説明する。構造的には、第１例に係るインバータに、ｎチャネル型第３トランジスタＮＴＲ２Ａ、ｎチャネル型第４トランジスタＮＴＲ２Ｂ、ｐチャネル型第３トランジスタＰＴＲ２Ａおよびｐチャネル型第４トランジスタＰＴＲ２Ｂを加えた構造とされる。
図５７に示すように、インバータＩＮＶでは、第５素子形成領域ＥＦＥに、ｎチャネル型第３トランジスタＮＴＲ２Ａが形成され、第６素子形成領域ＥＦＦに、ｎチャネル型第４トランジスタＮＴＲ２Ｂが形成されている。第７素子形成領域ＥＦＧに、ｐチャネル型第３トランジスタＰＴＲ２Ａが形成され、第８素子形成領域ＥＦＨに、ｐチャネル型第４トランジスタＰＴＲ２Ｂが形成されている。
ｎチャネル型第３トランジスタＮＴＲ２Ａは、ゲート電極ＧＥＮ２Ａ、ソース領域ＮＳ２Ａおよびドレイン領域ＮＤ２Ａを有する。ｎチャネル型第４トランジスタＮＴＲ２Ｂは、ゲート電極ＧＥＮ２Ｂ、ソース領域ＮＳ２Ｂおよびドレイン領域ＮＤ２Ｂを有する。ｐチャネル型第３トランジスタＰＴＲ２Ａは、ゲート電極ＧＥＰ２Ａ、ソース領域ＰＳ２Ａおよびドレイン領域ＰＤ２Ａを有する。ｐチャネル型第４トランジスタＰＴＲ２Ｂは、ゲート電極ＧＥＰ２Ｂ、ソース領域ＰＳ２Ｂおよびドレイン領域ＰＤ２Ｂを有する。
ｎチャネル型第３トランジスタＮＴＲ２Ａでは、ゲート電極ＧＥＮ２Ａに対して、ソース領域ＮＳ２ＡはＸ方向（負）側に形成され、ドレイン領域ＮＤ２ＡはＸ方向（正）側に形成されている。ｎチャネル型第４トランジスタＮＴＲ２Ｂでは、ゲート電極ＧＥＮ２Ｂに対して、ソース領域ＮＳ２ＢはＸ方向（正）側に形成され、ドレイン領域ＮＤ２ＢはＸ方向（負）側に形成されている。
ｐチャネル型第３トランジスタＰＴＲ２Ａでは、ゲート電極ＧＥＰ２Ａに対して、ソース領域ＰＳ２ＡはＸ方向（負）側に形成され、ドレイン領域ＰＤ２ＡはＸ方向（正）側に形成されている。ｐチャネル型第４トランジスタＰＴＲ２Ｂでは、ゲート電極ＧＥＰ２Ｂに対して、ソース領域ＰＳ２ＢはＸ方向（正）側に形成され、ドレイン領域ＰＤ２ＢはＸ方向（負）側に形成されている。
ゲート電極ＧＥＮ２Ａ、ゲート電極ＧＥＮ２Ｂ、ゲート電極ＧＥＰ２Ａおよびゲート電極ＧＥＰ２Ｂは、ゲート配線ＧＨによって電気的に接続されている。ソース領域ＮＳ２Ａおよびソース領域ＮＳ２Ｂは、配線によって接地配線ＧＮＤに電気的に接続されている。ソース領域ＰＳ２Ａおよびソース領域ＰＳ２Ｂは、電源配線ＶＤＤに電気的に接続されている。
ドレイン領域ＮＤ２Ａおよびドレイン領域ＮＤ２Ｂは、ソース領域ＮＳ１Ａおよびソース領域ＮＳ１Ｂに電気的に接続されている。ドレイン領域ＰＤ２Ａおよびドレイン領域ＰＤ２Ｂは、ドレイン領域ＮＤ１Ａ、ドレイン領域ＮＤ１Ｂ、ドレイン領域ＰＤ１Ａおよびドレイン領域ＰＤ１Ｂに電気的に接続されている。
なお、これ以外の平面構造については、第１例に係る図４６に示される平面構造と同様であり、また、断面構造（図示せず）については、第１例に係る図４７に示される断面構造と同様である。このため、同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
次に、上述した半導体装置の製造方法は、素子形成領域やゲート配線のパターンが追加されるだけで、第１例に係る製造方法と実質的に同じである。特に、ゲート電極ＧＥＮ１Ａ、ゲート電極ＧＥＮ１Ｂ、ゲート電極ＧＥＰ１Ａ、ゲート電極ＧＥＰ１Ｂ、ゲート電極ＧＥＮ２Ａ、ゲート電極ＧＥＮ２Ｂ、ゲート電極ＧＥＰ２Ａおよびゲート電極ＧＥＰ２Ｂは、ダブルパターニングによって形成されている。
たとえば、ゲート電極ＧＥＮ１Ａ、ゲート電極ＧＥＰ１Ａ、ゲート電極ＧＥＮ２Ａおよびゲート電極ＧＥＰ２Ａが一のマスクのパターンに基づいて形成され、ゲート電極ＧＥＮ１Ｂ、ゲート電極ＧＥＰ１Ｂ、ゲート電極ＧＥＮ２Ｂおよびゲート電極ＧＥＰ２Ｂが他のマスクのパターンに基づいて形成される。
これにより、ゲート電極ＧＥＮ１Ａ、ゲート電極ＧＥＰ１Ａ、ゲート電極ＧＥＮ２Ａおよびゲート電極ＧＥＰ２Ａを含むゲート配線ＧＨと、ゲート電極ＧＥＮ１Ｂ、ゲート電極ＧＥＰ１Ｂ、ゲート電極ＧＥＮ２Ｂおよびゲート電極ＧＥＰ２Ｂを含むゲート配線ＧＨとが、位置ずれを起こして形成されたとしても、ソース・ドレイン拡散容量やコンタクト・ゲート間の容量等を、実施の形態１において説明したのと同じ要領で見積もることができる。したがって、第３例に係るインバータを備えた半導体装置では、ｐチャネル型トランジスタとｎチャネル型トランジスタとがそれぞれ分割されていないインバータを備えた半導体装置の場合よりも、ソース・ドレイン拡散容量やゲート・コンタクト間容量等を抑えることができることがいえる。
また、ゲート電極ＧＥＮ１Ａ、ＧＥＮ１Ｂ、ＧＥＰ１Ａ、ＧＥＰ１Ｂ、ＧＥＮ２Ａ、ＧＥＮ２Ｂ、ＧＥＰ２Ａ、ＧＥＰ２Ｂが、位置ずれを起こしたとしても、分割されていないトランジスタのゲート電極が位置ずれを起こした場合に比べて、素子分離絶縁膜ＥＬやストレスライナー膜ＬＮによって、第１素子形成領域ＥＦＡ〜第８素子形成領域ＥＦＨが受ける応力の変動が抑えられる。
これにより、ｐチャネル型第１トランジスタＰＴＲ１Ａおよびｐチャネル型第２トランジスタＰＴＲ１Ｂの駆動能力と、ｎチャネル型第１トランジスタＮＴＲ１Ａおよびｎチャネル型第２トランジスタＮＴＲ１Ｂの駆動能力とを均一化させることができる。また、ｐチャネル型第３トランジスタＰＴＲ２Ａおよびｐチャネル型第４トランジスタＰＴＲ２Ｂの駆動能力と、ｎチャネル型第３トランジスタＮＴＲ２Ａおよびｎチャネル型第４トランジスタＮＴＲ２Ｂの駆動能力とを均一化させることができる。その結果、インバータの動作を安定させることができる。
（第４例）
次に、第４例に係る半導体装置について説明する。図５８に、ｐチャネル型トランジスタとｎチャネルトランジスタとによって構成される２入力ＮＡＮＤ型の回路図を示す。第４例に係るインバータの回路図は、第３例に係るインバータの回路図と同じである。
次に、インバータの構造について説明する。構造的には、第３例と同様に、第１例に係るインバータに、ｎチャネル型第３トランジスタＮＴＲ２Ａ、ｎチャネル型第４トランジスタＮＴＲ２Ｂ、ｐチャネル型第３トランジスタＰＴＲ２Ａおよびｐチャネル型第４トランジスタＰＴＲ２Ｂを加えた構造とされる。
図５９に示すように、第４例に係る半導体装置では、ソース領域ＮＳ１Ａ、ＮＳ１Ｂ、ＰＳ１Ａ、ＰＳ１Ｂ、ＮＳ２Ａ、ＮＳ２Ｂ、ＰＳ２Ａ、ＰＳ２Ｂは、いずれも、対応するゲート電極ＧＥＮ１Ａ、ＧＥＮ１Ｂ、ＧＥＰ１Ａ、ＧＥＰ１Ｂ、ＧＥＮ２Ａ、ＧＥＮ２Ｂ、ＧＥＰ２Ａ、ＧＥＰ２Ｂに対して、Ｘ方向（正）側に形成されている。また、ドレイン領域ＮＤ１Ａ、ＮＤ１Ｂ、ＰＤ１Ａ、ＰＤ１Ｂ、ＮＤ２Ａ、ＮＤ２Ｂ、ＰＤ２Ａ、ＰＤ２Ｂは、いずれも、対応するゲート電極ＧＥＮ１Ａ、ＧＥＮ１Ｂ、ＧＥＰ１Ａ、ＧＥＰ１Ｂ、ＧＥＮ２Ａ、ＧＥＮ２Ｂ、ＧＥＰ２Ａ、ＧＥＰ２Ｂに対して、Ｘ方向（負）側に形成されている。
なお、これ以外の平面構造については、第３例に係る図５７に示される平面構造と同様であり、また、断面構造（図示せず）については、第１例に係る図４７に示される断面構造と同様である。このため、同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
第４例に係る半導体装置では、第３例と同様に、特に、ゲート電極ＧＥＮ１Ａ、ゲート電極ＧＥＮ１Ｂ、ゲート電極ＧＥＰ１Ａ、ゲート電極ＧＥＰ１Ｂ、ゲート電極ＧＥＮ２Ａ、ゲート電極ＧＥＮ２Ｂ、ゲート電極ＧＥＰ２Ａおよびゲート電極ＧＥＰ２Ｂは、ダブルパターニングによって形成されている。たとえば、ゲート電極ＧＥＮ１Ａ、ゲート電極ＧＥＰ１Ａ、ゲート電極ＧＥＮ２Ａおよびゲート電極ＧＥＰ２Ａが一のマスクのパターンに基づいて形成され、ゲート電極ＧＥＮ１Ｂ、ゲート電極ＧＥＰ１Ｂ、ゲート電極ＧＥＮ２Ｂおよびゲート電極ＧＥＰ２Ｂが他のマスクのパターンに基づいて形成される。
これにより、ゲート電極ＧＥＮ１Ａ、ゲート電極ＧＥＰ１Ａ、ゲート電極ＧＥＮ２Ａおよびゲート電極ＧＥＰ２Ａを含むゲート配線ＧＨと、ゲート電極ＧＥＮ１Ｂ、ゲート電極ＧＥＰ１Ｂ、ゲート電極ＧＥＮ２Ｂおよびゲート電極ＧＥＰ２Ｂを含むゲート配線ＧＨとが、位置ずれを起こして形成されたとしても、ソース・ドレイン拡散容量やコンタクト・ゲート間の容量等を、実施の形態１において説明したのと同じ要領で見積もることができる。したがって、第３例に係るインバータを備えた半導体装置では、ｐチャネル型トランジスタとｎチャネル型トランジスタとがそれぞれ分割されていないインバータを備えた半導体装置の場合よりも、ソース・ドレイン拡散容量やゲート・コンタクト間容量等を抑えることができることがいえる。
また、ゲート電極ＧＥＮ１Ａ、ＧＥＮ１Ｂ、ＧＥＰ１Ａ、ＧＥＰ１Ｂ、ＧＥＮ２Ａ、ＧＥＮ２Ｂ、ＧＥＰ２Ａ、ＧＥＰ２Ｂが、位置ずれを起こしたとしても、分割されていないトランジスタのゲート電極が位置ずれを起こした場合に比べて、素子分離絶縁膜ＥＬやストレスライナー膜ＬＮによって、第１素子形成領域ＥＦＡ〜第８素子形成領域ＥＦＨが受ける応力の変動が抑えられる。
これにより、ｐチャネル型第１トランジスタＰＴＲ１Ａおよびｐチャネル型第２トランジスタＰＴＲ１Ｂの駆動能力と、ｎチャネル型第１トランジスタＮＴＲ１Ａおよびｎチャネル型第２トランジスタＮＴＲ１Ｂの駆動能力とを均一化させることができる。また、ｐチャネル型第３トランジスタＰＴＲ２Ａおよびｐチャネル型第４トランジスタＰＴＲ２Ｂの駆動能力と、ｎチャネル型第３トランジスタＮＴＲ２Ａおよびｎチャネル型第４トランジスタＮＴＲ２Ｂの駆動能力とを均一化させることができる。その結果、インバータの動作を安定させることができる。
実施の形態４
ここでは、フィン型のソース・ドレイン領域を有するトランジスタを備えた半導体装置について説明する。このようなトランジスタは、ＦｉｎＦＥＴ（Field Effect Transistor）と称されている。
（第１例）
まず、図１に示されたトランジスタＴＲＡ、ＴＲＢを、フィン型のトランジスタとした半導体装置について説明する。フィン型のソース・ドレイン領域を有する一つのトランジスタＣＴＲ（図６２参照）が、図６０に示すように、フィン型のソース・ドレイン領域をそれぞれ有するトランジスタＴＲＡとトランジスタＴＲＢとに分割されている。
半導体基板ＳＵＢの表面では、素子分離絶縁膜ＥＬによって、第１素子形成領域ＥＦＡおよび第２素子形成領域ＥＦＢが規定されている。第１素子形成領域ＥＦＡは、複数の素子形成領域部分ＥＦＡ１、ＥＦＡ２、ＥＦＡ３、ＥＦＡ４によって構成される。素子形成領域部分ＥＦＡ１、ＥＦＡ２、ＥＦＡ３、ＥＦＡ４のそれぞれは、Ｘ方向にそれぞれ延在し、Ｙ方向に互いに間隔を隔てて配置されている。第２素子形成領域ＥＦＢは、複数の素子形成領域部分ＥＦＢ１、ＥＦＢ２、ＥＦＢ３、ＥＦＢ４によって構成される。素子形成領域部分ＥＦＢ１、ＥＦＢ２、ＥＦＢ３、ＥＦＢ４のそれぞれは、Ｘ方向にそれぞれ延在し、Ｙ方向に互いに間隔を隔てて配置されている。
素子形成領域部分ＥＦＡ１、ＥＦＡ２、ＥＦＡ３、ＥＦＡ４のＸ方向の長さと、素子形成領域部分ＥＦＢ１、ＥＦＢ２、ＥＦＢ３、ＥＦＢ４のＸ方向の長さとは同じ長さに設定されている。また、素子形成領域部分ＥＦＡ１、ＥＦＡ２、ＥＦＡ３、ＥＦＡ４のＹ方向の長さ（合計）と、素子形成領域部分ＥＦＢ１、ＥＦＢ２、ＥＦＢ３、ＥＦＢ４のＹ方向の長さ（合計）とは同じ長さに設定されている。
すなわち、トランジスタＴＲＡとトランジスタＴＲＢとでは、トンランジスタとしてのサイズが同じサイズに設定されている。素子形成領域部分ＥＦＡ１、ＥＦＡ２、ＥＦＡ３、ＥＦＡ４と素子形成領域部分ＥＦＢ１、ＥＦＢ２、ＥＦＢ３、ＥＦＢ４とは、ゲート配線の最小ピッチに対応する長さＳＰＬ分だけＸ方向に互いにずれて配置されている。
トランジスタＴＲＡは、ゲート電極ＧＥＡと、それぞれ複数のソース領域ＳＡおよびドレイン領域ＤＡとを有する。ゲート電極ＧＥＡは、複数の素子形成領域部分ＥＦＡ１〜ＥＦＡ４（第１素子形成領域ＥＦＡ）のそれぞれを横切るように形成されている。ソース領域ＳＡは、ゲート電極ＧＥＡに対してＸ方向（負）側に位置する素子形成領域部分ＥＦＡ１〜ＥＦＡ４のそれぞれに形成され、ドレイン領域ＤＡは、ゲート電極ＧＥＡに対してＸ方向（正）側に位置する素子形成領域部分ＥＦＡ１〜ＥＦＡ４のそれぞれに形成されている。
トランジスタＴＲＢは、ゲート電極ＧＥＢと、それぞれ複数のソース領域ＳＢおよびドレイン領域ＤＢとを有する。ゲート電極ＧＥＢは、複数の素子形成領域部分ＥＦＢ１〜ＥＦＢ４（第２素子形成領域ＥＦＢ）のそれぞれを横切るように形成されている。ソース領域ＳＢは、ゲート電極ＧＥＢに対してＸ方向（負）側に位置する素子形成領域部分ＥＦＢ１〜ＥＦＢ４のそれぞれに形成され、ドレイン領域ＤＢは、ゲート電極ＧＥＢに対してＸ方向（正）側に位置する素子形成領域部分ＥＦＢ１〜ＥＦＢ４のそれぞれに形成されている。ゲート電極ＧＥＡとゲート電極ＧＥＢとは互いに繋がっており、ゲート配線ＧＨの一部をなす。
なお、これ以外の平面構造については、図１に示される平面構造と同様であり、また、素子形成領域ＥＦＡ、ＥＦＢをＸ方向に横切る断面構造（図示せず）については、図２に示される断面構造と同様である。このため、同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
第１例に係る半導体装置の製造方法は、素子形成領域ＥＦＡ、ＥＦＢが、複数の素子形成領域部分ＥＦＡ１〜ＥＦＡ４、ＥＦＢ１〜ＥＦＢ４によって構成される他は、図１等に示す半導体装置の製造方法と同じであり、ゲート電極ＧＥＡおよびゲート電極ＧＥＢは、ダブルパターニングによって形成されている。たとえば、ゲート電極ＧＥＡが一のマスクのパターンに基づいて形成され、ゲート電極ＧＥＢが他のマスクのパターンに基づいて形成される。
これにより、たとえば、図６１に示すように、ゲート電極ＧＥＡを含むゲート配線ＧＨと、ゲート電極ＧＥＢを含むゲート配線ＧＨとが、位置ずれを起こして形成されたとしても、ソース・ドレイン拡散容量やコンタクト・ゲート間の容量等を、実施の形態１において説明したのと同じ要領で見積もることができる。したがって、第１例に係る半導体装置では、図６２に示す、さらに他の比較例に係るフィン型のトランジスタを備えた半導体装置の場合よりも、ソース・ドレイン拡散容量やゲート・コンタクト間容量等を抑えることができることがいえる。
（第２例）
次に、図２８に示された直列に接続されたトランジスタＴＲ１Ａ、ＴＲ１ＢおよびトランジスタＴＲ２Ａ、ＴＲ２Ｂを、フィン型のトランジスタとした半導体装置について説明する。
図６３に示すように、直列に接続される一方のフィン型のトランジスタが、フィン型のソース・ドレイン領域をそれぞれ有する第１トランジスタＴＲ１Ａと第２トランジスタＴＲ１Ｂとに分割され、直列に接続される他方のフィン型のトランジスタが、第１トランジスタＴＲ２Ａと第２トランジスタＴＲ２Ｂとに分割されている。
トランジスタＴＲ１Ａは、ゲート電極ＧＥ１Ａと、それぞれ複数のソース領域Ｓ１Ａおよびドレイン領域Ｄ１Ａとを有する。ゲート電極ＧＥ１Ａは、複数の素子形成領域部分ＥＦＡ１〜ＥＦＡ４（第１素子形成領域ＥＦＡ）のそれぞれを横切るように形成されている。ソース領域Ｓ１Ａは、ゲート電極ＧＥ１Ａに対してＸ方向（負）側に位置する素子形成領域部分ＥＦＡ１〜ＥＦＡ４のそれぞれに形成され、ドレイン領域Ｄ１Ａは、ゲート電極ＧＥ１Ａに対してＸ方向（正）側に位置する素子形成領域部分ＥＦＡ１〜ＥＦＡ４のそれぞれに形成されている。
トランジスタＴＲ１Ｂは、ゲート電極ＧＥ１Ｂと、それぞれ複数のソース領域Ｓ１Ｂおよびドレイン領域Ｄ１Ｂとを有する。ゲート電極ＧＥ１Ｂは、複数の素子形成領域部分ＥＦＢ１〜ＥＦＢ４（第２素子形成領域ＥＦＢ）のそれぞれを横切るように形成されている。ソース領域Ｓ１Ｂは、ゲート電極ＧＥ１Ｂに対してＸ方向（負）側に位置する素子形成領域部分ＥＦＢ１〜ＥＦＢ４のそれぞれに形成され、ドレイン領域Ｄ１Ｂは、ゲート電極ＧＥ１Ｂに対してＸ方向（正）側に位置する素子形成領域部分ＥＦＢ１〜ＥＦＢ４のそれぞれに形成されている。
トランジスタＴＲ２Ａは、ゲート電極ＧＥ２Ａと、それぞれ複数のソース領域Ｓ２Ａおよびドレイン領域Ｄ２Ａとを有する。ゲート電極ＧＥ２Ａは、複数の素子形成領域部分ＥＦＡ１〜ＥＦＡ４（第１素子形成領域ＥＦＡ）のそれぞれを横切るように形成されている。ソース領域Ｓ２Ａは、ゲート電極ＧＥ２Ａに対してＸ方向（負）側に位置する素子形成領域部分ＥＦＡ１〜ＥＦＡ４のそれぞれに形成され、ドレイン領域Ｄ２Ａは、ゲート電極ＧＥ２Ａに対してＸ方向（正）側に位置する素子形成領域部分ＥＦＡ１〜ＥＦＡ４のそれぞれに形成されている。
トランジスタＴＲ２Ｂは、ゲート電極ＧＥ２Ｂと、それぞれ複数のソース領域Ｓ２Ｂおよびドレイン領域Ｄ２Ｂとを有する。ゲート電極ＧＥ２Ｂは、複数の素子形成領域部分ＥＦＢ１〜ＥＦＢ４（第２素子形成領域ＥＦＢ）のそれぞれを横切るように形成されている。ソース領域Ｓ２Ｂは、ゲート電極ＧＥ２Ｂに対してＸ方向（負）側に位置する素子形成領域部分ＥＦＢ１〜ＥＦＢ４のそれぞれに形成され、ドレイン領域Ｄ２Ｂは、ゲート電極ＧＥ２Ｂに対してＸ方向（正）側に位置する素子形成領域部分ＥＦＢ１〜ＥＦＢ４のそれぞれに形成されている。
ゲート電極ＧＥ１Ａとゲート電極ＧＥ１Ｂとは互いに繋がっており、ゲート配線ＧＨ１の一部をなす。ゲート電極ＧＥ２Ａとゲート電極ＧＥ２Ｂとは互いに繋がっており、ゲート配線ＧＨ２の一部をなす。
なお、これ以外の平面構造については、図２８に示される平面構造と同様であり、また、素子形成領域ＥＦＡ、ＥＦＢをＸ方向に横切る断面構造（図示せず）については、図２９に示される断面構造と同様である。このため、同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
第２例に係る半導体装置の製造方法は、素子形成領域ＥＦＡ、ＥＦＢが、複数の素子形成領域部分ＥＦＡ１〜ＥＦＡ４、ＥＦＢ１〜ＥＦＢ４によって構成される他は、図２８等に示す半導体装置の製造方法と同じであり、ゲート電極ＧＥ１Ａ、ＧＥ１Ｂ、ＧＥ２Ａ、ＧＥ２Ｂは、ダブルパターニングによって形成されている。たとえば、ゲート電極ＧＥ１Ａ、ＧＥ２Ｂは一のマスクのパターンに基づいて形成され、ゲート電極ＧＥ２Ａ、ＧＥ１Ｂは他のマスクのパターンに基づいて形成される。
このとき、第１マスクのアライメントのずれと、第２マスクのアライメントのずれによって、ゲート電極（ゲート配線）が位置ずれを起こすことがあり、位置ずれを起こしたゲート電極の配置の代表的な例を、図４１〜図４４に倣い、図６４、図６５、図６６および図６７にそれぞれ示す。
第２例に係る半導体装置では、直列に接続される一方のフィン型のトランジスタが、第１トランジスタＴＲ１Ａと第２トランジスタＴＲ１Ｂとに分割され、直列に接続される他方のフィン型のトランジスタが、第１トランジスタＴＲ２Ａと第２トランジスタＴＲ２Ｂとに分割されている。
これにより、ゲート電極ＧＥ１Ａ、ＧＥ１Ｂ、ＧＥ２Ａ、ＧＥ２Ｂが、たとえ、図６４〜図６７のそれぞれに示されるようにずれて形成されたとしても、ソース・ドレイン拡散容量やコンタクト・ゲート間の容量等を、実施の形態１において説明したのと同じ要領で見積もることができる。したがって、第２例に係るフィン型のトランジスタを備えた半導体装置では、第１例に係るフィン型のトランジスタを備えた半導体装置と同様に、ソース・ドレイン拡散容量やゲート・コンタクト間容量等を抑えることができる。
また、ゲート電極ＧＥ１Ａ、ＧＥ１Ｂ、ＧＥ２Ａ、ＧＥ２Ｂが位置ずれを起こしたとしても、素子分離絶縁膜ＥＬやストレスライナー膜ＬＮによって、第１素子形成領域ＥＦＡおよび第２素子形成領域ＥＦＢが受ける応力の変動が抑えられる。これにより、第１トランジスタＴＲ１Ａ、第２トランジスタＴＲ１Ｂ、第１トランジスタＴＲ２Ａおよび第２トランジスタＴＲ２Ｂのそれぞれの駆動能力を均一化することができる。
なお、上述した各実施の形態では、説明の便宜上、図６８に示すように、第１マスクに基づいて形成されるＸ方向に延在するゲート配線ＧＨと、第２マスクに基づいて形成されるＸ方向に延在するゲート配線ＧＨとが、Ｙ方向に延在する部分によって互いに接続される構造を示した。
第１マスクおよび第２マスクの相対的なＸ方向のずれとＹ方向のずれを考慮すると、その相対的なずれ量に基づいて、Ｘ方向に寸法ＬＸ、Ｙ方向には寸法ＬＹを有するゲートのパターン（図６９参照）を第１マスクまたは第２マスクに形成するようにしてもよい。こうすることで、図６９に示すように、第１マスクに基づいて形成されるゲート配線ＧＨと第２マスクに基づいて形成されるゲート配線ＧＨとを確実に接続することができる。
また、各実施の形態において説明した構成は、必要に応じて適宜組み合わせることが可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＳＵＢ 半導体基板、ＥＬ 素子分離絶縁膜、ＥＦＡ 第１素子形成領域、ＥＦＢ 第２素子形成領域、ＥＦＣ 第３素子形成領域、ＥＦＤ 第４素子形成領域、ＥＦＥ 第５素子形成領域、ＥＦＦ 第６素子形成領域、ＥＦＧ 第７素子形成領域、ＥＦＨ 第８素子形成領域、ＥＦＡ１、ＥＦＡ２、ＥＦＡ３、ＥＦＡ４ 素子形成領域部分、ＥＦＢ１、ＥＦＢ２、ＥＦＢ３、ＥＦＢ４ 素子形成領域部分、ＧＳ ゲート酸化膜、ＧＨ ゲート配線、ＴＲＡ 第１トランジスタ、ＧＥＡ ゲート電極、ＳＡ ソース領域、ＤＡ ドレイン領域、ＴＲＢ 第２トランジスタ、ＧＥＢ ゲート電極、ＳＢ ソース領域、ＤＢ ドレイン領域、ＳＷＦ サイドウォール膜、ＬＮ ストレスライナー膜、ＩＬ 層間酸化膜、ＨＬ コンタクトホール、ＰＧ コンタクトプラグ、Ｗ 配線、ＳＰＬ 長さ、ＰＴ ピッチ、ＰＳＦ ポリシリコン膜、ＲＥＳ フォトレジスト、ＭＳＫ１ 第１マスク、ＲＰ１ レジストパターン、ＭＳＫ２ 第２マスク、ＲＰ２ レジストパターン、ＲＰ レジストパターン、ＧＨ１ 第１ゲート配線、ＴＲ１Ａ 第１トランジスタ、Ｓ１Ａ ソース領域、Ｄ１Ａ ドレイン領域、ＧＥ１Ａ ゲート電極、ＴＲ１Ｂ 第２トランジスタ、Ｓ１Ｂ ソース領域、Ｄ１Ｂ ドレイン領域、ＧＥ１Ｂ ゲート電極、ＧＨ２ 第２ゲート配線、ＴＲ２Ａ 第１トランジスタ、Ｓ２Ａ ソース領域、Ｄ２Ａ ドレイン領域、ＧＥ２Ａ ゲート電極、ＴＲ２Ｂ 第２トランジスタ、Ｓ２Ｂ ソース領域、Ｄ２Ｂ ドレイン領域、ＧＥ２Ｂ ゲート電極、ＩＮＶ インバータ、ＰＴＲ１Ａ ｐチャネル型第１トランジスタ、ＰＳ１Ａ ソース領域、ＰＤ１Ａ ドレイン領域、ＧＥＰ１Ａ ゲート電極、ＰＴＲ１Ｂ ｐチャネル型第２トランジスタ、ＰＳ１Ｂ ソース領域、ＰＤ１Ｂ ドレイン領域、ＧＥＰ１Ｂ ゲート電極、ＰＴＲ２Ａ ｐチャネル型第３トランジスタ、ＰＳ２Ａ ソース領域、ＰＤ２Ａ ドレイン領域、ＧＥＰ２Ａ ゲート電極、ＰＴＲ２Ｂ ｐチャネル型第４トランジスタ、ＰＳ２Ｂ ソース領域、ＰＤ２Ｂ ドレイン領域、ＧＥ２Ｂ ゲート電極、ＮＴＲ１Ａ ｎチャネル型第１トランジスタ、ＮＳ１Ａ ソース領域、ＮＤ１Ａ ドレイン領域、ＧＥＮ１Ａ ゲート電極、ＮＴＲ１Ｂ ｎチャネル型第２トランジスタ、ＮＳ１Ｂ ソース領域、ＮＤ１Ｂ ドレイン領域、ＧＥＮ１Ｂ ゲート電極、ＮＴＲ２Ａ ｎチャネル型第３トランジスタ、ＮＳ２Ａ ソース領域、ＮＤ２Ａ ドレイン領域、ＧＥＮ２Ａ ゲート電極、ＮＴＲ２Ｂ ｎチャネル型第４トランジスタ、ＮＳ２Ｂ ソース領域、ＮＤ２Ｂ ドレイン領域、ＧＥＮ２Ｂ ゲート電極、ＶＤＤ 電源配線、ＧＮＤ 接地配線。

Claims (10)

  1. 半導体基板と、
    前記半導体基板の表面にそれぞれ規定された、第１素子形成領域および前記第１素子形成領域とは第１方向に離間して配置された第２素子形成領域を含む素子形成領域と、
    前記第１素子形成領域に形成された第１トランジスタおよび前記第２素子形成領域に形成された第２トランジスタを含む、前記素子形成領域に形成されたトランジスタと
    を備え、
    前記第１トランジスタは、第１ゲート電極、第１ソース領域および第１ドレイン領域を含み、
    前記第２トランジスタは、第２ゲート電極、第２ソース領域および第２ドレイン領域を含み、
    前記第１ゲート電極と前記第２ゲート電極とは、電気的に接続されるとともに、それぞれ前記第１方向に沿って形成され、
    前記第１ソース領域と前記第２ソース領域とが電気的に接続され、
    前記第１ドレイン領域と前記第２ドレイン領域とが電気的に接続され、
    前記第１素子形成領域のサイズと前記第２素子形成領域のサイズとは、同じサイズに設定され、
    前記第１素子形成領域と前記第２素子形成領域とは、前記第１方向と交差する第２方向に、最小ピッチに相当する距離をもって互いにずれて配置された、半導体装置。
  2. 前記トランジスタは、
    前記第１素子形成領域に形成された第３トランジスタと、
    前記第２素子形成領域に形成された第４トランジスタと
    を含み、
    前記第１トランジスタと前記第３トランジスタとは直列に接続され、
    前記第２トランジスタと前記第４トランジスタとは直列に接続され、
    前記第３トランジスタの第３ゲート電極と前記第４トランジスタの第４ゲート電極とは、電気的に接続されるとともに、それぞれ前記第１方向に沿って形成された、請求項１記載の半導体装置。
  3. 前記素子形成領域は、第３素子形成領域および第４素子形成領域を含み、
    前記トランジスタは、
    前記第３素子形成領域に形成された第３トランジスタと、
    前記第４素子形成領域に形成された第４トランジスタと
    を含み、
    前記第３トランジスタは、第３ゲート電極、第３ソース領域および第３ドレイン領域を含み、
    前記第４トランジスタは、第４ゲート電極、第４ソース領域および第４ドレイン領域を含み、
    前記第３素子形成領域のサイズと前記第４素子形成領域のサイズとは、同じサイズに設定され、
    前記第３ゲート電極と前記第４ゲート電極とは、前記第１ゲート電極および前記第２ゲート電極に電気的に接続されるとともに、前記第１方向に沿って形成され、
    前記第３素子形成領域と前記第４素子形成領域とは、前記第２方向に、最小ピッチに相当する距離をもって互いにずれて配置され、
    前記第１トランジスタおよび前記第２トランジスタは第１導電型のチャネルを有し、
    前記第３トランジスタおよび前記第４トランジスタは第２導電型のチャネルを有し、
    前記第３ソース領域と前記第４ソース領域とが電気的に接続され、
    前記第３ドレイン領域と前記第４ドレイン領域とが電気的に接続された、請求項１記載の半導体装置。
  4. 前記第１ソース領域は、前記第１ゲート電極に対して前記第２方向に形成され、
    前記第２ソース領域は、前記第２ゲート電極に対して前記第２方向とは反対の方向に形成され、
    前記第３ソース領域は、前記第３ゲート電極に対して前記第２方向とは反対の方向に形成され、
    前記第４ソース領域は、前記第４ゲート電極に対して前記第２方向に形成された、請求項３記載の半導体装置。
  5. 前記第１ソース領域は、前記第１ゲート電極に対して前記第２方向に形成され、
    前記第２ソース領域は、前記第２ゲート電極に対して前記第２方向に形成され、
    前記第３ソース領域は、前記第３ゲート電極に対して前記第２方向に形成され、
    前記第４ソース領域は、前記第４ゲート電極に対して前記第２方向に形成された、請求項３記載の半導体装置。
  6. 前記第１素子形成領域は、前記第２方向にそれぞれ延在し、前記第１方向に互いに間隔を隔てて配置された複数の第１フィンによって形成され、
    前記第２素子形成領域は、前記第２方向にそれぞれ延在し、前記第１方向に互いに間隔を隔てて配置された複数の第２フィンによって形成された、請求項１〜５のいずれかに記載の半導体装置。
  7. 半導体基板の表面に、第１素子形成領域および前記第１素子形成領域とは第１方向に離間して配置される第２素子形成領域を含む素子形成領域を規定する工程と、
    前記第１素子形成領域に第１トランジスタを形成し、前記第２素子形成領域に第２トランジスタを形成する工程を含む、前記素子形成領域にトランジスタを形成する工程と
    を有し、
    前記トランジスタを形成する工程は、ダブルパターニングにより、前記第１素子形成領域に配置されて前記第１方向に沿って延在する第１ゲート電極と、前記第２素子形成領域に配置されて前記第１方向に沿って延在する第２ゲート電極とを形成する工程を含む、ゲート電極を形成する工程を備え、
    前記第１素子形成領域および前記第２素子形成領域を規定する工程は、前記第１素子形成領域のサイズと前記第２素子形成領域のサイズとを同じサイズに設定し、前記第１素子形成領域と前記第２素子形成領域とを、前記第１方向と交差する第２方向に、最小ピッチに相当する距離をもって互いにずらして規定する工程を備えた、半導体装置の製造方法。
  8. 前記トランジスタを形成する工程は、前記第１素子形成領域に、前記第１トランジスタと直列に接続される第３トランジスタを形成し、前記第２素子形成領域に、前記第２トランジスタと直列に接続される第４トランジスタを形成する工程を含み、
    前記ゲート電極を形成する工程は、前記ダブルパターニングにより、前記第１素子形成領域に配置されて前記第１方向に沿って延在する第３ゲート電極と、前記第２素子形成領域に配置されて前記第１方向に沿って延在する第４ゲート電極とを形成する工程を含む、請求項７記載の半導体装置の製造方法。
  9. 前記素子形成領域を規定する工程は、第３素子形成領域および第４素子形成領域を規定する工程を含み、
    前記トランジスタを形成する工程は、前記第３素子形成領域に第３トランジスタを形成し、前記第４素子形成領域に第４トランジスタを形成する工程を含み、
    前記ゲート電極を形成する工程は、前記ダブルパターニングにより、前記第３素子形成領域に配置されて前記第１方向に沿って延在する第３ゲート電極と、前記第４素子形成領域に配置されて前記第１方向に沿って延在する第４ゲート電極とを形成する工程を含み、
    前記第３素子形成領域および前記第４素子形成領域を規定する工程は、前記第３素子形成領域のサイズと前記第４素子形成領域のサイズとを同じサイズに設定し、前記第３素子形成領域と前記第４素子形成領域とを、前記第２方向に、最小ピッチに相当する距離をもって互いにずらして規定する工程を備え、
    前記第１トランジスタおよび前記第２トランジスタを形成する工程は、第１導電型のチャネルとする工程を含み、
    前記第３トランジスタおよび前記第４トランジスタを形成する工程は、第２導電型のチャネルとする工程を含む、請求項７記載の半導体装置の製造方法。
  10. 前記第１素子形成領域を規定する工程は、前記第２方向にそれぞれ延在し、前記第１方向に互いに間隔を隔てて配置された複数の第１フィンを規定する工程を含み、
    前記第２素子形成領域を規定する工程は、前記第２方向にそれぞれ延在し、前記第１方向に互いに間隔を隔てて配置された複数の第２フィンを規定する工程を含む、請求項７〜９のいずれかに記載の半導体装置の製造方法。
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