JP5120100B2 - 半導体装置の製造方法及びレチクルの形成方法 - Google Patents

Description

本発明は、ダブルパターニングによりパターンを形成する工程を有する半導体装置の製造方法及びこれに用いるレチクルの形成方法に関する。

半導体装置の微細化に対する要求は絶え間なく続いており、近年では、半導体装置の製造プロセスで用いられる露光装置の解像限界よりも小さな微細ピッチのパターンを形成することが要求されている。

これに伴い、近時では、ダブルパターニング等の手法を用い、微細ピッチのパターンを形成するためのプロセスの構築が行われるようになってきている。

ダブルパターニングでは、微細ピッチを有する回路パターンを形成する場合において、回路パターンを、より大きなピッチを有する２つの部分パターンに分割する。分割した２つの部分パターンがそれぞれ形成された２枚のレチクルを用いたパターニング工程を繰り返すことにより、回路パターンを基板上に形成する。形成すべき回路パターンの微細ピッチが露光装置の解像限界よりも小さい場合においては、回路パターンを、露光装置の解像限界以上の大きなピッチを有する部分パターンに分割する。こうして、ダブルパターニングによれば、既存の露光装置を用いて、その解像限界よりも小さい微細ピッチの回路パターンを形成することができる。

図１９は、ダブルパターニングにおける回路パターンの分割の一例を示す平面図である。図１９（ａ）は、ダブルパターニングにより形成すべき回路パターンを示している。ダブルパターニングでは、図１９（ａ）に“ＦＵＪＩＴＳＵ”で示される回路パターン２００を、図１９（ｂ）に示す第１の部分パターン２００ａと、図１９（ｃ）に示す第２の部分パターン２００ｂとに分割する。

一方、半導体装置におけるパターンの微細化の進行に伴い、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法を代表とする平坦化技術が不可欠なものとなってきている。

ＣＭＰ法により導電膜が埋め込まれる回路パターンを形成するためのレチクルにおいては、回路パターンとともに、ＣＭＰダミーと称されるダミーパターンを導入することが行われている。かかるレチクルを用いて、回路パターンとともにＣＭＰダミーを露光することにより、基板上に転写されるパターン密度の平均化を図っている。こうしてダミーパターンによりパターン密度の平均化を図ることで、ＣＭＰ法による平坦化後の基板の平坦性を向上することができる。

図２０は、回路パターンに対するＣＭＰダミーの発生の一例を示す平面図である。図２０（ａ）に示す“ＦＵＪＩＴＳＵ”で示される回路パターン２００に対して、ＣＭＰダミー２０２は、図２０（ｂ）に示すように、回路パターン２００を囲む帯状の領域に一律に配置される。
特開２００３−２４８２９６号公報 C. Hedlund, H.-O. Blom, and S. Berg , J. Vac. Sci. Technol. A 12, 1962 (1994)

ダブルパターニングにおいては、回路パターンを分割した部分パターンが形成された複数枚のレチクルが用いられる。

このようなダブルパターニングにおいて、ＣＭＰダミー等のようなダミーパターンを複数枚のレチクルのいずれに導入するかによって、複数枚のレチクルのパターン領域のパターン占有率に差異が生じることになる。パターン占有率に差異がある複数枚のレチクルを用いたダブルパターニングにより基板上に回路パターンを形成すると、形成される回路パターンの線幅やエッチング後の断面形状が大きな影響を受けるものと考えられる。すなわち、用いたレチクルによって基板上に形成される回路パターンの線幅が大きく変動する場合があると考えられる。また、エッチングにより回路パターンを基板上に形成する際に、アンダーエッチングやオーバーエッチングが発生する場合があると考えられる。

本発明の目的は、ダブルパターニングにより回路パターンを基板上に形成する場合において、回路パターンの線幅を均一にするとともに、アンダーエッチング及びオーバーエッチングの発生を防止し得る半導体装置の製造方法及びこれに用いるレチクルの形成方法を提供することにある。

本発明の一観点によれば、回路パターンを第１の部分パターンと第２の部分パターンとに分割し、前記回路パターンに対して発生させたダミーパターンを第１のダミーパターンと第２のダミーパターンとに分割し、前記第１の部分パターンと前記第１のダミーパターンとが形成された第１のレチクルと、前記第２の部分パターンと前記第２のダミーパターンとが形成された第２のレチクルとを用いて、前記回路パターンと前記ダミーパターンとを基板上に転写する半導体装置の製造方法であって、前記第１の部分パターンと前記第１のダミーパターンとが形成された第１のパターン領域を有する前記第１のレチクルを用いて、前記第１の部分パターンと前記第１のダミーパターンとを前記基板上に転写する工程と、前記第２の部分パターンと前記第２のダミーパターンとが形成された第２のパターン領域を有する前記第２のレチクルを用いて、前記第２の部分パターンと前記第２のダミーパターンとを前記基板上に転写する工程とを有し、前記第１のパターン領域と前記第２のパターン領域とは、パターン占有率が互いにほぼ等しくなっており、前記第１のダミーパターン及び／又は前記第２のダミーパターンの大きさは、前記第１のパターン領域と前記第２のパターン領域のパターン占有率が互いにほぼ等しくなるように、前記ダミーパターンに比べて縮小又は拡大されていることを特徴とする半導体装置の製造方法が提供される。

また、本発明の他の観点によれば、２回のパターニング工程を繰り返すことにより回路パターンを形成する際に用いられる第１のレチクル及び第２のレチクルを形成するレチクルの形成方法であって、前記回路パターンを第１の部分パターンと第２の部分パターンとに分割し、前記回路パターンに対して発生させたダミーパターンを第１のダミーパターンと第２のダミーパターンとに分割し、前記第１の部分パターンと前記第１のダミーパターンとを前記第１のレチクルの第１のパターン領域に形成し、前記第２の部分パターンと前記第２のダミーパターンとを前記第２のレチクルの第２のパターン領域に形成し、前記第１のパターン領域と前記第２のパターン領域のパターン占有率を互いにほぼ等しくし、前記第１のダミーパターン及び／又は前記第２のダミーパターンの大きさは、前記第１のパターン領域と前記第２のパターン領域のパターン占有率が互いにほぼ等しくなるように、前記ダミーパターンに比べて縮小又は拡大されていることを特徴とするレチクルの形成方法が提供される。

本発明によれば、２回のパターニング工程を繰り返して回路パターンを形成する場合において、第１回目のパターニング工程と第２回目のパターニング工程との間で、エッチングシフト及び基板面に垂直な方向のエッチングレートを互いにほぼ等しくすることができる。したがって、本発明によれば、基板上に形成される回路パターンの線幅を均一にするとともに、アンダーエッチング及びオーバーエッチングの発生を防止することができる。

［本発明の原理］
半導体装置の製造プロセスにおいて、トランジスタ形成後の配線工程を中心としたＢＥＯＬ（Back End of Line）プロセスでは、ＣＭＰ法による平坦化技術が早くから導入されている。

ＣＭＰ法による平坦化技術を用いて導電膜が埋め込まれる回路パターンに対しては、回路パターンとともにＣＭＰダミーと称されるダミーパターンを形成することが行われている。ＣＭＰダミーは、パターンレイアウトにおけるパターン占有面積を均一にするために用いられるものである。ＣＭＰダミーは、通常、回路パターンを囲む領域に、パターン占有面積が均一になるように配置される。

従来のダブルパターニングを必要としない世代の製造プロセスにおいては、回路パターンを囲む領域に、ダミーパターンの発生ルールに従って一律にＣＭＰダミーを配置していた。かかる世代のプロセスにおいては、評価用単体素子群であるＴＥＧ（Test Element Group）間の配線密度の相違により、特定のＴＥＧを用いて条件出しを行ったプロセス条件を流用することが不可能となる問題が存在していた。すなわち、配線密度の相違が存在すると、ウェハ面内におけるエッチングが不足するアンダーエッチングや、エッチングが過剰となるオーバーエッチングが発生することになる。この結果、半導体装置の製造歩留まりが低下することになる。

ダブルパターニングでは、露光工程及びエッチング工程を含む２回のパターニング工程が繰り返される。このため、上記と同様のアンダーエッチングやオーバーエッチングが発生したのでは、大きく製造歩留まりが低下すると考えられる。

また、ダブルパターニングにおいては、形成すべき回路パターンが分割された２つの部分パターンがそれぞれ形成された２枚のレチクルが用いられる。このようなダブルパターニングにおいては、ダミーパターンをいずれのレチクルに配置するかによって、回路パターンの線幅の変動が生じることになると考えられる。また、アンダーエッチング或いはオーバーエッチングが発生することになると考えられる。これらダミーパターンにおける線幅の変動、アンダーエッチングやオーバーエッチングは、ダミーパターンの配置に伴って２枚のレチクル間に生じるパターン領域のパターン占有率の差異に起因する。

ここで、レチクルのパターン領域のパターン占有率と、エッチングシフト及び基板面に垂直な方向のエッチングレートとの関係について図１乃至図３を用いて説明する。図１は、エッチングシフトを説明する図である、図２は、パターン占有率とエッチングシフトとの関係を示すグラフである。図３は、パターン占有率と基板面に垂直な方向のエッチングレートとの関係を示すグラフである。

まず、パターン占有率とエッチングシフトとの関係について説明する。

図１（ａ）は、露光工程及び現像工程によりレチクルからフォトレジスト膜１００に転写されたパターン１０２を示す平面図である。図示するように、フォトレジスト膜１００には、線幅Ａのパターン１０２が転写されている。

これに対して、図１（ｂ）は、図１（ａ）に示すフォトレジスト膜１００をマスクとするエッチングにより基板１０４上に形成されたパターン１０６を示す平面図である。図示するように、図１（ａ）に示すフォトレジスト膜１００をマスクとするエッチングにより、基板１０４上には、線幅Ｂのパターン１０６が形成されている。

エッチングシフトは、フォトレジスト膜１００に転写されたパターン１０２の線幅Ａと、フォトレジスト膜１００をマスクとするエッチングにより基板１０４上に形成されたパターン１０６の線幅Ｂとの差Ａ−Ｂとして定義される。

このようなエッチングシフトは、使用するレチクルのパターン領域のパターン占有率に依存して変化する。図２は、パターン占有率とエッチングシフトとの関係の一例として、パターン占有率の増加に伴ってエッチングシフトが増加する場合を示している。

このように、エッチングシフトは、レチクルのパターン領域のパターン占有率に依存して変化する。このため、ダブルパターニングでは、使用する２枚のレチクルのパターン領域のパターン占有率が互いに異なると、回路パターンの線幅の変動が生じることになる。

次に、レチクルのパターン領域のパターン占有率と基板面に垂直な方向のエッチングレートとの関係について説明する。

基板面に垂直な方向のエッチングレートも、レチクルのパターン領域のパターン占有率に依存して変化する。図３は、パターン占有率と基板面に垂直な方向のエッチングレートとの関係の一例として、パターン占有率の増加に伴って基板面に垂直な方向のエッチングレートが減少する場合を示している。

このように、基板面に垂直な方向のエッチングレートも、レチクルのパターン領域のパターン占有率に依存して変化する。このため、ダブルパターニングでは、使用する２枚のレチクルのパターン領域のパターン占有率が互いに異なると、回路パターンの線幅の変動のみならず、アンダーエッチングやオーバーエッチングが発生することになる。

ダブルパターニングにおいて使用する２枚のレチクルのうちの一方のみにダミーパターンを発生させた場合、両レチクルのパターン領域のパターン占有率は互いに異なってしまう。このため、ダミーパターンを発生させたレチクルを用いたパターニング工程と、ダミーパターンを発生させていないレチクルを用いたパターニング工程とでは、エッチングシフト及び基板面に垂直な方向のエッチングレートが異なってしまう。

使用する２枚のレチクルのうちの一方のみにダミーパターンを発生させた場合のダブルパターニングについて図４を用いて説明する。

図４は、回路パターンを分割した第１の部分パターン及び第２の部分パターンをそれぞれ第１のレチクル及び第２のレチクルに形成し、第１のレチクルにのみダミーパターンを発生させた場合のダブルパターニングを示している。

まず、第１回目のパターニング工程では、その露光工程において、“ＦＵＪＩＴＳＵ”で示される回路パターンを分割した第１の部分パターンとダミーパターンとが形成された第１のレチクルを用いる。かかる第１のレチクルを用いて、図４（ａ）に示すように、基板１０８上に、第１の部分パターン１１０ａとダミーパターン１１２とを形成する。

次に、第２回目のパターニング工程では、その露光工程において、“ＦＵＪＩＴＳＵ”で示される回路パターンを分割した第２の部分パターンのみが形成された第２のレチクルを用いる。かかる第２のレチクルを用いて、図４（ｂ）に示すように、基板１０８上に、第２の部分パターン１１０ｂを形成する。

こうして、ダブルパターニングにより、図４（ｃ）に示すように、基板１０８上に、第１の部分パターン１１０ａ及び第２の部分パターン１１０ｂから成る“ＦＵＪＩＴＳＵ”で示される回路パターン１１０と、ダミーパターン１１２とが形成される。

図４に示すダブルパターニングにおいて、ダミーパターンが形成された第１のレチクルと、ダミーパターンが形成されていない第２のレチクルとでは、パターン領域のパターン占有率が互いに異なっている。このため、第１のレチクルを用いた第１回目のパターニング工程と、第２のレチクルを用いた第２回目のパターニング工程とでは、エッチングシフト及び基板面に垂直な方向のエッチングレートが互いに異なる。

この結果、基板１０８上に形成された回路パターン１１０においては、線幅が均一ではなく、互いに異なる２種類の線幅が存在する虞がある。また、アンダーエッチングやオーバーエッチングが発生している虞がある。このような線幅の変動は、配線容量や配線抵抗の差の原因となり、回路特性に影響を与える。また、アンダーエッチングはオープン不良の原因となり、オーバーエッチングにより下地の層間絶縁膜や配線層が損傷を受ける。

このように、ダミーパターンを２枚のレチクルのうちの一方のみに形成したのでは、線幅の変動が生じたり、アンダーエッチングやオーバーエッチングが生じ、半導体装置の特性が劣化する虞があると考えられる。

他方、使用する２枚のレチクルの双方に単に同様のダミーパターンを発生させた場合には、ダミーパターンにおいてオーバーエッチングが発生し、下地の層間絶縁膜や配線層が損傷を受けると考えられる。

使用する２枚のレチクルの双方に単に同様のダミーパターンを発生させた場合のダブルパターニングについて図５を用いて説明する。

図５は、回路パターンを分割した第１の部分パターン及び第２の部分パターンをそれぞれ第１のレチクル及び第２のレチクルに形成し、第１のレチクル及び第２のレチクルのそれぞれに単に同様のダミーパターンを発生させた場合のダブルパターニングを示している。

まず、第１回目のパターニング工程では、その露光工程において、“ＦＵＪＩＴＳＵ”で示される回路パターンを分割した第１の部分パターンとダミーパターンとが形成された第１のレチクルを用いる。かかる第１のレチクルを用いて、図５（ａ）に示すように、基板１０８上に、第１の部分パターン１１０ａとダミーパターン１１２とを形成する。

次に、第２回目のパターニング工程では、その露光工程において、“ＦＵＪＩＴＳＵ”で示される回路パターンを分割した第２の部分パターンとダミーパターンとが形成された第２のレチクルを用いる。かかる第２のレチクルを用いて、図５（ｂ）に示すように、基板１０８上に、第２の部分パターン１１０ｂを形成する。

こうして、ダブルパターニングにより、図５（ｃ）に示すように、基板１０８上に、第１の部分パターン１１０ａ及び第２の部分パターン１１０ｂから成る“ＦＵＪＩＴＳＵ”で示される回路パターン１１０と、ダミーパターン１１２とが形成される。

図５に示すダブルパターニングにおいて、第２のレチクルには、第１のレチクルと同様のダミーパターンが形成されている。このため、第１回目のパターニング工程により基板１０８上に既に形成されているダミーパターン１１２の開口部内が、第２回目のパターニング工程において更にエッチングされる。このため、ダミーパターン１１２において、オーバーエッチングが発生し、下地の層間絶縁膜や配線層が損傷を受けてしまうと考えられる。

本願発明者は、鋭意検討した結果、第１のレチクルと第２のレチクルのパターン領域のパターン占有率が互いにほぼ等しくなるように、ダミーパターンをも分割し、分割したダミーパターンを第１のレチクルと第２のレチクルとに形成することに想到した。このようにパターン占有率をほぼ等しくすることにより、第１回目のパターニング工程と第２回目のパターニング工程のエッチングシフト及びエッチングレートを互いにほぼ等しくすることが可能となる。

［第１実施形態］
本発明の第１実施形態による半導体装置の製造方法及びレチクルの形成方法について図６乃至図１２を用いて説明する。図６は、本実施形態による半導体装置の製造方法の露光工程で用いられる露光装置を示す概念図である。図７は、本実施形態による半導体装置の製造方法のダブルパターニングで用いられるレチクルを説明する平面図である。図８は、本実施形態による半導体装置の製造方法のダブルパターニングを示す平面図である。図９は、本実施形態による半導体装置の製造方法のダブルパターニングに用いるレチクルの製造方法を示すフローチャートである。図１０乃至図１２は、本実施形態による半導体装置の製造方法を示す工程断面図である。

本実施形態による半導体装置の製造方法は、露光工程及びエッチング工程を含むパターニング工程を２回繰り返すダブルパターニングにより、回路パターンとともにＣＭＰダミーを基板上に形成するものである。

まず、本実施形態による露光工程で用いられる露光装置について図１を用いて説明する。

図１に示すように、光源１としては、例えばＡｒＦエキシマレーザが用いられており、図１においては光源１が模式的に示されている。

光源１の下方には、光源１から発せられる光を同じ方向に揃えるためのフライアイ２が設けられている。

フライアイ２の下方には、開口絞り３が設けられている。

開口絞り３の下方には、レチクル４が配される。レチクル４には、基板６上に転写すべき回路パターン及びダミーパターンが形成された例えば正方形状のパターン領域４ａが形成されている。パターン領域４ａを周辺領域は、遮光膜が形成された遮光帯領域４ｂとなっている。

本実施形態では、後述する２枚のレチクルを用意し、それぞれを用いた露光工程を含む２回のパターニング工程を行うダブルパターニングにより、基板上に回路パターン及びダミーパターンを形成する。

レチクル４の下方には、投影レンズ５が配される。

投影レンズ５の下方には、半導体基板（半導体ウェハ）等の基板６が配される。

このような露光装置を用いて露光を行うと、レチクル４上に形成されたパターンが基板６上に転写されることとなる。

次に、本実施形態によるダブルパターニングに用いる２枚のレチクル及びその形成方法について図７を用いて説明する。

図７（ａ）は、ダブルパターニングにより形成すべき回路パターン及びダミーパターンを示す平面図である。

図７（ａ）に示すように、形成すべき回路パターン１０は、便宜上、紙面横方向に配置された“ＦＵＪＩＴＳＵ”で示されるものとする。回路パターン１０は、例えば、使用する露光装置の解像限界よりも小さいピッチのパターンを含むものである。なお、一般に、露光装置の解像限界を示す解像度Ｒは、露光波長をλ、投影レンズの開口数をＮＡ、露光後の現像プロセス等によって定まるプロセス定数をｋ１として、レーリー（Rayleigh）の式Ｒ＝ｋ１×（λ／ＮＡ）で表される。

回路パターン１０を囲む帯状の領域には、ＣＭＰダミーとして、正方形状のダミーパターン１２が配置される。ダミーパターン１２は、例えば、回路パターン１０を囲む帯状の領域において、行方向（紙面横方向）及び列方向（紙面縦方向）に所定のピッチで配置され、隣接する行間で互いに半ピッチずれた千鳥格子状に配置される。

本実施形態では、図７（ａ）に示す回路パターン１０及びダミーパターン１２を、第１回目のパターニング工程で使用する第１のレチクルのパターン領域及び第２回目のパターニング工程で使用する第２のレチクルのパターン領域に分割して形成する。

図７（ｂ）及び図７（ｃ）は、それぞれ第１のレチクルのパターン領域及び第２のレチクルのパターン領域に形成されるパターンを示している。

まず、回路パターン１０を、図７（ｂ）及び図７（ｃ）に示すように、第１の部分パターン１０ａと第２の部分パターン１０ｂとに分割する。すなわち、第１の部分パターン１０ａは、第１のレチクルのパターン領域に形成する。第２の部分パターン１０ｂは、第２のレチクルのパターン領域に形成する。第１の部分パターン１０ａ及び第２の部分パターン１０ｂは、例えば、使用する露光装置の解像限界以上のピッチをそれぞれ有するものとする。

さらに、本実施形態では、ダミーパターン１２を、図７（ｂ）及び図７（ｃ）に示すように、第１のダミーパターン１２ａと第２のダミーパターン１２ｂとに分割する。すなわち、第１のダミーパターン１２ａは、第１のレチクルのパターン領域に形成する。第２のダミーパターン１２ｂは、第２のレチクルのパターン領域に形成する。

ダミーパターン１２は、第１のレチクルと第２のレチクルのパターン領域のパターン占有率が互いにほぼ等しくなるように、第１のダミーパターン１２ａと第２のダミーパターン１２ｂとに分割する。換言すると、ダミーパターン１２は、第１のレチクルと第２のレチクルのパターン領域の開口率が互いにほぼ等しくなるように、第１のダミーパターン１２ａと第２のダミーパターン１２ｂとに分割する。例えば、図７（ａ）に示す千鳥格子状に配置されたダミーパターン１２を、図７（ｂ）及び図７（ｃ）に示すように、列方向（紙面縦方向）の一列おきに、第１のダミーパターン１２ａと第２のダミーパターン１２ｂとに分割する。

なお、ダミーパターン１２の分割は、第１のレチクルと第２のレチクルのパターン領域のパターン占有率が互いに完全に等しくなるように行う必要はない。例えば、第１のレチクルのパターン領域のパターン占有率をａ、第２のレチクルのパターン領域のパターン占有率をｂとして、０．９５ａ≦ｂ≦１．０５ａの関係、好ましくは０．９７ａ≦ｂ≦１．０３ａの関係を満足するように、ダミーパターン１２を分割すればよい。

このように、本実施形態では、第１のレチクルと第２のレチクルのパターン領域のパターン占有率が互いにほぼ等しくなるように、ダミーパターン１２を第１のダミーパターン１２ａと第２のダミーパターン１２ｂとに分割する。これにより、第１のレチクルを用いた第１回目のパターニング工程と、第２のレチクルを用いた第２回目のパターニング工程との間で、エッチングシフト及び基板面に垂直な方向のエッチングレートを互いにほぼ等しくすることができる。したがって、基板上に形成される回路パターン１０の線幅を均一にするとともに、アンダーエッチング及びオーバーエッチングの発生を防止することができる。

次に、上述した第１のレチクル及び第２のレチクルを用いたダブルパターニングによる回路パターンの形成方法について図８を用いて説明する。

まず、第１のレチクルを用いた露光工程により第１の部分パターン１０ａ及び第１のダミーパターン１２ａをフォトレジスト膜に転写し、続いて、フォトレジスト膜を現像する。次いで、このフォトレジスト膜をマスクとするエッチング工程を行う。こうして、第１回目のパターニング工程により、図８（ａ）に示すように、基板１４上に、第１の部分パターン１０ａ及び第１のダミーパターン１２ａを形成する。

次に、第２のレチクルを用いた露光工程により第２の部分パターン１０ｂ及び第２のダミーパターン１２ｂをフォトレジスト膜に転写し、続いて、フォトレジスト膜を現像する。次いで、このフォトレジスト膜をマスクとするエッチング工程を行う。こうして、第２回目のパターニング工程により、図８（ｂ）に示すように、基板１４上に、第２の部分パターン１０ｂ及び第２のダミーパターン１２ｂを形成する。

こうして、２回のパターニング工程を繰り返す。これにより、図８（ｃ）に示すように、第１の部分パターン１０ａ及び第２の部分パターン１０ｂから成る回路パターン１０と、第１のダミーパターン１２ａ及び第２のダミーパターン１２ｂから成るダミーパターン１２が基板１４上に形成される。

本実施形態では、第１のレチクルと第２のレチクルのパターン領域のパターン占有率が互いにほぼ等しくされている。したがって、第１のレチクルを用いた第１回目のパターニング工程と第２のレチクルを用いた第２回目のパターニング工程の間で、エッチングシフト及び基板面に垂直な方向のエッチングレートをほぼ等しくすることができる。こうして、本実施形態によれば、ダブルパターニングにより形成される回路パターン１０の線幅を均一にするとともに、アンダーエッチングやオーバーエッチングの発生を防止することができる。

次に、上述した第１のレチクル及び第２のレチクルの製造方法について図９を用いて説明する。図９は、本実施形態によるダブルパターニングに用いるレチクルの製造方法を示すフローチャートである。

まず、回路パターンの設計データを作成する（ステップＳ１１）。回路パターンのデータを作成する際には、予め設定された規定のデザインルールを満たすことに留意する。

次に、作成された回路パターンの設計データが、規定のデザインルールを満たすか否かを検証する（ステップＳ１２）。

作成された回路パターンの設計データが、規定のデザインルールを満たさない場合には、回路パターンの設計データを修正する（ステップＳ１３）。

そして、修正された回路パターンの設計データが、規定のデザインルールを満たすか否かの検証を再度行う（ステップＳ１２）。このような操作は、回路パターンの設計データが規定のデザインルールを満たすようになるまで繰り返し行われる。

作成された回路パターンの設計データが規定のデザインルールを満たすようになった場合には、分割パラメータに従って、回路パターンのデータを分割する（ステップＳ１４）。

次に、分割された回路パターンのデータが、規定のデザインルールを満たすか否かを検証する（ステップＳ１５）。

分割された回路パターンのデータが、規定のデザインルールを満たさない場合には、回路パターンのデータの分割に用いた分割パラメータを修正する（ステップＳ１６）。

そして、修正された分割パラメータに従って、回路パターンのデータを再度分割する（ステップＳ１４）。続いて、分割された回路パターンのデータが、規定のデザインルールを満たすか否かを再度検証する（ステップＳ１５）。このような操作は、分割された回路パターンのデータが規定のデザインルールを満たすようになるまで繰り返し行われる。

分割された回路パターンのデータが規定のデザインルールを満たすようになった場合には、回路パターンに対してダミーパターンを発生させる（ステップＳ１７）。

次に、発生させたダミーパターンのデータを、分割パラメータに従って分割する（ステップＳ１８）。

次に、分割されたダミーパターンのデータが、規定のデザインルールを満たすか否かを検証する（ステップＳ１９）。

分割されたダミーパターンのデータが、規定のデザインルールを満たさない場合には、ダミーパターンのデータの分割に用いた分割パラメータを修正する（ステップＳ２０）。

そして、修正された分割パラメータに従って、ダミーパターンのデータを再度分割する（ステップＳ１８）。続いて、分割されたダミーパターンのデータが規定のデザインルールを満たすか否かを再度検証する（ステップＳ１９）。このような操作は、分割されたダミーパターンのデータが規定のデザインルールを満たすようになるまで繰り返し行われる。

こうして、分割された回路パターン及びダミーパターンのデータが規定のデザインルールを満たすようになった場合には、光近接効果補正（ＯＰＣ：Optical Proximity effect Correction）を行う（ステップＳ２１）。光近接効果補正は、第１のレチクルのパターン領域に形成するパターン及び第２のレチクルのパターン領域に形成するパターンのそれぞれについて行う。

次に、光近接効果補正による結果が、リソグラフィーのデザインルールを満たすか否かを検証する（ステップＳ２２）。

光近接効果補正による結果がリソグラフィーのデザインルールを満たさない場合には、光近接効果補正の補正パラメータを修正する（ステップＳ２３）。

そして、修正された光近接効果補正の補正パラメータを用いて、光近接効果補正を再度行う（ステップＳ１６）。続いて、光近接効果補正による結果がリソグラフィーのデザインルールを満たすか否かを再度検証する（ステップＳ２２）。このような操作は、光近接効果補正による結果がリソグラフィーのデザインルールを満たすようになるまで繰り返し行われる。

光近接効果補正による結果がリソグラフィーのデザインルールを満たすようになった場合には、第１のレチクル及び第２のレチクルのそれぞれにパターンを描画することにより、第１のレチクル及び第２のレチクルを形成する（ステップＳ２４）。

こうして、回路パターン及びダミーパターンが分割されたパターンがそれぞれ形成された第１のレチクル及び第２のレチクルが製造される。

次に、本実施形態によるダブルパターニングを用いた半導体装置の製造方法について図１０乃至図１２を用いて説明する。

まず、図１０（ａ）に示すように、半導体基板１８を用意する。半導体基板１８上には、層間絶縁膜２０が形成されている。層間絶縁膜２０上には、シリコン酸化膜やシリコン窒化膜等よりなるハードマスク２２が形成されている。ハードマスク２２上には、フォトレジスト膜２４が形成されている。なお、ハードマスク２２とフォトレジスト膜２４との間には、ＢＡＲＣ（Bottom Antireflective Coating）と称される反射防止膜を形成することもあるが、図１０においては省略されている。

次に、図１０（ｂ）に示すように、露光装置を用いて、上述した第１のレチクルに形成された第１の部分パターン及び第１のダミーパターンをフォトレジスト膜２４に転写する。

次に、図１０（ｃ）に示すように、フォトレジスト膜２４を現像する。

次に、図１０（ｄ）に示すように、例えばハロゲン化炭素等のエッチングガスを用いたドライエッチングにより、フォトレジスト膜２４をマスクとしてハードマスク２２をエッチングする。こうして、ハードマスク２２に、第１の部分パターン及び第１のダミーパターンが形成される。

次に、図１０（ｅ）に示すように、フォトレジスト膜２４を剥離する。

次に、図１１（ａ）に示すように、全面に、フォトレジスト膜２６を形成する。なお、ハードマスク２２とフォトレジスト膜２６との間には、ＢＡＲＣと称される反射防止膜を形成することもあるが、図１１においては省略されている。

次に、図１１（ｂ）に示すように、露光装置を用いて、上述した第２のレチクルに形成された第２の部分パターン及び第２のダミーパターンをフォトレジスト膜２６に転写する。

次に、図１１（ｃ）に示すように、フォトレジスト膜２６を現像する。

次に、図１１（ｄ）に示すように、例えばハロゲン化炭素等のエッチングガスを用いたドライエッチングにより、フォトレジスト膜２６をマスクとしてハードマスクをエッチングする。こうして、ハードマスク２２に、第２の部分パターン及び第２のダミーパターンが形成される。

次に、図１１（ｅ）に示すように、フォトレジスト膜２６を剥離する。

こうして、第１のレチクルを用いたパターニング工程、及び第２のレチクルを用いたパターニング工程を繰り返すことにより、第１の部分パターン及び第２の部分パターンから成る回路パターンがハードマスク２２に形成される。また、第１のダミーパターン及び第２のダミーパターンから成るダミーパターンがハードマスク２２に形成される。

次に、図１２（ａ）に示すように、ハードマスク２２をマスクとして層間絶縁膜２０をエッチングする。こうして、回路パターン及びダミーパターンが層間絶縁膜２０に形成される。

次に、図１２（ｂ）に示すように、全面に、銅膜等の導電膜２８を形成する。

次に、図１２（ｃ）に示すように、ＣＭＰ法により、ハードマスク２２の表面が露出するまで導電膜２８を研磨する。こうして、回路パターン内及びダミーパターン内に導電膜２８が埋め込まれる。

こうして本実施形態による半導体装置が製造される。

［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法及びレチクルの形成方法について図１３乃至図１６を用いて説明する。図１３は、本実施形態による半導体装置の製造方法のダブルパターニングで用いられるレチクルを説明する平面図である。図１４は、ダミーパターンに対するサイジング処理を説明する平面図である。図１５は、ダミーパターンに対するサイジング処理によるパターン占有率の調整方法を説明する図である。図１６は、本実施形態による半導体装置の製造方法のダブルパターニングを示す平面図である。なお、第１実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態では、第１のレチクルと第２のレチクルのパターン領域のパターン占有率が互いにほぼ等しくなるように、第２のレチクルのパターン領域に形成する第２のダミーパターンに対して、その大きさを縮小又は拡大するサイジング処理を行う場合について説明する。

図１３（ａ）は、ダブルパターニングにより形成すべき回路パターン及びダミーパターンを示す平面図である。

図１３（ａ）に示すように、形成すべき回路パターン１０は、第１実施形態と同様に、説明の便宜上、“ＦＵＪＩＴＳＵ”で示されるものとする。回路パターン１０は、例えば、使用する露光装置の解像限界よりも小さいピッチのパターンを含むものである。

回路パターン１０を囲む帯状の領域には、第１実施形態と同様に、ＣＭＰダミーとして、正方形状のダミーパターン１２が千鳥格子状に配置される。なお、後述するように、ダミーパターン１２のうち第２のレチクルのパターン領域に形成されるものに対しては、その大きさを縮小又は拡大するサイジング処理が行われる。

図１３（ａ）及び図１３（ｂ）は、それぞれ第１のレチクルのパターン領域及び第２のレチクルのパターン領域に形成されるパターンを示している。

まず、第１実施形態と同様に、回路パターン１０を、図１３（ｂ）及び図１３（ｃ）に示すように、第１の部分パターン１０ａと第２の部分パターン１０ｂとに分割する。すなわち、第１の部分パターン１０ａは、第１のレチクルのパターン領域に形成する。第２の部分パターン１０ｂは、第２のレチクルのパターン領域に形成する。第１の部分パターン１０ａ及び第２の部分パターン１０ｂは、例えば、使用する露光装置の解像限界以上のピッチをそれぞれ有するものとする。

また、本実施形態では、ダミーパターン１２を、図１３（ｂ）及び図１３（ｃ）に示すように、第１のダミーパターン１２ａと第２のダミーパターン１２ｂ′とに分割する。すなわち、第１のダミーパターン１２ａは、第１のレチクルのパターン領域に形成する。第２のダミーパターン１２ｂ′は、第２のレチクルのパターン領域に形成する。

さらに、本実施形態では、第２のレチクルのパターン領域に形成する第２のダミーパターン１２ｂ′に対して、その大きさを縮小又は拡大するサイジング処理を行う。すなわち、第２のダミーパターン１２ｂ′の大きさを、元のダミーパターン１２の大きさ、すなわち第１のダミーパターン１２ａの大きさに比べて縮小又は拡大する。

図１４は、第２のダミーパターン１２ｂ′に対するサイジング処理を示す平面図である。図１４（ａ）に示すダミーパターン１２を基準として、図１４（ｂ）に示すように、第２のダミーパターン１２ｂ′の大きさを縮小又は拡大する。

こうして、第２のダミーパターン１２ｂ′に対してサイジング処理を行うことにより、第２のレチクルのパターン領域のパターン占有率が、第１のレチクルのパターン領域のパターン占有率とほぼ等しくなるように調整する。

図１５は、第２のダミーパターン１２ｂ′に対するサイジング処理によるパターン占有率の調整方法を説明する図である。図１５では、パターン領域のパターン占有率と基板面に垂直な方向のエッチングレートとの関係を示すグラフ上に、第１のレチクルのパターン領域のパターン占有率、及び調整前後の第２のレチクルのパターン領域のパターン占有率を示している。図中、●印は、第１のレチクルのパターン領域のパターン占有率を示している。点線及び実線の○印は、それぞれ調整前後の第２のレチクルのパターン領域のパターン占有率を示している。

第２のダミーパターン１２ｂ′に対するサイジング処理を行うことにより、図１５に示すように、第２のレチクルのパターン領域のパターン占有率を調整する。これにより、第２のレチクルのパターン領域のパターン占有率を、第１のレチクルのパターン領域のパターン占有率とほぼ等しくする。

なお、第２のダミーパターン１２ｂ′に対するサイジング処理は、第２のレチクルのパターン領域のパターン占有率が、第１のレチクルのパターン領域のパターン占有率と完全に等しくなるように行う必要はない。例えば、第１のレチクルのパターン領域のパターン占有率をａ、第２のレチクルのパターン領域のパターン占有率をｂとして、０．９５ａ≦ｂ≦１．０５ａの関係、好ましくは０．９７ａ≦ｂ≦１．０３ａの関係を満足するように、第２のダミーパターン１２ｂ′に対するサイジング処理を行えばよい。

このように、本実施形態では、第２のレチクルのパターン領域のパターン占有率が、第１のレチクルのパターン領域のパターン占有率とほぼ等しくなるように、第２のレチクルのパターン領域に形成する第２のダミーパターン１２ｂ′に対してサイジング処理を行う。これにより、第１のレチクルを用いた第１回目のパターニング工程と、第２のレチクルを用いた第２回目のパターニング工程との間で、エッチングシフト及び基板面に垂直な方向のエッチングレートを互いにほぼ等しくすることができる。したがって、基板上に形成される回路パターン１０の線幅を均一にするとともに、アンダーエッチング及びオーバーエッチングの発生を防止することができる。

次に、上述した第１のレチクル及び第２のレチクルを用いたダブルパターニングによる回路パターンの形成方法について図１６を用いて説明する。

まず、第１のレチクルを用いた露光工程により第１の部分パターン１０ａ及び第１のダミーパターン１２ａをフォトレジスト膜に転写し、続いて、フォトレジスト膜を現像する。次いで、このフォトレジスト膜をマスクとするエッチング工程を行う。こうして、第１回目のパターニング工程により、図１６（ａ）に示すように、基板１４上に、第１の部分パターン１０ａ及び第１のダミーパターン１２ａを形成する。

次に、第２のレチクルを用いた露光工程により第２の部分パターン１０ｂ及びサイジング処理された第２のダミーパターン１２ｂ′をフォトレジスト膜に転写し、続いて、フォトレジスト膜を現像する。次いで、このフォトレジスト膜をマスクとするエッチング工程を行う。こうして、第２回目のパターニング工程により、図１６（ｂ）に示すように、基板１４上に、第２の部分パターン１０ｂ及びサイジング処理された第２のダミーパターン１２ｂ′を形成する。

こうして、２回のパターニング工程を繰り返す。これにより、図１６（ｃ）に示すように、第１の部分パターン１０ａ及び第２の部分パターン１０ｂから成る回路パターン１０と、第１のダミーパターン１２ａ及び第２のダミーパターン１２ｂ′から成るダミーパターン１２が基板１４上に形成される。

本実施形態では、第２のダミーパターン１２ｂ′に対してサイジング処理を行うことにより、第１のレチクルと第２のレチクルのパターン領域のパターン占有率を互いにほぼ等しくする。したがって、本実施形態によっても、第１実施形態と同様に、第１のレチクルを用いた第１回目のパターニング工程と第２のレチクルを用いた第２回目のパターニング工程の間で、エッチングシフト及び基板面に垂直な方向のエッチングレートをほぼ等しくすることができる。こうして、本実施形態によっても、ダブルパターニングにより形成される回路パターン１０の線幅を均一にするとともに、アンダーエッチングやオーバーエッチングの発生を防止することができる。

なお、上記では、サイジング処理によりパターン占有率を調整する場合について説明したが、第２のダミーパターン１２ｂ′の平面形状をダミーパターン１２の平面形状から変更することにより、パターン占有率を調整してもよい。例えば、第２のダミーパターン１２ｂ′を中抜き状にすることで、第２のレチクルのパターン領域のパターン占有率を、第１のレチクルのパターン領域のパターン占有率とほぼ等しくしてもよい。

図１７は、第２のレチクル上に形成する第２のダミーパターンを中抜き状にした場合を示す平面図である。図１７（ａ）に示す正方形状のダミーパターン１２に対して、図１７（ｂ）に示すように、第２のダミーパターン１２ｂ′を正方形の中抜きパターンとしてもよい。

このように、第２のダミーパターン１２ｂ′を中抜き状にすることにより、第２のレチクルのパターン領域のパターン占有率を調整する。こうして、第２のレチクルのパターン領域のパターン占有率を、第１のレチクルのパターン領域のパターン占有率とほぼ等しくしてもよい。

また、上記では、第２のレチクルについてのみパターン領域のパターン占有率を調整する場合について説明したが、第１のレチクルについても、第２のレチクルと同様にパターン領域のパターン占有率を調整してもよい。

図１８は、第１のレチクル及び第２のレチクルについてパターン領域のパターン占有率を調整する場合の調整方法を説明する図である。図１８では、パターン領域のパターン占有率と基板面に垂直な方向のエッチングレートとの関係を示すグラフ上に、調整前後の第１及び第２のレチクルのパターン領域のパターン占有率を示している。図中、点線及び実線の◇印は、それぞれ調整前後の第１のレチクルのパターン領域のパターン占有率を示している。点線及び実線の○印は、調整前後の第２のレチクルのパターン領域のパターン占有率を示している。

この場合、第２のレチクルについて、上記と同様にして、第２のダミーパターンの大きさを縮小若しくは拡大し、又は第２のダミーパターンの平面形状を変更する。これにより、図１８に示すように、第２のレチクルのパターン領域のパターン占有率を調整して既存のプロセス等に基づき定められる所定の値に設定する。

また、第１のレチクルについても、第２のレチクルと同様にして、第１のダミーパターンの大きさを縮小若しくは拡大し、又は第１のダミーパターンの平面形状を変更する。これにより、第１のレチクルのパターン領域のパターン占有率を調整する。こうして、第１のレチクルについても、図１８に示すように、パターン領域のパターン占有率を既存のプロセス等に基づき定められる所定の値に設定する。

こうして、第１のレチクル及び第２のレチクルのそれぞれについてパターン領域のパターン占有率を調整することにより、第１のレチクルと第２のレチクルのパターン領域のパターン占有率をほぼ等しくしてもよい。

また、上記では、第２のレチクルについてのみパターン領域のパターン占有率を調整する場合について説明したが、第２のレチクルに代えて第１のレチクルについてのみ、第２のレチクルと同様にパターン領域のパターン占有率を調整してもよい。この場合、第１のレチクルのパターン領域のパターン占有率を調整して第２のレチクルのパターン領域のパターン占有率と等しくする。

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、２枚のレチクルを用いるダブルパターニングについて本発明を適用する場合を例について説明したが、本発明は、２枚以上のレチクルを用いたパターニング工程を繰り返して行う場合について広く適用することができる。

また、上記実施形態では、正方形状のダミーパターンを千鳥格子状に配置する場合を例に説明したが、ダミーパターンの形状及び配置の態様はこれらに限定されるものではない。

また、上記実施形態では、ＣＭＰダミーとしてのダミーパターンを形成する場合を例に説明したが、その他の目的でダミーパターンを形成する場合についても本発明を適用することができる。

以上詳述した通り、本発明の特徴をまとめると以下のようになる。

（付記１）
回路パターンを第１の部分パターンと第２の部分パターンとに分割し、前記回路パターンに対して発生させたダミーパターンを第１のダミーパターンと第２のダミーパターンとに分割し、前記第１の部分パターンと前記第１のダミーパターンとが形成された第１のレチクルと、前記第２の部分パターンと前記第２のダミーパターンとが形成された第２のレチクルとを用いて、前記回路パターンと前記ダミーパターンとを基板上に転写する半導体装置の製造方法であって、
前記第１の部分パターンと前記第１のダミーパターンとが形成された第１のパターン領域を有する前記第１のレチクルを用いて、前記第１の部分パターンと前記第１のダミーパターンとを前記基板上に転写する工程と、
前記第２の部分パターンと前記第２のダミーパターンとが形成された第２のパターン領域を有する前記第２のレチクルを用いて、前記第２の部分パターンと前記第２のダミーパターンとを前記基板上に転写する工程とを有し、
前記第１のパターン領域と前記第２のパターン領域とは、パターン占有率が互いにほぼ等しくなっている
ことを特徴とする半導体装置の製造方法。

（付記２）
付記１記載の半導体装置の製造方法において、
前記ダミーパターンは、前記第１のパターン領域と前記第２のパターン領域のパターン占有率が互いにほぼ等しくなるように、前記第１のダミーパターンと前記第２のダミーパターンとに分割されている
ことを特徴とする半導体装置の製造方法。

（付記３）
付記１記載の半導体装置の製造方法において、
前記第１のダミーパターン及び／又は前記第２のダミーパターンの大きさは、前記第１のパターン領域と前記第２のパターン領域のパターン占有率が互いにほぼ等しくなるように、前記ダミーパターンに比べて縮小又は拡大されている
ことを特徴とする半導体装置の製造方法。

（付記４）
付記１記載の半導体装置の製造方法において、
前記第１のダミーパターン及び／又は前記第２のダミーパターンの平面形状は、前記第１のパターン領域と前記第２のパターン領域のパターン占有率が互いにほぼ等しくなるように、前記ダミーパターンの平面形状から変更されている
ことを特徴とする半導体装置の製造方法。

（付記５）
付記１乃至４のいずれかに記載の半導体装置の製造方法において、
前記第１のパターン領域のパターン占有率ａと前記第２のパターン領域のパターン占有率ｂとは、０．９５ａ≦ｂ≦１．０５ａの関係を有する
ことを特徴とする半導体装置の製造方法。

（付記６）
付記１乃至５のいずれかに記載の半導体装置の製造方法において、
前記回路パターンは、前記第１の部分パターン及び前記第２の部分パターンの転写に用いる露光装置の解像限界よりも小さなピッチのパターンを含む
ことを特徴とする半導体装置の製造方法。

（付記７）
２回のパターニング工程を繰り返すことにより回路パターンを形成する際に用いられる第１のレチクル及び第２のレチクルを形成するレチクルの形成方法であって、
前記回路パターンを第１の部分パターンと第２の部分パターンとに分割し、
前記回路パターンに対して発生させたダミーパターンを第１のダミーパターンと第２のダミーパターンとに分割し、
前記第１の部分パターンと前記第１のダミーパターンとを前記第１のレチクルの第１のパターン領域に形成し、
前記第２の部分パターンと前記第２のダミーパターンとを前記第２のレチクルの第２のパターン領域に形成し、
前記第１のパターン領域と前記第２のパターン領域のパターン占有率を互いにほぼ等しくする
ことを特徴とするレチクルの形成方法。

エッチングシフトを説明する図である。 レチクルのパターン領域のパターン占有率とエッチングシフトとの関係を示すグラフである。 レチクルのパターン領域のパターン占有率と基板面に垂直な方向のエッチングレートとの関係を示すグラフである。 使用する２枚のレチクルのうちの一方のみにダミーパターンを発生させた場合のダブルパターニングを示す平面図である。 使用する２枚のレチクルの双方に単に同様のダミーパターンを発生させた場合のダブルパターニングを示す平面図である。 本発明の第１実施形態による半導体装置の製造方法の露光工程で用いる露光装置を示す概念図である。 本発明の第１実施形態による半導体装置の製造方法のダブルパターニングで用いられるレチクルを説明する平面図である。 本発明の第１実施形態による半導体装置の製造方法のダブルパターニングを示す平面図である。 第１実施形態による半導体装置の製造方法のダブルパターニングで用いられるレチクルの製造方法を示すフローチャートである。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第２実施形態による半導体装置の製造方法のダブルパターニングで用いられるレチクルを説明する平面図である。 ダミーパターンに対するサイジング処理を説明する平面図である。 ダミーパターンに対するサイジング処理によるパターン占有率の調整方法を説明する図である。 本発明の第２実施形態による半導体装置の製造方法のダブルパターニングを示す平面図である。 本発明の第２実施形態による半導体装置の製造方法の変形例におけるダミーパターンを示す平面図である。 本発明の第２実施形態による半導体装置の製造方法の変形例におけるパターン占有率の調整方法を説明する図である。 ダブルパターニングにおける回路パターンの分割の一例を説明する平面図である。 回路パターンに対するＣＭＰダミーの発生の一例を示す平面図である。

符号の説明

１…光源
２…フライアイ
３…開口絞り
４…レチクル
４ａ…パターン領域
４ｂ…遮光帯領域
５…投影レンズ
６…基板
１０…回路パターン
１０ａ…第１の部分パターン
１０ｂ…第２の部分パターン
１２…ダミーパターン
１２ａ…第１のダミーパターン
１２ｂ、１２ｂ′…第２のダミーパターン
１４…基板
１８…半導体基板
２０…層間絶縁膜
２２…ハードマスク
２４、２６…フォトレジスト膜
２８…導電膜
１００…フォトレジスト膜
１０２…パターン
１０４…基板
１０６…パターン
１０８…基板
１１０…回路パターン
１１０ａ…第１の部分パターン
１１０ｂ…第２の部分パターン
１１２…ダミーパターン
２００…回路パターン
２０２…ダミーパターン

Claims (3)

1. 回路パターンを第１の部分パターンと第２の部分パターンとに分割し、前記回路パターンに対して発生させたダミーパターンを第１のダミーパターンと第２のダミーパターンとに分割し、前記第１の部分パターンと前記第１のダミーパターンとが形成された第１のレチクルと、前記第２の部分パターンと前記第２のダミーパターンとが形成された第２のレチクルとを用いて、前記回路パターンと前記ダミーパターンとを基板上に転写する半導体装置の製造方法であって、
   前記第１の部分パターンと前記第１のダミーパターンとが形成された第１のパターン領域を有する前記第１のレチクルを用いて、前記第１の部分パターンと前記第１のダミーパターンとを前記基板上に転写する工程と、
   前記第２の部分パターンと前記第２のダミーパターンとが形成された第２のパターン領域を有する前記第２のレチクルを用いて、前記第２の部分パターンと前記第２のダミーパターンとを前記基板上に転写する工程とを有し、
   前記第１のパターン領域と前記第２のパターン領域とは、パターン占有率が互いにほぼ等しくなっており、
   前記第１のダミーパターン及び／又は前記第２のダミーパターンの大きさは、前記第１のパターン領域と前記第２のパターン領域のパターン占有率が互いにほぼ等しくなるように、前記ダミーパターンに比べて縮小又は拡大されている
   ことを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記第１のダミーパターン及び／又は前記第２のダミーパターンの平面形状は、前記第１のパターン領域と前記第２のパターン領域のパターン占有率が互いにほぼ等しくなるように、前記ダミーパターンの平面形状から変更されている
   ことを特徴とする半導体装置の製造方法。
3. ２回のパターニング工程を繰り返すことにより回路パターンを形成する際に用いられる第１のレチクル及び第２のレチクルを形成するレチクルの形成方法であって、
   前記回路パターンを第１の部分パターンと第２の部分パターンとに分割し、
   前記回路パターンに対して発生させたダミーパターンを第１のダミーパターンと第２のダミーパターンとに分割し、
   前記第１の部分パターンと前記第１のダミーパターンとを前記第１のレチクルの第１のパターン領域に形成し、
   前記第２の部分パターンと前記第２のダミーパターンとを前記第２のレチクルの第２のパターン領域に形成し、
   前記第１のパターン領域と前記第２のパターン領域のパターン占有率を互いにほぼ等しくし、
   前記第１のダミーパターン及び／又は前記第２のダミーパターンの大きさは、前記第１のパターン領域と前記第２のパターン領域のパターン占有率が互いにほぼ等しくなるように、前記ダミーパターンに比べて縮小又は拡大されている
   ことを特徴とするレチクルの形成方法。

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