JP5816133B2 - パターン形成方法、原版及びデータ処理方法 - Google Patents
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Description
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、第1の実施形態に係るパターン形成方法を例示するフローチャートである。
図2〜図6は、第1の実施形態に係るパターン形成方法を例示する模式的断面図である。
図7は、図2(a)を主面側から見た平面図である。
図8は、図5(b)を主面側から見た平面図である。
以下の説明において、図1に表れない符号等は、図2〜図8を参照するものとする。
なお、図2(a)〜図8に基づく説明において、「第1方向」とは、基板10の主面10aに沿った方向のうち、1つの方向(Y1方向)のことをいう。また、「第2方向」とは、主面10aに沿った方向のうちY1方向に対して垂直な方向(X1方向)のことをいう。また、「第3方向」とは、第1方向及び第2方向に垂直な方向(Z1方向)のことをいう。
第1の実施形態では、絶縁層20として、例えば第1絶縁層22及び第2絶縁層24を形成する。
図2(a)に表したように、第2絶縁層24の上に反射防止膜42を形成する。次に、反射防止膜42の上に、フォトレジスト層44を形成する。次に、フォトレジスト層44に、第1開口部51及び第2開口部52を同一の原版を用いて形成する。
なお、図2(a)は、図7のA−A’線断面図に相当する。
第1の実施形態では、第1パターン26は、導電性材料を含むコンタクトである。例えば、スパッタ法により、第1開口部51内及び第2絶縁層24の上に、導電性材料を含む第1パターン材料層(符号不図示)を形成する。なお、第1パターン材料層の導電性材料は、例えばタングステン(W)である。また、CVD(Chemical Vapor Deposition)法、又はめっき法により、第1パターン材料層を形成してもよい。
図4(b)に表したように、第3開口部53内、及びTEOS層46の上に、第2パターン28を形成するための第2パターン材料層28aを形成する。
図4(d)に表したように、第2絶縁層24、第1パターン26及び第2パターン28に接してブロックコポリマー膜60を形成する。
図5(a)に表したように、ブロックコポリマー膜60が一様に形成された状態で、所定の処理を行う。ここでの「所定の処理」は、例えば加熱処理である。これにより、第2パターン28の誘導によって、第2パターン28に対して親和性を有する第1領域60aと、第1領域60a以外の領域に配置され第2パターン28に対して第1領域60aと異なる親和性を有する第2領域60bと、にブロックコポリマー膜60を相分離させる。
なお、図5(b)は、図8のA−A’線断面図に相当する。
図8に表したように、第2パターン28の誘導により、Y1方向に延在するように第3パターン62を形成する。
第1の実施形態において、第4パターン36は、例えば導電性材料を含む配線である。
図6(b)に表したように、例えばスパッタにより、第4開口部54内及び第3絶縁層32の上に、導電性材料を含む第4パターン材料層(符号不図示)を形成する。第4パターン材料層の導電性材料は、例えばWである。次に、CMP法により、第3絶縁層32の上面を平坦化する。このようにして、第3パターン62を基準に第1パターン26と接する第4パターン36を形成する。このとき、第2パターン28の上に、第4パターン36と同じ材料により配線36a(例えば、ダミーパターン)を形成してもよい。
ここで、参考例として、第1パターンの上に、第1パターン26を形成する際に用いた原版とは異なる原版を用いて、ブロックコポリマー膜の相分離を誘導するガイドパターンを形成する場合について説明する。参考例では、まず、絶縁層に第1の原版を用いて第1パターンを形成する。次に、第1パターンと異なる第2の原版を用いて、第1パターンの上にガイドパターンを形成する。この工程において、第1パターンに対してガイドパターンを位置合わせするときに、第1パターンに対するガイドパターンの位置合わせ誤差σlithoが生じる可能性がある。
σtotal=(σlitho 2+σDSA 2)1/2 ・・・(1)
図9及び図10は、第2の実施形態に係る原版を例示する模式図である。
図9及び図10は、原版110の模式的な平面図が表されている。
原版110は、例えば、フォトレジストを露光するためのフォトマスクである。
図10の左側に表したように、複数の第1原版パターン126は、正方格子状に配置されていてもよい。
また、図10の右側に表したように、Y2方向に非等間隔に設けられていてもよい。このように、複数の第1原版パターン126は、少なくともX2方向に互いに距離d1で等間隔に設けられていればよい。
図11は、第3の実施形態に係るデータ処理方法を例示するフローチャートである。
ここで、図11に示すステップS201、ステップS202、ステップS203の処理が、第3の実施形態に係るデータ処理方法である。なお、図10では、具体例における他の処理も含めて表している。また、フローチャートの横に添付した図は、設計データまたは描画データを例示した模式図である。以下において、「パターン」と呼ぶものは、実際の半導体装置等に形成されるパターンのことをいい、「データ」と呼ぶものは、設計データ又は描画データ上において、パターンを形成するためのデータのことをいう。
図11に表したように、第3の実施形態に係るデータ処理方法は、第1データ及び第2データの抽出(ステップS201)、ガイドデータ作成(ステップS202)及び第1データ並びにガイドデータの合成(ステップS203)、を備えている。
図11に表したように、まず、設計データを用意する。設計データは、例えば、CAD(Computer Aided Design)により作成されたデータである。設計データは、上述のように、第1パターン26を形成するための第1データと、第1パターン26と重なっている第4パターン36を形成するための第2データと、を有している。なお、この段階では、第1データ及び第2データは1つのデータとして作成されていてもよい。
設計データから第1データ及び第2データを個別に抽出する。ここで「個別に抽出する」とは、例えば、CADソフトウェア上で、第1データ及び第2データをそれぞれ異なるレイヤに分けることである。この「レイヤ」とは、データ上の階層のことである。
ガイドパターンを形成するためのガイドデータを作成する。ガイドパターンである第2パターン28は、第1パターン26及び第4パターン36から離間した位置に、第1方向に第4パターン36と並んで延在する。このとき、第1データ及び第2データと異なるレイヤにガイドデータを作成する。
例えば、異なるレイヤとして処理していた第1データ及びガイドデータを合成して、1つの描画データを作成する。
なお、OPCとは、光近接場効果補正(Optical Proximity Correction)のことである。
図12は、第4の実施形態に係る半導体装置1を例示する模式図である。
第4の実施形態に係る半導体装置1は、第1の実施形態のパターン形成方法によって製造されたものである。
図13は、第5の実施形態に係る原版を例示する模式図である。
第5の実施形態に係る原版120は、それぞれ異なる配線層を形成するために複数の第2原版パターンが設けられている点を除いて、第1の実施形態と同様である。
ここで、N層の絶縁層のそれぞれにおいて、異なる原版を用いて、ブロックコポリマー膜の相分離を誘導するガイドパターンを形成する場合について説明する。この場合、1層目のパターンに対するN層目のパターンの合計の位置合わせ誤差σtotalは、各層におけるガイドパターンを形成する際の位置合わせ誤差をσ1…σN、DSAによる位置合わせ誤差をσDSAとしたとき、下記式(2)となる。
σtotal=(σ1 2+σ2 2+…+σN 2+N・σDSA 2)1/2 ・・・(2)
Claims (6)
- 基板の主面の上に絶縁層を形成する工程と、
前記絶縁層に、前記主面に沿った第1方向に第1の長さを有する第1開口部と、前記第1方向に前記第1の長さよりも長い第2の長さを有する第2開口部と、を同一の原版を用いて形成する工程と、
前記第1開口部内に第1パターンを形成する工程と、
前記第2開口部内に、前記第1パターンの材料及び前記絶縁層の材料とは異なる材料からなる第2パターンを形成する工程と、
前記絶縁層、前記第1パターン及び前記第2パターンに接するブロックコポリマー膜を形成する工程と、
前記ブロックコポリマー膜を相分離させて、前記第2パターンの誘導により第3パターンを形成する工程と、
前記第3パターンを基準に前記第1パターンと接する第4パターンを形成する工程と、
を備えたパターン形成方法。 - 前記第3パターンを形成する工程において、前記第1方向に延在する前記第3パターンを形成する請求項1記載のパターン形成方法。
- 前記絶縁層を形成する工程は、
前記基板の上に第1絶縁層を形成する工程と、
前記第1絶縁層の上に前記第1絶縁層の材料とは異なる材料からなる第2絶縁層を形成する工程と、
を含み、
前記第1開口部及び前記第2開口部を形成する工程は、前記第1絶縁層及び前記第2絶縁層に前記第1開口部を形成し、前記第2絶縁層に前記第2開口部を形成することを含む請求項1または2に記載のパターン形成方法。 - 前記第1開口部及び前記第2開口部を形成する工程は、
前記第2絶縁層に前記第1開口部及び前記第2開口部を形成する工程と、
前記第2開口部を覆うマスク層を形成する工程と、
前記マスク層及び前記第2絶縁層をマスクとして、前記第1開口部を前記第1絶縁層の下面まで貫通させる工程と、を含む請求項3記載のパターン形成方法。 - 前記第1パターンは、導電性材料を含むコンタクトであり、
前記第4パターンは、導電性材料を含む配線である請求項1〜4のいずれか1つに記載のパターン形成方法。 - 請求項1〜5のいずれか1つに記載のパターン形成方法に用いる前記原版であって、
主面を有する支持基板と、
前記支持基板に設けられ、前記主面に沿った第1方向に第1の長さを有し、前記第1開口部を形成するための第1原版パターンと、
前記第1方向に前記第1の長さよりも長い第2の長さを有し、前記第2開口部を形成するための第2原版パターンと、
を備えた原版。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012127101A JP5816133B2 (ja) | 2012-06-04 | 2012-06-04 | パターン形成方法、原版及びデータ処理方法 |
US13/780,034 US8722535B2 (en) | 2012-06-04 | 2013-02-28 | Pattern forming method, mold and data processing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012127101A JP5816133B2 (ja) | 2012-06-04 | 2012-06-04 | パターン形成方法、原版及びデータ処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013251492A JP2013251492A (ja) | 2013-12-12 |
JP5816133B2 true JP5816133B2 (ja) | 2015-11-18 |
Family
ID=49670740
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012127101A Expired - Fee Related JP5816133B2 (ja) | 2012-06-04 | 2012-06-04 | パターン形成方法、原版及びデータ処理方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8722535B2 (ja) |
JP (1) | JP5816133B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108400085B (zh) * | 2017-02-06 | 2019-11-19 | 联华电子股份有限公司 | 形成半导体元件图案的方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6930034B2 (en) * | 2002-12-27 | 2005-08-16 | International Business Machines Corporation | Robust ultra-low k interconnect structures using bridge-then-metallization fabrication sequence |
US7378738B2 (en) * | 2003-09-02 | 2008-05-27 | International Business Machines Corporation | Method for producing self-aligned mask, articles produced by same and composition for same |
JP5038612B2 (ja) * | 2005-09-29 | 2012-10-03 | 富士通セミコンダクター株式会社 | 半導体装置 |
US7553760B2 (en) * | 2006-10-19 | 2009-06-30 | International Business Machines Corporation | Sub-lithographic nano interconnect structures, and method for forming same |
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
JP5037243B2 (ja) * | 2007-07-06 | 2012-09-26 | 富士フイルム株式会社 | 界面結合剤、該界面結合剤を含有するレジスト組成物、及び該界面結合剤からなる層を有する磁気記録媒体形成用積層体、並びに該界面結合剤を用いた磁気記録媒体の製造方法、及び該製造方法により製造された磁気記録媒体 |
KR101355167B1 (ko) * | 2007-12-14 | 2014-01-28 | 삼성전자주식회사 | 적어도 세 개의 고분자 블록을 구비하는 블록 공중합체를이용한 미세 패턴 형성 방법 |
JP2009234114A (ja) | 2008-03-27 | 2009-10-15 | Canon Inc | パターン形成方法、基板の加工方法、偏光板及び磁気記録媒体 |
KR101535227B1 (ko) * | 2008-12-31 | 2015-07-08 | 삼성전자주식회사 | 블록 공중합체를 이용한 미세 패턴 형성 방법 |
JP2011009641A (ja) * | 2009-06-29 | 2011-01-13 | Toshiba Corp | 半導体装置の製造方法及びインプリント用テンプレート |
JP2011077475A (ja) | 2009-10-02 | 2011-04-14 | Toshiba Corp | コンタクト形成方法及び半導体装置の製造方法 |
JP5259661B2 (ja) * | 2010-09-07 | 2013-08-07 | 株式会社東芝 | パターン形成方法 |
-
2012
- 2012-06-04 JP JP2012127101A patent/JP5816133B2/ja not_active Expired - Fee Related
-
2013
- 2013-02-28 US US13/780,034 patent/US8722535B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20130323925A1 (en) | 2013-12-05 |
JP2013251492A (ja) | 2013-12-12 |
US8722535B2 (en) | 2014-05-13 |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150625 |
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R151 | Written notification of patent or utility model registration |
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