JP2004103804A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】多層配線内において安定した配線接続が達成される薄膜の容量素子を有する半導体装置及びその製造方法を提供する。
【解決手段】メタル配線層１３はハードマスクＨＭ１を伴ってパターニングされている。ここではハードマスクＨＭ１の材質がＳｉＯＣ系で構成され、これが残留している。メタル配線層１３ａ上にキャパシタ絶縁膜１４及びその上にメタルパターン１５が形成され容量素子Ｃ１が構成されている。メタルパターン１５も上記配線層１３と同様の積層形態を有する。さらに、次のＳｉＯ２系の層間絶縁膜１２２が形成されており、メタルパターン１５、メタル配線層１３それぞれへの接続孔１６１，１６２が設けられている。これら接続孔１６１，１６２はバリアメタル１７の被覆を介してプラグ金属１８で埋め込まれ、次層メタル配線層１９に接続される。
【選択図】 図１
【解決手段】メタル配線層１３はハードマスクＨＭ１を伴ってパターニングされている。ここではハードマスクＨＭ１の材質がＳｉＯＣ系で構成され、これが残留している。メタル配線層１３ａ上にキャパシタ絶縁膜１４及びその上にメタルパターン１５が形成され容量素子Ｃ１が構成されている。メタルパターン１５も上記配線層１３と同様の積層形態を有する。さらに、次のＳｉＯ２系の層間絶縁膜１２２が形成されており、メタルパターン１５、メタル配線層１３それぞれへの接続孔１６１，１６２が設けられている。これら接続孔１６１，１６２はバリアメタル１７の被覆を介してプラグ金属１８で埋め込まれ、次層メタル配線層１９に接続される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、集積回路を構成する多層配線内において、特に容量素子が薄膜の形で設けられる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器の小型軽量化、動作の高速化、高周波化に伴い、電子機器に搭載される半導体集積回路素子の高集積化が要求され、電気配線、抵抗素子、容量素子のような受動部分についても微細化かつ高性能化が進められている。容量素子においても多層配線内において構成される構造も提案されている。
【０００３】
メタル多層配線技術を適用した容量素子としては、図示しないが、半導体集積回路における層間絶縁膜上において、あるメタル配線層Ａの所定領域を第１キャパシタ電極とし、キャパシタ絶縁膜を挟んで積層した専用のメタルパターンを第２キャパシタ電極とする構成がある。この場合、次の層間絶縁膜を介し、上層のメタル配線層Ｂによって、他の配線回路と共に容量素子としての引き出し電極がそれぞれ、例えばプラグ配線による各ビアを介して導出され構成される。
【０００４】
上記構成によれば、キャパシタ電極のどちらか一方はメタル配線層を利用し、もう一方はキャパシタ電極用のメタルパターンとして設けられる。キャパシタ電極用のメタルパターンとしての構成は、上記メタル配線層より膜厚を小さく形成してもよい。これは配線層のように長距離引き回されないので配線抵抗をそれほど厳しく制御する必要がないからである。また、薄い方が段差を小さくすることができるので、平坦化に寄与する。
【０００５】
【発明が解決しようとする課題】
上記構成では、キャパシタ電極用のメタルパターンがより薄く、また、各ビア形成のためのエッチングではメタル配線層Ａよりも早くメタルパターンが露出する。これにより、キャパシタ電極用のメタルパターンがオーバーエッチングされ、最悪、キャパシタ絶縁膜を突き抜けて第１、第２キャパシタ電極がショートする危険性がある。
【０００６】
本発明は上記のような事情を考慮してなされたものであり、多層配線内において安定した配線接続が達成される薄膜の容量素子を有する半導体装置及びその製造方法を提供しようとするものである。
【０００７】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置は、
メタル多層配線技術を適用した集積回路に関し、
層間絶縁膜上におけるメタル配線層と、
前記メタル配線層のうちの所定パターン上に形成されたキャパシタ絶縁膜及びその上のメタルパターンとで構成される容量素子と、
少なくとも前記メタルパターン、前記メタル配線層それぞれへの接続孔を介して形成される前記メタルパターン以降に設けられた次層メタル配線層と、
を具備し、
前記接続孔が設けられる層間絶縁膜中、前記メタル配線層上部に前記層間絶縁膜よりエッチング速度が大きくなる所定厚さの絶縁膜を配したことを特徴とする。
【０００８】
本発明の［請求項２］に係る半導体装置は、
メタル多層配線技術を適用した集積回路に関し、
層間絶縁膜上におけるメタル配線層と、
前記メタル配線層のうちの所定パターン上に形成されたキャパシタ絶縁膜及びその上のメタルパターンとで構成される容量素子と、
少なくとも前記メタルパターン、前記メタル配線層それぞれへの接続孔を介して形成される前記メタルパターン以降に設けられた次層メタル配線層と、
を具備し、
前記接続孔が設けられる層間絶縁膜中、前記メタルパターン上部に前記層間絶縁膜よりエッチング速度が小さくなる所定厚さの絶縁膜を配したことを特徴とする。
【０００９】
本発明の［請求項３］に係る半導体装置は、
メタル多層配線技術を適用した集積回路に関し、
層間絶縁膜上におけるメタル配線層と、
前記メタル配線層のうちの所定パターン上に形成されたキャパシタ絶縁膜及びその上のメタルパターンとで構成される容量素子と、
少なくとも前記メタルパターン、前記メタル配線層それぞれへの接続孔を介して形成される前記メタルパターン以降に設けられた次層メタル配線層と、
を具備し、
前記接続孔において、前記メタルパターン上に設けられる方の径に比べて前記メタル配線層上に設けられるものがより大きな径を有することを特徴としている。
【００１０】
上記本発明の［請求項１］〜［請求項３］に係る半導体装置によれば、共に、メタルパターン、メタル配線層それぞれへの接続孔を形成するエッチングの際、接続孔それぞれの底部、すなわちメタルパターン、メタル配線層それぞれの上部の露出に至るまでの時間差が小さく抑えられる構成となっている。
【００１１】
本発明の［請求項４］に係る半導体装置の製造方法は、
メタル多層配線技術を適用した集積回路に関し、
層間絶縁膜上において絶縁性のハードマスクを伴い少なくとも第１のキャパシタ電極を含むメタル配線層をパターニングする工程と、
前記第１のキャパシタ電極上のハードマスクを選択的に除去する工程と、
前記第１のキャパシタ電極上にキャパシタ絶縁膜を被覆する工程と、
前記キャパシタ絶縁膜上に第２のキャパシタ電極としてのメタルパターンを形成する工程と、
前記メタルパターン上を含んで次層の層間絶縁膜を形成する工程と、
前記ハードマスクにおけるエッチング速度が大きくなる前記層間絶縁膜に対する選択的なエッチングにより少なくとも前記メタル配線層、前記メタルパターンそれぞれに到達する接続孔を形成する工程と、
前記接続孔を埋め込むプラグ配線を形成する工程と、
前記プラグ配線それぞれに接続されるように次層メタル配線層をパターニングする工程と、
を具備したことを特徴とする。
【００１２】
本発明の［請求項５］に係る半導体装置の製造方法は、
メタル多層配線技術を適用した集積回路に関し、
層間絶縁膜上において少なくとも第１のキャパシタ電極を含むメタル配線層をパターニングする工程と、
前記第１のキャパシタ電極上にキャパシタ絶縁膜を被覆する工程と、
前記キャパシタ絶縁膜上に絶縁性のハードマスクを伴い第２のキャパシタ電極としてのメタルパターンを形成する工程と、
前記ハードマスク上を含んで次層の層間絶縁膜を形成する工程と、
前記ハードマスクにおけるエッチング速度が小さくなる前記層間絶縁膜に対する選択的なエッチングにより少なくとも前記メタル配線層、前記メタルパターンそれぞれに到達する接続孔を形成する工程と、
前記接続孔を埋め込むプラグ配線を形成する工程と、
前記プラグ配線それぞれに接続されるように次層メタル配線層をパターニングする工程と、
を具備したことを特徴とする。
【００１３】
本発明の［請求項６］に係る半導体装置の製造方法は、
メタル多層配線技術を適用した集積回路に関し、
層間絶縁膜上において少なくとも第１のキャパシタ電極を含むメタル配線層をパターニングする工程と、
前記第１のキャパシタ電極上にキャパシタ絶縁膜を被覆する工程と、
前記キャパシタ絶縁膜上に第２のキャパシタ電極としてのメタルパターンを形成する工程と、
前記メタルパターン上を含んで次層の層間絶縁膜を形成する工程と、
前記層間絶縁膜に対し選択的なエッチングにより前記メタルパターン上に設けられる方の径に比べて前記メタル配線層上に設けられるものがより大きな径を有するように少なくとも前記メタル配線層、前記メタルパターンそれぞれに到達する接続孔を形成する工程と、
前記接続孔を埋め込むプラグ配線を形成する工程と、
前記プラグ配線それぞれに接続されるように次層メタル配線層をパターニングする工程と、
を具備したことを特徴とする。
【００１４】
上記本発明の［請求項４］〜［請求項６］に係る半導体装置によれば、エッチング深さの異なる接続孔を形成するエッチングの際、接続孔底部がメタルパターン、メタル配線層それぞれの上部に到達するエッチング時間の差が小さく抑えられるよう工夫している。
【００１５】
なお、本発明の［請求項７］に係る半導体装置の製造方法は、［請求項４］〜［請求項６］いずれか一つに従属し、
少なくとも前記層間絶縁膜それぞれは平坦化処理がなされることを特徴とする。これにより、エッチングパターンの精度は向上する。
【００１６】
本発明の［請求項８］に係る半導体装置の製造方法は、［請求項４］〜［請求項６］いずれか一つに従属し、
少なくとも前記層間絶縁膜それぞれは化学的機械的研磨による平坦化処理がなされることを特徴とする。これにより、エッチングパターンの精度はいっそう向上する。
【００１７】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置に含まれる容量素子の要部構成を示す断面図である。半導体基板上においてメタル多層配線技術を適用した集積回路が構成されている。集積回路の一部構造１１において、メタル配線層（図示せず）の層間絶縁膜１２１上に、メタル配線層１３が形成されている。このメタル配線層１３は例えばＴｉＮ／Ａｌ−Ｃｕ合金／Ｔｉ／ＴｉＮの積層で構成される。
【００１８】
メタル配線層１３はハードマスクＨＭ１を伴ってパターニングされている。ここではハードマスクＨＭ１の材質がＳｉＯＣ系で構成され、これが残留している。ただし、メタル配線層１３のうち、所定領域のメタル配線層１３ａ上ではハードマスクＨＭ１は選択的に除去されており、メタル配線層１３ａ上にキャパシタ絶縁膜１４及びその上にメタルパターン１５が形成されている。メタルパターン１５も上記配線層１３と同様の積層形態を有する。これらメタル配線層１３ａ、キャパシタ絶縁膜１４、メタルパターン１５により容量素子Ｃ１が構成されている。
【００１９】
さらに、次のＳｉＯ２系の層間絶縁膜１２２が形成されており、メタル配線層１３、メタルパターン１５それぞれへの接続孔１６１，１６２が設けられている。これら接続孔１６１，１６２はバリアメタル１７の被覆を介してプラグ金属１８で埋め込まれている。これらは、次層メタル配線層１９に接続される。このメタル配線層１９も上記配線層１３と同様の積層形態を有する。さらに積層される絶縁膜や配線層などはここでは省略する。
【００２０】
上記構成では、接続孔１６１，１６２が設けられるＳｉＯ２系の層間絶縁膜１２２中、メタル配線層１３上部にこの層間絶縁膜１２２よりエッチング速度の大きい所定厚さの絶縁膜、すなわちＳｉＯＣ系ハードマスクＨＭ１を配している。これにより、メタル配線層１３、メタルパターン１５それぞれへの接続孔１６１，１６２を形成するエッチングの際、接続孔それぞれの底部がほとんど時間差なくメタル配線層１３、メタルパターン１５それぞれの上部に到達し得る構成となっている。メタル配線層１３への接続孔１６１は容量素子Ｃ１におけるメタル配線層１３ａへの接続孔（図示せず）と同等のエッチング深さであり、容量素子Ｃ１の両引き出し電極形成においても信頼性が得られる。
【００２１】
図２（ａ）〜（ｄ）は、それぞれ上記図１の構成における半導体装置の製造方法を工程順に示す断面図である。図１と同様の箇所には同一の符号を付して説明する。
図２（ａ）に示すように、層間絶縁膜１２１上においてメタル配線層１３、ここではＴｉＮ／Ａｌ−Ｃｕ合金／Ｔｉ／ＴｉＮの積層をスパッタ形成し、その後、ＳｉＯＣ系の絶縁層をＣＶＤ形成してフォトリソグラフィ工程を経てＳｉＯＣ系ハードマスクＨＭ１を形成する。次に、異方性エッチング技術を用い、ハードマスクＨＭ１に従ってメタル配線層１３をパターニングする（破線部分は除去される）。
【００２２】
次に、図２（ｂ）に示すように、フォトリソグラフィ技術によりレジスト層２１を形成する。このレジスト層２１は、キャパシタ形成予定領域以外のハードマスクＨＭ１上を全て覆う。その後、エッチング工程により、キャパシタ形成予定領域上のハードマスクＨＭ１を除去する。すなわち、メタル配線層１３ａ上のみハードマスクＨＭ１が除去された形態となる。
【００２３】
次に図２（ｃ）に示すように、レジスト層２１の除去後、主面全面に絶縁膜（１４）を被覆する。これはキャパシタ絶縁膜１４となる、例えばシリコン酸化膜、シリコン窒化膜、酸化膜と窒化膜の積層など、酸化膜系、窒化膜系から選ばれる誘電物質の単層または積層であって、ＣＶＤ法により形成される。次に、メタル配線層１３と同様の配線層（１５）をスパッタ形成する。その後、レジスト層２２の形成、異方性エッチング工程を経て、キャパシタ絶縁膜１４及びメタルパターン１５をメタル配線層１３ａ上にのみ残す。このメタルパターン１５形成時も適当なハードマスク（図示せず）を伴ったパターニングが行われてもよい。パターニング後、レジスト層２２またはハードマスク（図示せず）は除去される。これにより、メタル配線層１３ａ、キャパシタ絶縁膜１４、メタルパターン１５による容量素子Ｃ１が構成される。
【００２４】
次に、図２（ｄ）に示すように、ＣＶＤ法を用いることにより、メタルパターン１５上を含んで次層の層間絶縁膜１２２を形成する。層間絶縁膜１２２は、ここではＣＭＰ（化学的機械的研磨）法を用いて平坦化する。その他、ドライエッチングを用いたエッチバック法により平坦化してもよい。次に、フォトリソグラフィ工程を経て層間絶縁膜１２２上にレジスト層２３をパターニング形成する。そして、ハードマスクＨＭ１におけるエッチング速度が大きくなる層間絶縁膜１２２に対する選択的なエッチングを施す。これにより、エッチング深さの異なる接続孔１６１，１６２それぞれの底部、すなわちメタル配線層１３、メタルパターン１５それぞれの上部の露出に至るまでのエッチング時間差が小さく抑えられる。
【００２５】
その後は、スパッタ法によるＴｉ／ＴｉＮ積層等のバリアメタル１７、Ｗ等のプラグ金属１８の埋め込みが行われる。その後、ＣＭＰ法またはエッチバック法による平坦化工程を経て、メタル配線層１３と同様の次層メタル配線層１９を形成する。その後、レジスト層の形成、異方性エッチング工程を経て、前記図１に示されるような構成が得られる。
【００２６】
上記第１実施形態及び方法によれば、接続孔１６１，１６２が設けられるＳｉＯ２系の層間絶縁膜１２２中、メタル配線層１３上部にこの層間絶縁膜１２２よりエッチング速度の大きい所定厚さの絶縁膜、すなわちＳｉＯＣ系ハードマスクＨＭ１を配している。これにより、メタルパターン１５への接続孔１６２よりメタル配線層１３への接続孔１６１の方が大きいエッチング深さを有していても、接続孔１６１，１６２それぞれの底部、すなわちメタル配線層１３、メタルパターン１５それぞれの上部に到達する時間差が小さく抑えられる。
【００２７】
ＳｉＯ２系の層間絶縁膜１２２中にＳｉＯＣ系ハードマスクＨＭ１を用いる場合は、接続孔１６１，１６２のドライエッチングが同時に終了するように、層間絶縁膜のエッチングレートとハードマスクのエッチングレートを考慮し、層間絶縁膜１２２の膜厚とハードマスクＨＭ１の膜厚の組み合わせを調整する。これにより、オーバーエッチングの負担を大幅に軽減し、メタルパターン１５やキャパシタ絶縁膜１４の突き抜けを防止する。この結果、配線層間に容量素子を組み込んでも安定した金属配線接続が可能となる。
【００２８】
図３は、本発明の第２実施形態に係る半導体装置に含まれる容量素子の要部構成を示す断面図である。前記第１実施形態と同様の箇所には同一の符号を付す。この第２実施形態では、前記第１実施形態と比べて次のような構成が異なっている。第１実施形態では、メタル配線層１３上部に層間絶縁膜１２２よりエッチング速度の大きいハードマスクＨＭ１を設けていた。第２実施形態では、ハードマスクＨＭ１の代りに、メタルパターン１５上部に層間絶縁膜１２２よりエッチング速度の小さいハードマスクＨＭ２を設けた形態となっている。その他の構成は前記図１と同様である。
【００２９】
すなわち、メタルパターン１５はハードマスクＨＭ２を伴ってパターニングされている。ここではハードマスクＨＭ２の材質がＳｉＮ系で構成され、これが残留している。なお、メタル配線層１３形成時も適当なハードマスク（図示せず）を伴ったパターニングが行われてもよい。メタル配線層１３ａ、キャパシタ絶縁膜１４、メタルパターン１５により容量素子Ｃ２が構成されている。ＳｉＯ２系の層間絶縁膜１２２にメタル配線層１３、メタルパターン１５それぞれへの接続孔２６１，２６２が設けられている。これら接続孔２６１，２６２は前記第１実施形態と同様にバリアメタル１７の被覆を介してプラグ金属１８で埋め込まれ、次層メタル配線層１９に接続される。さらに積層される絶縁膜や配線層などはここでは省略する。
【００３０】
上記構成では、接続孔２６１，２６２が設けられるＳｉＯ２系の層間絶縁膜１２２中、メタルパターン１５上部にこの層間絶縁膜１２２よりエッチング速度の小さい所定厚さの絶縁膜、すなわちＳｉＮ系ハードマスクＨＭ２を配している。これにより、メタル配線層１３、メタルパターン１５それぞれへの接続孔２６１，２６２を形成するエッチングの際、接続孔それぞれの底部がほとんど時間差なくメタル配線層１３、メタルパターン１５それぞれの上部に到達し得る構成となっている。メタル配線層１３への接続孔２６１は容量素子Ｃ２におけるメタル配線層１３ａへの接続孔（図示せず）と同等のエッチング深さであり、容量素子Ｃ２の両引き出し電極形成においても信頼性が得られる。
【００３１】
図４（ａ）〜（ｄ）は、それぞれ上記図３の構成における半導体装置の製造方法を工程順に示す断面図である。図３と同様の箇所には同一の符号を付して説明する。
図４（ａ）に示すように、層間絶縁膜１２１上においてメタル配線層１３、ここではＴｉＮ／Ａｌ−Ｃｕ合金／Ｔｉ／ＴｉＮの積層をスパッタ形成し、その後、フォトリソグラフィ工程を経て例えばＳｉＯ２系ハードマスク４１を形成する。すなわち、異方性エッチング技術を用い、ハードマスク４１に従ってメタル配線層１３をパターニングする。
【００３２】
次に、図４（ｂ）に示すように、フォトリソグラフィ技術によりレジスト層２１を形成する。このレジスト層２１は、キャパシタ形成予定領域以外のハードマスク４１上を全て覆う。その後、エッチング工程により、キャパシタ形成予定領域上のハードマスク４１を除去する。すなわち、メタル配線層１３ａ上のみハードマスク４１が除去された形態となる。
【００３３】
次に図４（ｃ）に示すように、レジスト層２１の除去後、主面全面に絶縁膜（１４）を被覆する。これはキャパシタ絶縁膜１４となる誘電物質の単層または積層であって、ＣＶＤ法により形成される。次に、メタル配線層１３と同様の配線層（１５）をスパッタ形成する。その後、フォトリソグラフィ工程を経てＳｉＮ系ハードマスクＨＭ２を形成し、異方性エッチング工程を経て、キャパシタ絶縁膜１４及びメタルパターン１５をメタル配線層１３ａ上にのみ残す。これにより、メタル配線層１３ａ、キャパシタ絶縁膜１４、メタルパターン１５による容量素子Ｃ２が構成される。
【００３４】
次に、図４（ｄ）に示すように、ＣＶＤ法を用いることにより、ハードマスクＨＭ２上を含んで次層の層間絶縁膜１２２を形成する。層間絶縁膜１２２はハードマスク４１と同一の材料が望ましい。層間絶縁膜１２２は、ここではＣＭＰ（化学的機械的研磨）法を用いて平坦化する。その他、ドライエッチングを用いたエッチバックにより平坦化してもよい。次に、フォトリソグラフィ工程を経て層間絶縁膜１２２上にレジスト層２３をパターニング形成する。そして、ハードマスクＨＭ２におけるエッチング速度が小さくなる層間絶縁膜１２２に対する選択的なエッチングを施す。これにより、エッチング深さの異なる接続孔２６１，２６２それぞれの底部、すなわちメタル配線層１３、メタルパターン１５それぞれの上部の露出に至るまでのエッチング時間差が小さく抑えられる。
【００３５】
その後は、スパッタ法によるＴｉ／ＴｉＮ積層等のバリアメタル１７、Ｗ等のプラグ金属１８の埋め込みが行われる。その後、ＣＭＰ法またはエッチバック法による平坦化工程を経て、メタル配線層１３と同様の次層メタル配線層１９を形成する。その後、レジスト層の形成、異方性エッチング工程を経て、前記図３に示されるような構成が得られる。
【００３６】
上記第２実施形態及び方法によれば、接続孔２６１，２６２が設けられるＳｉＯ２系の層間絶縁膜１２２中、メタルパターン１５上部にこの層間絶縁膜１２２よりエッチング速度の小さい所定厚さの絶縁膜、すなわちＳｉＮ系ハードマスクＨＭ２を配している。これにより、メタル配線層１３、メタルパターン１５それぞれへの接続孔２６１，２６２のエッチング深さが異なっても、接続孔それぞれの底部、すなわちメタル配線層１３、メタルパターン１５それぞれの上部に到達する時間差が小さく抑えられる。
【００３７】
ＳｉＯ２系の層間絶縁膜１２２中にＳｉＮ系ハードマスクＨＭ２を用いる場合は、接続孔１６１，１６２のドライエッチングが同時に終了するように、層間絶縁膜のエッチングレートとハードマスクのエッチングレートを考慮し、層間絶縁膜１２２の膜厚とハードマスクＨＭ２の膜厚の組み合わせを調整する。これにより、オーバーエッチングの負担を大幅に軽減し、メタルパターン１５やキャパシタ絶縁膜１４の突き抜けを防止する。この結果、配線層間に容量素子を組み込んでも安定した金属配線接続が可能となる。
【００３８】
図５は、本発明の第３実施形態に係る半導体装置に含まれる容量素子の要部構成を示す断面図である。前記第１実施形態と同様の箇所には同一の符号を付す。この第３実施形態では、前記第１、第２実施形態と比べて次のような構成が異なっている。第１、第２実施形態では、ハードマスクＨＭ１またはＨＭ２を設けることによってエッチング速度の調整を行い、キャパシタ上部電極であるメタルパターン１５上へのエッチングダメージを軽減させていた。これに対して第３実施形態では、メタル配線層１３、メタルパターン１５それぞれへの接続孔３６１，３６２それぞれの開孔径の調整によりメタルパターン１５上へのエッチングダメージを軽減させる形態となっている。その他の構成は前記図１や図３と同様である。
【００３９】
すなわち、メタルパターン１５上方の層間絶縁膜１２２は、メタル配線層１３上方の層間絶縁膜１２２に比べて厚さが小さい。この層間絶縁膜１２２の厚さに応じて接続孔３６１，３６２それぞれの開孔径を異ならせる。開孔径の大きいものに比べて小さい径の方がエッチング時間を多く必要とする観点から、接続孔３６１の径φ１と接続孔３６２の径φ２をφ１＞φ２とした。もちろん、メタル配線層１３形成時、メタルパターン１５形成時に適当なハードマスク（図示せず）を伴ったパターニングが行われてもよい。
【００４０】
メタル配線層１３ａ、キャパシタ絶縁膜１４、メタルパターン１５により容量素子Ｃ３が構成され、ＳｉＯ２系の層間絶縁膜１２２にメタル配線層１３、メタルパターン１５それぞれへのφ１＞φ２の径を有した接続孔３６１，３６２が設けられている。これら接続孔３６１，３６２は前記第１実施形態と同様にバリアメタル１７の被覆を介してプラグ金属１８で埋め込まれ、次層メタル配線層１９に接続される。さらに積層される絶縁膜や配線層などはここでは省略する。
【００４１】
図６は、図５における容量素子Ｃ３を示す平面図である。図５の接続孔３６１，３６２において、その径φ１，φ２の関係がφ１＞φ２となるよう構成されている。これにより、メタル配線層１３、メタルパターン１５それぞれへの接続孔３６１，３６２を形成するエッチングの際、接続孔それぞれの底部がほとんど時間差なくメタル配線層１３、メタルパターン１５それぞれの上部に到達し得る構成となっている。図６に示した容量素子Ｃ３におけるメタル配線層１３ａへの接続孔３６３は、図５のメタル配線層１３への接続孔３６１と同等のエッチング深さであり、容量素子Ｃ３の両引き出し電極形成においても信頼性が得られる。
【００４２】
図７（ａ）〜（ｄ）は、それぞれ上記図５の構成における半導体装置の製造方法を工程順に示す断面図である。図１や図３と同様の箇所には同一の符号を付して説明する。
図７（ａ）に示すように、層間絶縁膜１２１上においてメタル配線層１３、ここではＴｉＮ／Ａｌ−Ｃｕ合金／Ｔｉ／ＴｉＮの積層をスパッタ形成し、その後、フォトリソグラフィ工程を経て例えばＳｉＯ２系ハードマスク４１を形成する。すなわち、異方性エッチング技術を用い、ハードマスク４１に従ってメタル配線層１３をパターニングする。
【００４３】
次に、図７（ｂ）に示すように、フォトリソグラフィ技術によりレジスト層２１を形成する。このレジスト層２１は、キャパシタ形成予定領域以外のハードマスク４１上を全て覆う。その後、エッチング工程により、キャパシタ形成予定領域上のハードマスク４１を除去する。すなわち、メタル配線層１３ａ上のみハードマスク４１が除去された形態となる。
【００４４】
次に図７（ｃ）に示すように、レジスト層２１の除去後、主面全面に絶縁膜（１４）を被覆する。これはキャパシタ絶縁膜１４となる誘電物質の単層または積層であって、ＣＶＤ法により形成される。次に、メタル配線層１３と同様の配線層（１５）をスパッタ形成する。その後、フォトリソグラフィ工程を経て例えばＳｉＯ２系ハードマスク４２を形成し、異方性エッチング工程を経て、キャパシタ絶縁膜１４及びメタルパターン１５をメタル配線層１３ａ上にのみ残す。これにより、メタル配線層１３ａ、キャパシタ絶縁膜１４、メタルパターン１５による容量素子Ｃ３が構成される。
【００４５】
次に、図７（ｄ）に示すように、ＣＶＤ法を用いることにより、メタルパターン１５上を含んで次層の層間絶縁膜１２２を形成する。層間絶縁膜１２２は、ここではＣＭＰ（化学的機械的研磨）法を用いて平坦化する。その他、ドライエッチングを用いたエッチバック法により平坦化してもよい。次に、フォトリソグラフィ工程を経て層間絶縁膜１２２上にレジスト層３３をパターニング形成する。このレジストパターンはエッチング深さの異なる接続孔３６１，３６２に応じて開孔径を異ならせる。ここでは、接続孔３６１，３６２のドライエッチングが同時に終了するように、接続孔３６１の径φ１、接続孔３６２の径φ２の組み合わせを調整する。接続孔３６１の径φ１に対し、接続孔３６２の径φ２が１／２〜１／４程度小さくなるようにすることが望ましい。このことにより、径φ１の接続孔３６１より径φ２の接続孔３６２の方が孔内エッチング物の再付着の割合が大きくなり、エッチング速度が遅くなる。これにより、エッチング深さの異なる接続孔３６１，３６２それぞれの底部、すなわちメタル配線層１３、メタルパターン１５それぞれの上部の露出に至るまでのエッチング時間差が小さく抑えられる。
【００４６】
その後は、スパッタ法によるＴｉ／ＴｉＮ積層等のバリアメタル１７、Ｗ等のプラグ金属１８の埋め込みが行われる。その後、ＣＭＰ法またはエッチバック法による平坦化工程を経て、メタル配線層１３と同様の次層メタル配線層１９を形成する。その後、レジスト層の形成、異方性エッチング工程を経て、前記図５に示されるような構成が得られる。
【００４７】
上記第３実施形態及び方法によれば、層間絶縁膜１２２中、メタル配線層１３上部とメタルパターン１５上部の接続孔３６１，３６２それぞれがエッチング終点の時間差が小さくなるよう開孔調整されている。これにより、メタル配線層１３、メタルパターン１５それぞれへの接続孔３６１，３６２のエッチング深さが異なっても、接続孔それぞれの底部、すなわちメタル配線層１３、メタルパターン１５それぞれの上部に到達する時間差が小さく抑えられる。
【００４８】
上記各実施形態及びその方法によれば、エッチング深さの異なる接続孔を形成するエッチングの際、接続孔底部がメタルパターン、メタル配線層それぞれの上部に到達するエッチング時間の差が小さく抑えられるよう工夫する。ハードマスクは上述の各材料に限らず、層間絶縁膜のエッチング速度に対して大きい絶縁材料または小さい絶縁材料を適宜箇所で用いるようにすればよい。接続孔の径の調整も設計が許す限り様々区別し得る。これにより、オーバーエッチングの負担を大幅に軽減し、上部キャパシタ電極のメタルパターンやキャパシタ絶縁膜の突き抜けを防止する。
【００４９】
【発明の効果】
以上説明したように本発明によれば、エッチング深さの異なる接続孔をそれぞれ形成するエッチングの際、接続孔それぞれに対し目的の底部に至るまでの時間差が小さく抑えられるハードマスクの利用、接続孔の径の調整がなされる。これにより、両電極ともメタルを利用した容量素子を有する集積回路の構成において、どの配線層間に容量素子を組み込んでも安定した金属配線接続が可能となる。この結果、多層配線内において安定した配線接続が達成される薄膜の容量素子を有する半導体装置及びその製造方法を提供することできる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置に含まれる容量素子の要部構成を示す断面図である。
【図２】（ａ）〜（ｄ）は、それぞれ上記図１の構成における半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第２実施形態に係る半導体装置に含まれる容量素子の要部構成を示す断面図である。
【図４】（ａ）〜（ｄ）は、それぞれ上記図３の構成における半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の第３実施形態に係る半導体装置に含まれる容量素子の要部構成を示す断面図である。
【図６】図５における容量素子Ｃ３を示す平面図である。
【図７】（ａ）〜（ｄ）は、それぞれ上記図５の構成における半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
１１…集積回路の一部構造
１２１，１２２…層間絶縁膜
１３，１３ａ，１９…メタル配線層
１４…キャパシタ絶縁膜
１５…メタルパターン
１６１，１６２，２６１，２６２，３６１，３６２，３６３…接続孔
１７…バリアメタル
１８…プラグ金属
２１，２２，２３，３３…レジスト層
Ｃ１，Ｃ２，Ｃ３…容量素子
ＨＭ１，ＨＭ２，４１，４２…ハードマスク
【発明の属する技術分野】
本発明は、集積回路を構成する多層配線内において、特に容量素子が薄膜の形で設けられる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器の小型軽量化、動作の高速化、高周波化に伴い、電子機器に搭載される半導体集積回路素子の高集積化が要求され、電気配線、抵抗素子、容量素子のような受動部分についても微細化かつ高性能化が進められている。容量素子においても多層配線内において構成される構造も提案されている。
【０００３】
メタル多層配線技術を適用した容量素子としては、図示しないが、半導体集積回路における層間絶縁膜上において、あるメタル配線層Ａの所定領域を第１キャパシタ電極とし、キャパシタ絶縁膜を挟んで積層した専用のメタルパターンを第２キャパシタ電極とする構成がある。この場合、次の層間絶縁膜を介し、上層のメタル配線層Ｂによって、他の配線回路と共に容量素子としての引き出し電極がそれぞれ、例えばプラグ配線による各ビアを介して導出され構成される。
【０００４】
上記構成によれば、キャパシタ電極のどちらか一方はメタル配線層を利用し、もう一方はキャパシタ電極用のメタルパターンとして設けられる。キャパシタ電極用のメタルパターンとしての構成は、上記メタル配線層より膜厚を小さく形成してもよい。これは配線層のように長距離引き回されないので配線抵抗をそれほど厳しく制御する必要がないからである。また、薄い方が段差を小さくすることができるので、平坦化に寄与する。
【０００５】
【発明が解決しようとする課題】
上記構成では、キャパシタ電極用のメタルパターンがより薄く、また、各ビア形成のためのエッチングではメタル配線層Ａよりも早くメタルパターンが露出する。これにより、キャパシタ電極用のメタルパターンがオーバーエッチングされ、最悪、キャパシタ絶縁膜を突き抜けて第１、第２キャパシタ電極がショートする危険性がある。
【０００６】
本発明は上記のような事情を考慮してなされたものであり、多層配線内において安定した配線接続が達成される薄膜の容量素子を有する半導体装置及びその製造方法を提供しようとするものである。
【０００７】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置は、
メタル多層配線技術を適用した集積回路に関し、
層間絶縁膜上におけるメタル配線層と、
前記メタル配線層のうちの所定パターン上に形成されたキャパシタ絶縁膜及びその上のメタルパターンとで構成される容量素子と、
少なくとも前記メタルパターン、前記メタル配線層それぞれへの接続孔を介して形成される前記メタルパターン以降に設けられた次層メタル配線層と、
を具備し、
前記接続孔が設けられる層間絶縁膜中、前記メタル配線層上部に前記層間絶縁膜よりエッチング速度が大きくなる所定厚さの絶縁膜を配したことを特徴とする。
【０００８】
本発明の［請求項２］に係る半導体装置は、
メタル多層配線技術を適用した集積回路に関し、
層間絶縁膜上におけるメタル配線層と、
前記メタル配線層のうちの所定パターン上に形成されたキャパシタ絶縁膜及びその上のメタルパターンとで構成される容量素子と、
少なくとも前記メタルパターン、前記メタル配線層それぞれへの接続孔を介して形成される前記メタルパターン以降に設けられた次層メタル配線層と、
を具備し、
前記接続孔が設けられる層間絶縁膜中、前記メタルパターン上部に前記層間絶縁膜よりエッチング速度が小さくなる所定厚さの絶縁膜を配したことを特徴とする。
【０００９】
本発明の［請求項３］に係る半導体装置は、
メタル多層配線技術を適用した集積回路に関し、
層間絶縁膜上におけるメタル配線層と、
前記メタル配線層のうちの所定パターン上に形成されたキャパシタ絶縁膜及びその上のメタルパターンとで構成される容量素子と、
少なくとも前記メタルパターン、前記メタル配線層それぞれへの接続孔を介して形成される前記メタルパターン以降に設けられた次層メタル配線層と、
を具備し、
前記接続孔において、前記メタルパターン上に設けられる方の径に比べて前記メタル配線層上に設けられるものがより大きな径を有することを特徴としている。
【００１０】
上記本発明の［請求項１］〜［請求項３］に係る半導体装置によれば、共に、メタルパターン、メタル配線層それぞれへの接続孔を形成するエッチングの際、接続孔それぞれの底部、すなわちメタルパターン、メタル配線層それぞれの上部の露出に至るまでの時間差が小さく抑えられる構成となっている。
【００１１】
本発明の［請求項４］に係る半導体装置の製造方法は、
メタル多層配線技術を適用した集積回路に関し、
層間絶縁膜上において絶縁性のハードマスクを伴い少なくとも第１のキャパシタ電極を含むメタル配線層をパターニングする工程と、
前記第１のキャパシタ電極上のハードマスクを選択的に除去する工程と、
前記第１のキャパシタ電極上にキャパシタ絶縁膜を被覆する工程と、
前記キャパシタ絶縁膜上に第２のキャパシタ電極としてのメタルパターンを形成する工程と、
前記メタルパターン上を含んで次層の層間絶縁膜を形成する工程と、
前記ハードマスクにおけるエッチング速度が大きくなる前記層間絶縁膜に対する選択的なエッチングにより少なくとも前記メタル配線層、前記メタルパターンそれぞれに到達する接続孔を形成する工程と、
前記接続孔を埋め込むプラグ配線を形成する工程と、
前記プラグ配線それぞれに接続されるように次層メタル配線層をパターニングする工程と、
を具備したことを特徴とする。
【００１２】
本発明の［請求項５］に係る半導体装置の製造方法は、
メタル多層配線技術を適用した集積回路に関し、
層間絶縁膜上において少なくとも第１のキャパシタ電極を含むメタル配線層をパターニングする工程と、
前記第１のキャパシタ電極上にキャパシタ絶縁膜を被覆する工程と、
前記キャパシタ絶縁膜上に絶縁性のハードマスクを伴い第２のキャパシタ電極としてのメタルパターンを形成する工程と、
前記ハードマスク上を含んで次層の層間絶縁膜を形成する工程と、
前記ハードマスクにおけるエッチング速度が小さくなる前記層間絶縁膜に対する選択的なエッチングにより少なくとも前記メタル配線層、前記メタルパターンそれぞれに到達する接続孔を形成する工程と、
前記接続孔を埋め込むプラグ配線を形成する工程と、
前記プラグ配線それぞれに接続されるように次層メタル配線層をパターニングする工程と、
を具備したことを特徴とする。
【００１３】
本発明の［請求項６］に係る半導体装置の製造方法は、
メタル多層配線技術を適用した集積回路に関し、
層間絶縁膜上において少なくとも第１のキャパシタ電極を含むメタル配線層をパターニングする工程と、
前記第１のキャパシタ電極上にキャパシタ絶縁膜を被覆する工程と、
前記キャパシタ絶縁膜上に第２のキャパシタ電極としてのメタルパターンを形成する工程と、
前記メタルパターン上を含んで次層の層間絶縁膜を形成する工程と、
前記層間絶縁膜に対し選択的なエッチングにより前記メタルパターン上に設けられる方の径に比べて前記メタル配線層上に設けられるものがより大きな径を有するように少なくとも前記メタル配線層、前記メタルパターンそれぞれに到達する接続孔を形成する工程と、
前記接続孔を埋め込むプラグ配線を形成する工程と、
前記プラグ配線それぞれに接続されるように次層メタル配線層をパターニングする工程と、
を具備したことを特徴とする。
【００１４】
上記本発明の［請求項４］〜［請求項６］に係る半導体装置によれば、エッチング深さの異なる接続孔を形成するエッチングの際、接続孔底部がメタルパターン、メタル配線層それぞれの上部に到達するエッチング時間の差が小さく抑えられるよう工夫している。
【００１５】
なお、本発明の［請求項７］に係る半導体装置の製造方法は、［請求項４］〜［請求項６］いずれか一つに従属し、
少なくとも前記層間絶縁膜それぞれは平坦化処理がなされることを特徴とする。これにより、エッチングパターンの精度は向上する。
【００１６】
本発明の［請求項８］に係る半導体装置の製造方法は、［請求項４］〜［請求項６］いずれか一つに従属し、
少なくとも前記層間絶縁膜それぞれは化学的機械的研磨による平坦化処理がなされることを特徴とする。これにより、エッチングパターンの精度はいっそう向上する。
【００１７】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置に含まれる容量素子の要部構成を示す断面図である。半導体基板上においてメタル多層配線技術を適用した集積回路が構成されている。集積回路の一部構造１１において、メタル配線層（図示せず）の層間絶縁膜１２１上に、メタル配線層１３が形成されている。このメタル配線層１３は例えばＴｉＮ／Ａｌ−Ｃｕ合金／Ｔｉ／ＴｉＮの積層で構成される。
【００１８】
メタル配線層１３はハードマスクＨＭ１を伴ってパターニングされている。ここではハードマスクＨＭ１の材質がＳｉＯＣ系で構成され、これが残留している。ただし、メタル配線層１３のうち、所定領域のメタル配線層１３ａ上ではハードマスクＨＭ１は選択的に除去されており、メタル配線層１３ａ上にキャパシタ絶縁膜１４及びその上にメタルパターン１５が形成されている。メタルパターン１５も上記配線層１３と同様の積層形態を有する。これらメタル配線層１３ａ、キャパシタ絶縁膜１４、メタルパターン１５により容量素子Ｃ１が構成されている。
【００１９】
さらに、次のＳｉＯ２系の層間絶縁膜１２２が形成されており、メタル配線層１３、メタルパターン１５それぞれへの接続孔１６１，１６２が設けられている。これら接続孔１６１，１６２はバリアメタル１７の被覆を介してプラグ金属１８で埋め込まれている。これらは、次層メタル配線層１９に接続される。このメタル配線層１９も上記配線層１３と同様の積層形態を有する。さらに積層される絶縁膜や配線層などはここでは省略する。
【００２０】
上記構成では、接続孔１６１，１６２が設けられるＳｉＯ２系の層間絶縁膜１２２中、メタル配線層１３上部にこの層間絶縁膜１２２よりエッチング速度の大きい所定厚さの絶縁膜、すなわちＳｉＯＣ系ハードマスクＨＭ１を配している。これにより、メタル配線層１３、メタルパターン１５それぞれへの接続孔１６１，１６２を形成するエッチングの際、接続孔それぞれの底部がほとんど時間差なくメタル配線層１３、メタルパターン１５それぞれの上部に到達し得る構成となっている。メタル配線層１３への接続孔１６１は容量素子Ｃ１におけるメタル配線層１３ａへの接続孔（図示せず）と同等のエッチング深さであり、容量素子Ｃ１の両引き出し電極形成においても信頼性が得られる。
【００２１】
図２（ａ）〜（ｄ）は、それぞれ上記図１の構成における半導体装置の製造方法を工程順に示す断面図である。図１と同様の箇所には同一の符号を付して説明する。
図２（ａ）に示すように、層間絶縁膜１２１上においてメタル配線層１３、ここではＴｉＮ／Ａｌ−Ｃｕ合金／Ｔｉ／ＴｉＮの積層をスパッタ形成し、その後、ＳｉＯＣ系の絶縁層をＣＶＤ形成してフォトリソグラフィ工程を経てＳｉＯＣ系ハードマスクＨＭ１を形成する。次に、異方性エッチング技術を用い、ハードマスクＨＭ１に従ってメタル配線層１３をパターニングする（破線部分は除去される）。
【００２２】
次に、図２（ｂ）に示すように、フォトリソグラフィ技術によりレジスト層２１を形成する。このレジスト層２１は、キャパシタ形成予定領域以外のハードマスクＨＭ１上を全て覆う。その後、エッチング工程により、キャパシタ形成予定領域上のハードマスクＨＭ１を除去する。すなわち、メタル配線層１３ａ上のみハードマスクＨＭ１が除去された形態となる。
【００２３】
次に図２（ｃ）に示すように、レジスト層２１の除去後、主面全面に絶縁膜（１４）を被覆する。これはキャパシタ絶縁膜１４となる、例えばシリコン酸化膜、シリコン窒化膜、酸化膜と窒化膜の積層など、酸化膜系、窒化膜系から選ばれる誘電物質の単層または積層であって、ＣＶＤ法により形成される。次に、メタル配線層１３と同様の配線層（１５）をスパッタ形成する。その後、レジスト層２２の形成、異方性エッチング工程を経て、キャパシタ絶縁膜１４及びメタルパターン１５をメタル配線層１３ａ上にのみ残す。このメタルパターン１５形成時も適当なハードマスク（図示せず）を伴ったパターニングが行われてもよい。パターニング後、レジスト層２２またはハードマスク（図示せず）は除去される。これにより、メタル配線層１３ａ、キャパシタ絶縁膜１４、メタルパターン１５による容量素子Ｃ１が構成される。
【００２４】
次に、図２（ｄ）に示すように、ＣＶＤ法を用いることにより、メタルパターン１５上を含んで次層の層間絶縁膜１２２を形成する。層間絶縁膜１２２は、ここではＣＭＰ（化学的機械的研磨）法を用いて平坦化する。その他、ドライエッチングを用いたエッチバック法により平坦化してもよい。次に、フォトリソグラフィ工程を経て層間絶縁膜１２２上にレジスト層２３をパターニング形成する。そして、ハードマスクＨＭ１におけるエッチング速度が大きくなる層間絶縁膜１２２に対する選択的なエッチングを施す。これにより、エッチング深さの異なる接続孔１６１，１６２それぞれの底部、すなわちメタル配線層１３、メタルパターン１５それぞれの上部の露出に至るまでのエッチング時間差が小さく抑えられる。
【００２５】
その後は、スパッタ法によるＴｉ／ＴｉＮ積層等のバリアメタル１７、Ｗ等のプラグ金属１８の埋め込みが行われる。その後、ＣＭＰ法またはエッチバック法による平坦化工程を経て、メタル配線層１３と同様の次層メタル配線層１９を形成する。その後、レジスト層の形成、異方性エッチング工程を経て、前記図１に示されるような構成が得られる。
【００２６】
上記第１実施形態及び方法によれば、接続孔１６１，１６２が設けられるＳｉＯ２系の層間絶縁膜１２２中、メタル配線層１３上部にこの層間絶縁膜１２２よりエッチング速度の大きい所定厚さの絶縁膜、すなわちＳｉＯＣ系ハードマスクＨＭ１を配している。これにより、メタルパターン１５への接続孔１６２よりメタル配線層１３への接続孔１６１の方が大きいエッチング深さを有していても、接続孔１６１，１６２それぞれの底部、すなわちメタル配線層１３、メタルパターン１５それぞれの上部に到達する時間差が小さく抑えられる。
【００２７】
ＳｉＯ２系の層間絶縁膜１２２中にＳｉＯＣ系ハードマスクＨＭ１を用いる場合は、接続孔１６１，１６２のドライエッチングが同時に終了するように、層間絶縁膜のエッチングレートとハードマスクのエッチングレートを考慮し、層間絶縁膜１２２の膜厚とハードマスクＨＭ１の膜厚の組み合わせを調整する。これにより、オーバーエッチングの負担を大幅に軽減し、メタルパターン１５やキャパシタ絶縁膜１４の突き抜けを防止する。この結果、配線層間に容量素子を組み込んでも安定した金属配線接続が可能となる。
【００２８】
図３は、本発明の第２実施形態に係る半導体装置に含まれる容量素子の要部構成を示す断面図である。前記第１実施形態と同様の箇所には同一の符号を付す。この第２実施形態では、前記第１実施形態と比べて次のような構成が異なっている。第１実施形態では、メタル配線層１３上部に層間絶縁膜１２２よりエッチング速度の大きいハードマスクＨＭ１を設けていた。第２実施形態では、ハードマスクＨＭ１の代りに、メタルパターン１５上部に層間絶縁膜１２２よりエッチング速度の小さいハードマスクＨＭ２を設けた形態となっている。その他の構成は前記図１と同様である。
【００２９】
すなわち、メタルパターン１５はハードマスクＨＭ２を伴ってパターニングされている。ここではハードマスクＨＭ２の材質がＳｉＮ系で構成され、これが残留している。なお、メタル配線層１３形成時も適当なハードマスク（図示せず）を伴ったパターニングが行われてもよい。メタル配線層１３ａ、キャパシタ絶縁膜１４、メタルパターン１５により容量素子Ｃ２が構成されている。ＳｉＯ２系の層間絶縁膜１２２にメタル配線層１３、メタルパターン１５それぞれへの接続孔２６１，２６２が設けられている。これら接続孔２６１，２６２は前記第１実施形態と同様にバリアメタル１７の被覆を介してプラグ金属１８で埋め込まれ、次層メタル配線層１９に接続される。さらに積層される絶縁膜や配線層などはここでは省略する。
【００３０】
上記構成では、接続孔２６１，２６２が設けられるＳｉＯ２系の層間絶縁膜１２２中、メタルパターン１５上部にこの層間絶縁膜１２２よりエッチング速度の小さい所定厚さの絶縁膜、すなわちＳｉＮ系ハードマスクＨＭ２を配している。これにより、メタル配線層１３、メタルパターン１５それぞれへの接続孔２６１，２６２を形成するエッチングの際、接続孔それぞれの底部がほとんど時間差なくメタル配線層１３、メタルパターン１５それぞれの上部に到達し得る構成となっている。メタル配線層１３への接続孔２６１は容量素子Ｃ２におけるメタル配線層１３ａへの接続孔（図示せず）と同等のエッチング深さであり、容量素子Ｃ２の両引き出し電極形成においても信頼性が得られる。
【００３１】
図４（ａ）〜（ｄ）は、それぞれ上記図３の構成における半導体装置の製造方法を工程順に示す断面図である。図３と同様の箇所には同一の符号を付して説明する。
図４（ａ）に示すように、層間絶縁膜１２１上においてメタル配線層１３、ここではＴｉＮ／Ａｌ−Ｃｕ合金／Ｔｉ／ＴｉＮの積層をスパッタ形成し、その後、フォトリソグラフィ工程を経て例えばＳｉＯ２系ハードマスク４１を形成する。すなわち、異方性エッチング技術を用い、ハードマスク４１に従ってメタル配線層１３をパターニングする。
【００３２】
次に、図４（ｂ）に示すように、フォトリソグラフィ技術によりレジスト層２１を形成する。このレジスト層２１は、キャパシタ形成予定領域以外のハードマスク４１上を全て覆う。その後、エッチング工程により、キャパシタ形成予定領域上のハードマスク４１を除去する。すなわち、メタル配線層１３ａ上のみハードマスク４１が除去された形態となる。
【００３３】
次に図４（ｃ）に示すように、レジスト層２１の除去後、主面全面に絶縁膜（１４）を被覆する。これはキャパシタ絶縁膜１４となる誘電物質の単層または積層であって、ＣＶＤ法により形成される。次に、メタル配線層１３と同様の配線層（１５）をスパッタ形成する。その後、フォトリソグラフィ工程を経てＳｉＮ系ハードマスクＨＭ２を形成し、異方性エッチング工程を経て、キャパシタ絶縁膜１４及びメタルパターン１５をメタル配線層１３ａ上にのみ残す。これにより、メタル配線層１３ａ、キャパシタ絶縁膜１４、メタルパターン１５による容量素子Ｃ２が構成される。
【００３４】
次に、図４（ｄ）に示すように、ＣＶＤ法を用いることにより、ハードマスクＨＭ２上を含んで次層の層間絶縁膜１２２を形成する。層間絶縁膜１２２はハードマスク４１と同一の材料が望ましい。層間絶縁膜１２２は、ここではＣＭＰ（化学的機械的研磨）法を用いて平坦化する。その他、ドライエッチングを用いたエッチバックにより平坦化してもよい。次に、フォトリソグラフィ工程を経て層間絶縁膜１２２上にレジスト層２３をパターニング形成する。そして、ハードマスクＨＭ２におけるエッチング速度が小さくなる層間絶縁膜１２２に対する選択的なエッチングを施す。これにより、エッチング深さの異なる接続孔２６１，２６２それぞれの底部、すなわちメタル配線層１３、メタルパターン１５それぞれの上部の露出に至るまでのエッチング時間差が小さく抑えられる。
【００３５】
その後は、スパッタ法によるＴｉ／ＴｉＮ積層等のバリアメタル１７、Ｗ等のプラグ金属１８の埋め込みが行われる。その後、ＣＭＰ法またはエッチバック法による平坦化工程を経て、メタル配線層１３と同様の次層メタル配線層１９を形成する。その後、レジスト層の形成、異方性エッチング工程を経て、前記図３に示されるような構成が得られる。
【００３６】
上記第２実施形態及び方法によれば、接続孔２６１，２６２が設けられるＳｉＯ２系の層間絶縁膜１２２中、メタルパターン１５上部にこの層間絶縁膜１２２よりエッチング速度の小さい所定厚さの絶縁膜、すなわちＳｉＮ系ハードマスクＨＭ２を配している。これにより、メタル配線層１３、メタルパターン１５それぞれへの接続孔２６１，２６２のエッチング深さが異なっても、接続孔それぞれの底部、すなわちメタル配線層１３、メタルパターン１５それぞれの上部に到達する時間差が小さく抑えられる。
【００３７】
ＳｉＯ２系の層間絶縁膜１２２中にＳｉＮ系ハードマスクＨＭ２を用いる場合は、接続孔１６１，１６２のドライエッチングが同時に終了するように、層間絶縁膜のエッチングレートとハードマスクのエッチングレートを考慮し、層間絶縁膜１２２の膜厚とハードマスクＨＭ２の膜厚の組み合わせを調整する。これにより、オーバーエッチングの負担を大幅に軽減し、メタルパターン１５やキャパシタ絶縁膜１４の突き抜けを防止する。この結果、配線層間に容量素子を組み込んでも安定した金属配線接続が可能となる。
【００３８】
図５は、本発明の第３実施形態に係る半導体装置に含まれる容量素子の要部構成を示す断面図である。前記第１実施形態と同様の箇所には同一の符号を付す。この第３実施形態では、前記第１、第２実施形態と比べて次のような構成が異なっている。第１、第２実施形態では、ハードマスクＨＭ１またはＨＭ２を設けることによってエッチング速度の調整を行い、キャパシタ上部電極であるメタルパターン１５上へのエッチングダメージを軽減させていた。これに対して第３実施形態では、メタル配線層１３、メタルパターン１５それぞれへの接続孔３６１，３６２それぞれの開孔径の調整によりメタルパターン１５上へのエッチングダメージを軽減させる形態となっている。その他の構成は前記図１や図３と同様である。
【００３９】
すなわち、メタルパターン１５上方の層間絶縁膜１２２は、メタル配線層１３上方の層間絶縁膜１２２に比べて厚さが小さい。この層間絶縁膜１２２の厚さに応じて接続孔３６１，３６２それぞれの開孔径を異ならせる。開孔径の大きいものに比べて小さい径の方がエッチング時間を多く必要とする観点から、接続孔３６１の径φ１と接続孔３６２の径φ２をφ１＞φ２とした。もちろん、メタル配線層１３形成時、メタルパターン１５形成時に適当なハードマスク（図示せず）を伴ったパターニングが行われてもよい。
【００４０】
メタル配線層１３ａ、キャパシタ絶縁膜１４、メタルパターン１５により容量素子Ｃ３が構成され、ＳｉＯ２系の層間絶縁膜１２２にメタル配線層１３、メタルパターン１５それぞれへのφ１＞φ２の径を有した接続孔３６１，３６２が設けられている。これら接続孔３６１，３６２は前記第１実施形態と同様にバリアメタル１７の被覆を介してプラグ金属１８で埋め込まれ、次層メタル配線層１９に接続される。さらに積層される絶縁膜や配線層などはここでは省略する。
【００４１】
図６は、図５における容量素子Ｃ３を示す平面図である。図５の接続孔３６１，３６２において、その径φ１，φ２の関係がφ１＞φ２となるよう構成されている。これにより、メタル配線層１３、メタルパターン１５それぞれへの接続孔３６１，３６２を形成するエッチングの際、接続孔それぞれの底部がほとんど時間差なくメタル配線層１３、メタルパターン１５それぞれの上部に到達し得る構成となっている。図６に示した容量素子Ｃ３におけるメタル配線層１３ａへの接続孔３６３は、図５のメタル配線層１３への接続孔３６１と同等のエッチング深さであり、容量素子Ｃ３の両引き出し電極形成においても信頼性が得られる。
【００４２】
図７（ａ）〜（ｄ）は、それぞれ上記図５の構成における半導体装置の製造方法を工程順に示す断面図である。図１や図３と同様の箇所には同一の符号を付して説明する。
図７（ａ）に示すように、層間絶縁膜１２１上においてメタル配線層１３、ここではＴｉＮ／Ａｌ−Ｃｕ合金／Ｔｉ／ＴｉＮの積層をスパッタ形成し、その後、フォトリソグラフィ工程を経て例えばＳｉＯ２系ハードマスク４１を形成する。すなわち、異方性エッチング技術を用い、ハードマスク４１に従ってメタル配線層１３をパターニングする。
【００４３】
次に、図７（ｂ）に示すように、フォトリソグラフィ技術によりレジスト層２１を形成する。このレジスト層２１は、キャパシタ形成予定領域以外のハードマスク４１上を全て覆う。その後、エッチング工程により、キャパシタ形成予定領域上のハードマスク４１を除去する。すなわち、メタル配線層１３ａ上のみハードマスク４１が除去された形態となる。
【００４４】
次に図７（ｃ）に示すように、レジスト層２１の除去後、主面全面に絶縁膜（１４）を被覆する。これはキャパシタ絶縁膜１４となる誘電物質の単層または積層であって、ＣＶＤ法により形成される。次に、メタル配線層１３と同様の配線層（１５）をスパッタ形成する。その後、フォトリソグラフィ工程を経て例えばＳｉＯ２系ハードマスク４２を形成し、異方性エッチング工程を経て、キャパシタ絶縁膜１４及びメタルパターン１５をメタル配線層１３ａ上にのみ残す。これにより、メタル配線層１３ａ、キャパシタ絶縁膜１４、メタルパターン１５による容量素子Ｃ３が構成される。
【００４５】
次に、図７（ｄ）に示すように、ＣＶＤ法を用いることにより、メタルパターン１５上を含んで次層の層間絶縁膜１２２を形成する。層間絶縁膜１２２は、ここではＣＭＰ（化学的機械的研磨）法を用いて平坦化する。その他、ドライエッチングを用いたエッチバック法により平坦化してもよい。次に、フォトリソグラフィ工程を経て層間絶縁膜１２２上にレジスト層３３をパターニング形成する。このレジストパターンはエッチング深さの異なる接続孔３６１，３６２に応じて開孔径を異ならせる。ここでは、接続孔３６１，３６２のドライエッチングが同時に終了するように、接続孔３６１の径φ１、接続孔３６２の径φ２の組み合わせを調整する。接続孔３６１の径φ１に対し、接続孔３６２の径φ２が１／２〜１／４程度小さくなるようにすることが望ましい。このことにより、径φ１の接続孔３６１より径φ２の接続孔３６２の方が孔内エッチング物の再付着の割合が大きくなり、エッチング速度が遅くなる。これにより、エッチング深さの異なる接続孔３６１，３６２それぞれの底部、すなわちメタル配線層１３、メタルパターン１５それぞれの上部の露出に至るまでのエッチング時間差が小さく抑えられる。
【００４６】
その後は、スパッタ法によるＴｉ／ＴｉＮ積層等のバリアメタル１７、Ｗ等のプラグ金属１８の埋め込みが行われる。その後、ＣＭＰ法またはエッチバック法による平坦化工程を経て、メタル配線層１３と同様の次層メタル配線層１９を形成する。その後、レジスト層の形成、異方性エッチング工程を経て、前記図５に示されるような構成が得られる。
【００４７】
上記第３実施形態及び方法によれば、層間絶縁膜１２２中、メタル配線層１３上部とメタルパターン１５上部の接続孔３６１，３６２それぞれがエッチング終点の時間差が小さくなるよう開孔調整されている。これにより、メタル配線層１３、メタルパターン１５それぞれへの接続孔３６１，３６２のエッチング深さが異なっても、接続孔それぞれの底部、すなわちメタル配線層１３、メタルパターン１５それぞれの上部に到達する時間差が小さく抑えられる。
【００４８】
上記各実施形態及びその方法によれば、エッチング深さの異なる接続孔を形成するエッチングの際、接続孔底部がメタルパターン、メタル配線層それぞれの上部に到達するエッチング時間の差が小さく抑えられるよう工夫する。ハードマスクは上述の各材料に限らず、層間絶縁膜のエッチング速度に対して大きい絶縁材料または小さい絶縁材料を適宜箇所で用いるようにすればよい。接続孔の径の調整も設計が許す限り様々区別し得る。これにより、オーバーエッチングの負担を大幅に軽減し、上部キャパシタ電極のメタルパターンやキャパシタ絶縁膜の突き抜けを防止する。
【００４９】
【発明の効果】
以上説明したように本発明によれば、エッチング深さの異なる接続孔をそれぞれ形成するエッチングの際、接続孔それぞれに対し目的の底部に至るまでの時間差が小さく抑えられるハードマスクの利用、接続孔の径の調整がなされる。これにより、両電極ともメタルを利用した容量素子を有する集積回路の構成において、どの配線層間に容量素子を組み込んでも安定した金属配線接続が可能となる。この結果、多層配線内において安定した配線接続が達成される薄膜の容量素子を有する半導体装置及びその製造方法を提供することできる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置に含まれる容量素子の要部構成を示す断面図である。
【図２】（ａ）〜（ｄ）は、それぞれ上記図１の構成における半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第２実施形態に係る半導体装置に含まれる容量素子の要部構成を示す断面図である。
【図４】（ａ）〜（ｄ）は、それぞれ上記図３の構成における半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の第３実施形態に係る半導体装置に含まれる容量素子の要部構成を示す断面図である。
【図６】図５における容量素子Ｃ３を示す平面図である。
【図７】（ａ）〜（ｄ）は、それぞれ上記図５の構成における半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
１１…集積回路の一部構造
１２１，１２２…層間絶縁膜
１３，１３ａ，１９…メタル配線層
１４…キャパシタ絶縁膜
１５…メタルパターン
１６１，１６２，２６１，２６２，３６１，３６２，３６３…接続孔
１７…バリアメタル
１８…プラグ金属
２１，２２，２３，３３…レジスト層
Ｃ１，Ｃ２，Ｃ３…容量素子
ＨＭ１，ＨＭ２，４１，４２…ハードマスク
Claims (8)
- メタル多層配線技術を適用した集積回路に関し、
層間絶縁膜上におけるメタル配線層と、
前記メタル配線層のうちの所定パターン上に形成されたキャパシタ絶縁膜及びその上のメタルパターンとで構成される容量素子と、
少なくとも前記メタルパターン、前記メタル配線層それぞれへの接続孔を介して形成される前記メタルパターン以降に設けられた次層メタル配線層と、
を具備し、
前記接続孔が設けられる層間絶縁膜中、前記メタル配線層上部に前記層間絶縁膜よりエッチング速度が大きくなる所定厚さの絶縁膜を配したことを特徴とする半導体装置。 - メタル多層配線技術を適用した集積回路に関し、
層間絶縁膜上におけるメタル配線層と、
前記メタル配線層のうちの所定パターン上に形成されたキャパシタ絶縁膜及びその上のメタルパターンとで構成される容量素子と、
少なくとも前記メタルパターン、前記メタル配線層それぞれへの接続孔を介して形成される前記メタルパターン以降に設けられた次層メタル配線層と、
を具備し、
前記接続孔が設けられる層間絶縁膜中、前記メタルパターン上部に前記層間絶縁膜よりエッチング速度が小さくなる所定厚さの絶縁膜を配したことを特徴とする半導体装置。 - メタル多層配線技術を適用した集積回路に関し、
層間絶縁膜上におけるメタル配線層と、
前記メタル配線層のうちの所定パターン上に形成されたキャパシタ絶縁膜及びその上のメタルパターンとで構成される容量素子と、
少なくとも前記メタルパターン、前記メタル配線層それぞれへの接続孔を介して形成される前記メタルパターン以降に設けられた次層メタル配線層と、
を具備し、
前記接続孔において、前記メタルパターン上に設けられる方の径に比べて前記メタル配線層上に設けられるものがより大きな径を有することを特徴とした半導体装置。 - メタル多層配線技術を適用した集積回路に関し、
層間絶縁膜上において絶縁性のハードマスクを伴い少なくとも第１のキャパシタ電極を含むメタル配線層をパターニングする工程と、
前記第１のキャパシタ電極上のハードマスクを選択的に除去する工程と、
前記第１のキャパシタ電極上にキャパシタ絶縁膜を被覆する工程と、
前記キャパシタ絶縁膜上に第２のキャパシタ電極としてのメタルパターンを形成する工程と、
前記メタルパターン上を含んで次層の層間絶縁膜を形成する工程と、
前記ハードマスクにおけるエッチング速度が大きくなる前記層間絶縁膜に対する選択的なエッチングにより少なくとも前記メタル配線層、前記メタルパターンそれぞれに到達する接続孔を形成する工程と、
前記接続孔を埋め込むプラグ配線を形成する工程と、
前記プラグ配線それぞれに接続されるように次層メタル配線層をパターニングする工程と、
を具備したことを特徴とする半導体装置の製造方法。 - メタル多層配線技術を適用した集積回路に関し、
層間絶縁膜上において少なくとも第１のキャパシタ電極を含むメタル配線層をパターニングする工程と、
前記第１のキャパシタ電極上にキャパシタ絶縁膜を被覆する工程と、
前記キャパシタ絶縁膜上に絶縁性のハードマスクを伴い第２のキャパシタ電極としてのメタルパターンを形成する工程と、
前記ハードマスク上を含んで次層の層間絶縁膜を形成する工程と、
前記ハードマスクにおけるエッチング速度が小さくなる前記層間絶縁膜に対する選択的なエッチングにより少なくとも前記メタル配線層、前記メタルパターンそれぞれに到達する接続孔を形成する工程と、
前記接続孔を埋め込むプラグ配線を形成する工程と、
前記プラグ配線それぞれに接続されるように次層メタル配線層をパターニングする工程と、
を具備したことを特徴とする半導体装置の製造方法。 - メタル多層配線技術を適用した集積回路に関し、
層間絶縁膜上において少なくとも第１のキャパシタ電極を含むメタル配線層をパターニングする工程と、
前記第１のキャパシタ電極上にキャパシタ絶縁膜を被覆する工程と、
前記キャパシタ絶縁膜上に第２のキャパシタ電極としてのメタルパターンを形成する工程と、
前記メタルパターン上を含んで次層の層間絶縁膜を形成する工程と、
前記層間絶縁膜に対し選択的なエッチングにより前記メタルパターン上に設けられる方の径に比べて前記メタル配線層上に設けられるものがより大きな径を有するように少なくとも前記メタル配線層、前記メタルパターンそれぞれに到達する接続孔を形成する工程と、
前記接続孔を埋め込むプラグ配線を形成する工程と、
前記プラグ配線それぞれに接続されるように次層メタル配線層をパターニングする工程と、
を具備したことを特徴とする半導体装置の製造方法。 - 少なくとも前記層間絶縁膜それぞれは平坦化処理がなされることを特徴とする請求項４〜６いずれか一つに記載の半導体装置の製造方法。
- 少なくとも前記層間絶縁膜それぞれは化学的機械的研磨による平坦化処理がなされることを特徴とする請求項４〜６いずれか一つに記載の半導体装置の製造方法。
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