JP2004071848A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】工数の負担を軽減し、かつプロセスの自由度が増加する容量素子を有する半導体装置及びその製造方法を提供する。
【解決手段】容量形成領域１４は、同一工程で形成される他のビアや配線領域における配線層１３を下部電極１３１として含む。容量形成領域１４は、この下部電極１３１、容量絶縁膜１５、上部電極１６の積層がＣＭＰ法で平坦化され残留した自己整合的な埋め込み構造である。すなわち、同一工程で形成される他のビアや配線領域と異なる寸法でエッチングして容量形成領域１４を構成する。他のビアや配線領域では容量絶縁膜１５を除去して上部電極１６の配線部材が埋め込まれ、平坦化後、容量絶縁膜１５のない通常の配線層が構成されるが、容量素子所望の箇所は容量絶縁膜１５が含まれる。
【選択図】 図１
【解決手段】容量形成領域１４は、同一工程で形成される他のビアや配線領域における配線層１３を下部電極１３１として含む。容量形成領域１４は、この下部電極１３１、容量絶縁膜１５、上部電極１６の積層がＣＭＰ法で平坦化され残留した自己整合的な埋め込み構造である。すなわち、同一工程で形成される他のビアや配線領域と異なる寸法でエッチングして容量形成領域１４を構成する。他のビアや配線領域では容量絶縁膜１５を除去して上部電極１６の配線部材が埋め込まれ、平坦化後、容量絶縁膜１５のない通常の配線層が構成されるが、容量素子所望の箇所は容量絶縁膜１５が含まれる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、集積回路を構成する多層配線内において、特に容量素子が組み込まれる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器の小型軽量化、動作の高速化、高周波化に伴い、電子機器に搭載される半導体集積回路素子の高集積化が要求され、電気配線、抵抗素子、容量素子のような受動部分についても微細化かつ高性能化が進められている。
【０００３】
従来の容量素子の構成について一例を説明する。シリコン基板に形成された素子分離絶縁膜上に、第１のポリシリコン層のパターンが形成される。このポリシリコン層上に容量絶縁膜が形成され、その上に第２のポリシリコン層が形成される。このような構成では、容量素子を実現するためにポリシリコン層を２層にする必要があり、ＭＯＳ型トランジスタ等の形成工程とは別途で先に作成する。
【０００４】
【発明が解決しようとする課題】
上記従来の容量素子では、ポリシリコン２層構造を伴い、例えば、リソグラフィー技術やアニール等の熱処理技術など工数が増大する、複雑であるという製造上の不利点がある。すなわち、トランジスタのウェル形成、ゲート絶縁膜形成前後に複雑な加工工程を追加することになる。このため、さらなる微細化、ゲート絶縁膜の薄膜化に対して、容量形成工程における信頼性、短縮化を得るのはますます困難になってくる。
【０００５】
また、設計誤差を補正したい場合、上述のように容量の製造工程が全体の前半に位置するため、リードタイム（設計変更検討、対策に要する時間）が長く、調整が困難である。すなわち、プロセスの自由度が得難い。
【０００６】
本発明は、上記のような事情を考慮してなされたものであり、工数の負担を軽減し、かつプロセスの自由度が増加する容量素子を有する半導体装置及びその製造方法を提供しようとするものである。
【０００７】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置は、
絶縁層中における電気的な接続領域に配備された容量形成領域と、
前記容量形成領域の内壁に沿って形成された第１電極部と、
前記第１電極部の内壁に沿って形成された容量絶縁膜と、
前記容量絶縁膜に囲まれるように前記容量形成領域内部に形成された所定の上層の配線部材に接続される第２電極部と、
を具備したことを特徴とする。
【０００８】
上記本発明に係る半導体装置によれば、絶縁層中の所望の接続領域において容量形成領域に合わせて容量素子が構成される。すなわち、第１の電極部の内壁には容量絶縁膜が構成され、第２の電極部が容量絶縁膜に囲まれるように前記容量形成領域内部に埋め込まれた形態を有する。
【０００９】
なお、本発明の［請求項２］に係る半導体装置は、［請求項１］に従属し、
前記絶縁層中における電気的な接続領域は、前記上層の配線部材に対する下層の配線部材の接続部を含むことを特徴とする。すなわち、上層と下層の配線部材を繋ぐ接続部に選択的に構成される。
【００１０】
また、本発明の［請求項３］に係る半導体装置は、［請求項１］または［請求項２］に従属し、
前記容量形成領域は、配線部材の埋め込み形態に関し、同時に加工される他の配線に関係する領域と寸法が選択的に異なる領域であって、前記第１電極部、前記容量絶縁膜、及び前記第２電極部の積層が平坦化され残留した自己整合的な埋め込み構造を有することを特徴とする。これにより、容量絶縁膜に関係する加工部以外は他の配線部材の埋め込み形態と同様構成で実現される。
【００１１】
さらに、本発明の［請求項４］に係る半導体装置は、［請求項１］〜［請求項３］いずれか一つに従属し、
前記第１電極部は、同時に加工される他の配線に関係する配線部材に使用される第１の導電部材で構成され、前記第２電極部は、前記配線部材の主たる第２の導電部材で構成されることを特徴とする。
また、本発明の［請求項５］に係る半導体装置は、［請求項１］〜［請求項３］いずれか一つに従属し、
前記第１電極部は、同時に加工される他の配線に関係する配線部材で構成され、前記第２電極部は、前記容量形成領域にのみ設けられる導電部材で構成されることを特徴とする。
すなわち、各発明に係る特徴によれば、容量絶縁膜に関係する加工部以外は他の配線の加工部とほとんど共有できるような構成となっている。
【００１２】
本発明の［請求項６］に係る半導体装置の製造方法は、
絶縁層中における電気的な接続領域への配線部材の埋め込みに関し、同時に加工される他の配線に関係する領域と寸法を選択的に異なる容量形成領域を設ける工程と、
前記容量形成領域内に前記他の配線に関係する領域と同じ第１の導電部材を第１電極として被覆する工程と、
前記第１の導電部材上に容量絶縁膜を被覆し、選択的にエッチングして少なくとも前記第１電極上に前記容量絶縁膜を残す工程と、
前記容量絶縁膜の付いた前記容量形成領域内に前記他の配線に関係する領域と同じ第２の導電部材を第２電極として埋め込む工程と、
を具備したことを特徴とする。
【００１３】
上記本発明に係る半導体装置の製造方法によれば、容量絶縁膜に関係する加工工程以外は他の配線部材における第１、第２の導電部材の埋め込み加工と共有できる。容量絶縁膜に関して、容量形成領域には残すようにし、他の配線に関係する領域では全て除去されることが重要である。
【００１４】
本発明の［請求項７］に係る半導体装置の製造方法は、
絶縁層中における電気的な接続領域への配線部材の埋め込みに関し、同時に加工される他の配線に関係する領域より大きい寸法の容量形成領域を設ける工程と、
前記容量形成領域内に、前記他の配線に関係する領域を十分に埋め込む配線部材を第１電極として堆積し、さらに容量絶縁膜、第２電極となる導電部材を順次積層することによって前記容量形成領域内を埋め込む工程と、
前記容量形成領域内のみに容量絶縁膜及び第２電極となる導電部材を残留させる平坦化工程と、
を具備したことを特徴とする。
【００１５】
上記本発明に係る半導体装置の製造方法によれば、容量形成領域は、他の配線に関係する領域より相当量大きいものとし、これを利用する。他の配線に関係する領域が十分に埋め込まれる配線部材を共有させた場合、容量形成領域では埋め込み不足にさせ、上記配線部材を第１電極とする。さらに、容量絶縁膜、第２電極となる導電部材の積層によって、容量形成領域の埋め込みが達成される。そこで平坦化されると、他の配線に関係する領域では、上部にある容量絶縁膜、第２電極となる導電部材の積層は除去され、配線部材のみの構成となる。一方、容量形成領域では第１電極、容量絶縁膜、第２電極の構成が確実に残る。これにより、他の配線に関係する部分と容量形成部分とが自己整合性を有する。
【００１６】
また、本発明の［請求項８］に係る半導体装置は、［請求項６］または［請求項７］に従属し、
前記第２電極に接続される上層の配線部材を形成する工程をさらに具備することを特徴とする。すなわち、容量素子として機能させるために、第２電極にのみ接続される上層の配線部材が構成される必要がある。
【００１７】
また、本発明の［請求項９］に係る半導体装置は、［請求項６］〜［請求項８］いずれか一つに従属し、
前記他の配線に関係する領域は、前記容量絶縁膜を持たない配線層間接続用のビア、配線層、ビア及び配線層のいずれかを形成することを特徴とする。つまり、埋め込み構造に関する形成が共有される。他の配線に関係する領域は容量絶縁膜を持つことのないようにすることが重要である。
【００１８】
【発明の実施の形態】
図１（ａ），（ｂ）は、それぞれ本発明の第１実施形態に係る半導体装置の要部の構成を示す平面図、及び１Ｂ−１Ｂ断面図である。図は、半導体集積回路におけるメタル配線層間に形成される容量素子の構成について示している。
【００１９】
半導体基板上に設けられた絶縁層１１中に電気的な接続領域１２が形成されている。下層の配線層１３の接続領域１２には容量形成領域１４が配備されている。ここでの容量形成領域１４はビアホール形状となっている。容量形成領域１４には、下部電極１５１、上部電極１５２、その間に挟まれる容量絶縁膜１６が含まれ、これにより容量素子１７が形成されている。
【００２０】
下部電極１５１は、容量形成領域１４の内壁に沿って形成されている。容量絶縁膜１６は、下部電極１５１の内壁に沿って形成されている。上部電極１５２は、容量絶縁膜１６に囲まれるように容量形成領域１４内部に埋め込まれている。容量形成領域１４の上面は平坦化されており、上部電極１５２は、上層の配線部材１８に接続されている。
【００２１】
上記容量形成領域１４は、図示しない他の配線に関係するビアホール領域と同時に加工されるものであり、少なくとも配線部材１８のパターニングが可能であるパターン寸法となっている。すなわち、容量形成領域１４は、ビアホールの最小デザイン寸法と比較してある程度広い寸法を必要とする。
【００２２】
下部電極１５１及び上部電極１５２の構成部材は他の配線部材と共有され、下部電極１５１はバリアメタル、上部電極１５２はプラグ金属である。例として、バリアメタルは窒化チタン／チタンの積層であるが、別段限定されない。プラグ金属はタングステンプラグ、アルミプラグ等であるが、これらに限定されることはない。
【００２３】
一方、容量絶縁膜１６は、容量形成領域１４のみに配され、他の配線に関係するビアホール領域にはない構成である。容量絶縁膜１６は、酸化シリコンや窒化シリコン、またはこれらの積層、α−Ｓｉ（アモルファスシリコン）、あるいは酸化チタンや酸化タンタル、またはこれらの積層、その他の高誘電率物質など様々考えられ、別段限定されるものではない。
【００２４】
上記容量絶縁膜１６の誘電率及び膜厚と、容量形成領域１４の凹部に接触する底面及び側面における合計面積の３つのパラメータにて、容量素子１７として必要な容量値が得られるよう制御する。例えば、容量形成領域１４が大きければ、平面パターンに蛇行形状を含ませ、側部の容量絶縁膜１６形成面を広くし、容量値を稼ぐ方策をとってもよい。
【００２５】
上記第１実施形態に係る構成によれば、絶縁層１１中の所望の接続領域において容量形成領域１４に合わせて容量素子１７が構成される。すなわち、下部電極１５１、容量絶縁膜１６、上部電極１５２の凹部埋め込み積層による形態が平坦化され、残留した自己整合的な埋め込み構造を有する。第１メタル配線層の上から、メタル配線層の最上層より２つ下の配線層間まで、容量素子を形成するレイヤー（層）の選択の自由度が広がる。トランジスタ素子による回路構成上にも容量素子を形成することが可能となり、チップ面積の有効利用に寄与する。
【００２６】
図２（ａ），（ｂ）〜図５（ａ），（ｂ）は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。各図（ａ）は、図１に示すようなメタル配線層間の容量素子の形成を示し、（ｂ）は、同時に形成されるメタル配線層及びその接続部の形成を示す。図１と同様の箇所には同一の符号を付して説明する。
【００２７】
図２（ａ），（ｂ）に示すように、半導体基板上に設けられた層間絶縁層１１１において、リソグラフィ技術などを経てそれぞれ配線層１３のパターンを形成する。例えば（ａ）には、その端部に接続領域１２がパターニングされ、（ｂ）にはその端部に接続領域２２がパターニングされる。さらに、層間絶縁層１１２の形成後、リソグラフィ技術などを経て（ａ）では容量形成領域１４が、（ｂ）ではビアホール２４が形成される。
【００２８】
次に、図３（ａ），（ｂ）に示すように、スパッタ法等を利用して配線に関係するバリアメタル２５１を堆積する。これにより、バリアメタル２５１は容量形成領域１４及びビアホール２４内部に一様に被覆される。バリアメタル２５１は、上述のように例えば窒化チタン／チタンの積層であるが、別段限定されない。なお、熱ＣＶＤやプラズマＣＶＤ法によるＣＶＤメタルの被覆が望ましい。これにより、良好なカバレージ特性が得られる。このバリアメタル２５１は、容量形成領域１４では下部電極１５１となる。
【００２９】
続いて、バリアメタル２５１上に容量絶縁膜１６を堆積する。容量絶縁膜１６は、上述のとおり酸化シリコンや窒化シリコン、またはこれらの積層、あるいは酸化チタンや酸化タンタル、またはこれらの積層、その他の高誘電率物質など様々考えられ、製法もそれに応じて選択される。その後、レジストマスク２６をパターニングし、容量形成領域１４及びその近傍のみ容量絶縁膜１６を残すエッチング工程を経る（破線部分の除去）。このエッチングは容量絶縁膜１６を構成する物質に応じてウェットエッチングまたはドライエッチングにより達成する。
【００３０】
次に、図４（ａ），（ｂ）に示すように、レジストマスク２６の剥離後、容量形成領域１４及びビアホール２４を完全に埋め込める分だけプラグ用の配線部材２５２を形成する。配線部材２５２は例えば上述したようにタングステンとし、熱ＣＶＤ法を利用して形成する。
【００３１】
次に、図５（ａ），（ｂ）に示すように、ＣＭＰ（化学的機械的研磨）技術を利用した平坦化工程を経る。これにより、（ａ）の容量形成領域１４では、配線部材２５２が上部電極１５２として、また容量絶縁膜１６を隔てたバリアメタル２５１が下部電極１５１としてパターニングされ、自己整合的に容量素子１７が形成される。一方（ｂ）のビアホール２４では、バリアメタル２５１付きの配線部材２５２によるプラグが形成される。次層の配線層２８のパターニングで、（ａ）では上部電極１５２のみに接続される配線部材１８が形成できる。さらに、プラグ・アンド・ワイヤ方式によって、上述と同様構成のプラグＰＲＧ、配線パターンＷＰが所定部位に形成され、回路構成の一部となる。
【００３２】
上記第２実施形態に係る方法によれば、容量絶縁膜１６に関係する加工工程以外は他の配線部材におけるバリアメタル２５１（下部電極１５１）の形成、プラグ用の配線部材２５２（上部電極１５２）の埋め込み加工と共有できる。容量絶縁膜１６に関して、容量形成領域１４には残すようにし、他の配線に関係する領域では全て除去されることが重要である。
【００３３】
平坦化工程によって、下部電極１５１、容量絶縁膜１６、上部電極１５２の凹部埋め込み積層による形態が自己整合的に容量素子１７を現出する。容量素子１７を形成するレイヤー（層）の選択の自由度を広げることができ、チップ面積の有効利用に寄与する。従来技術に比べ、プロセスの自由度が得られるので、リードタイム（設計変更検討、対策に要する時間）の短縮にも寄与する。これにより、工程の増加、複雑さを低減した容量素子の構成が実現できる。
【００３４】
図６（ａ），（ｂ）は、それぞれ本発明の第３実施形態に係る半導体装置の要部の構成を示す平面図、及び６Ｂ−６Ｂ断面図である。図は、半導体集積回路におけるメタル配線層間に形成される容量素子の構成について示している。
【００３５】
半導体基板上に設けられた絶縁層３１中に電気的な接続領域３２が形成されている。下層の配線層３３の接続領域３２には容量形成領域３４が配備されている。ここでの容量形成領域３４は通常のビアホールと比べて大型の任意形状としている。容量形成領域３４には、下部電極３５１、上部電極３５２、その間に挟まれる容量絶縁膜３６が含まれ、これにより容量素子３７が形成されている。
【００３６】
下部電極３５１は、容量形成領域３４の内壁に沿って形成されている。容量絶縁膜３６は、下部電極３５１の内壁に沿って形成されている。上部電極３５２は、容量絶縁膜３６に囲まれるように容量形成領域３４内部に埋め込まれている。容量形成領域３４の上面は平坦化されており、上部電極３５２は、上層の配線部材３８に接続されている。
【００３７】
上記容量形成領域３４は、図示しない他の配線に関係するビアホール領域と同時に加工されるものであり、上面から見て蛇行形状を多用し、側部の容量絶縁膜３６形成面を広くし、容量値を稼いでいる。
【００３８】
少なくとも下部電極３５１の構成部材は他の配線部材と共有されている。下部電極３５１は例えばバリアメタル及びプラグ金属の積層である。例として、バリアメタルは窒化チタン／チタンの積層であるが、別段限定されない。プラグ金属はタングステンプラグ、アルミプラグ等であるが、これらに限定されることはない。上部電極３５２は、他の配線部材で使われる金属部材、使われない専用の金属部材いずれの金属部材でも任意に選択できる。
【００３９】
そして、容量絶縁膜３６は、容量形成領域３４のみに配され、他の配線に関係するビアホール領域にはない構成である。容量絶縁膜３６は、酸化シリコンや窒化シリコン、またはこれらの積層、α−Ｓｉ（アモルファスシリコン）、あるいは酸化チタンや酸化タンタル、またはこれらの積層、その他の高誘電率物質など様々考えられ、別段限定されるものではない。容量絶縁膜３６の誘電率及び膜厚と、容量形成領域３４の凹部に接触する底面及び側面における合計面積の３つのパラメータにて、容量素子３７として必要な容量値が得られるよう制御する。
【００４０】
上記第３実施形態に係る構成によれば、前記第１実施形態同様に、絶縁層３１中の所望の接続領域において容量形成領域３４に合わせて容量素子３７が構成される。すなわち、下部電極３５１、容量絶縁膜３６、上部電極３５２の凹部埋め込み積層による形態が平坦化され、残留した自己整合的な埋め込み構造を有する。
【００４１】
また、下部電極３５１がバリアメタル及びプラグ金属の積層というような、前記第１実施形態に比べて厚い構成となっているため、素子の信頼性が向上する。第１メタル配線層の上から、メタル配線層の最上層より２つ下の配線層間まで、容量素子を形成するレイヤー（層）の選択の自由度が広がる。トランジスタ素子による回路構成上にも容量素子を形成することが可能となり、チップ面積の有効利用に寄与する。
【００４２】
図７（ａ），（ｂ）〜図１０（ａ），（ｂ）は、それぞれ本発明の第４実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。各図（ａ）は、図６に示すようなメタル配線層間の容量素子の形成を示し、（ｂ）は、同時に形成されるメタル配線層及びその接続部の形成を示す。図６と同様の箇所には同一の符号を付して説明する。
【００４３】
図７（ａ），（ｂ）に示すように、半導体基板上に設けられた層間絶縁層３１１１において、リソグラフィ技術などを経てそれぞれ配線層３３のパターンを形成する。例えば（ａ）には、その端部に接続領域３２がパターニングされ、（ｂ）にはその端部に接続領域４２がパターニングされる。さらに、層間絶縁層３１２の形成後、リソグラフィ技術などを経て（ａ）では容量形成領域３４が、（ｂ）ではビアホール４４が形成される。
【００４４】
次に、図８（ａ），（ｂ）に示すように、スパッタ法等を利用して配線に関係するバリアメタル４５１を堆積する。これにより、バリアメタル４５１は容量形成領域３４及びビアホール４４内部に一様に被覆される。バリアメタル４５１は、上述のように例えば窒化チタン／チタンの積層であるが、別段限定されない。なお、良好なカバレージ特性を得るためには、熱ＣＶＤやプラズマＣＶＤ法によるＣＶＤメタルの被覆がよい。続いて、バリアメタル４５１上にビアホール４４が完全に埋め込める分だけのプラグ用の配線部材４５２を形成する。配線部材４５２は例えば上述したようにタングステンとし、熱ＣＶＤ法を利用して形成する。一方、容量形成領域３４ではこの配線部材４５２での埋め込みは未だ達成されないことが重要である。
【００４５】
次に、配線部材４５２上に容量絶縁膜３６を堆積する。容量絶縁膜３６は、上述のとおり酸化シリコンや窒化シリコン、またはこれらの積層、あるいは酸化チタンや酸化タンタル、またはこれらの積層、その他の高誘電率物質など様々考えられ、製法もそれに応じて選択される。ここで特筆すべきは、図８（ｂ）のビアホール３４はすでにバリアメタル４５１及び配線部材４５２によるプラグ部材で完全に埋め込まれている。従って、この容量絶縁膜３６がビアホール３４内に入る余地はない。次に、容量絶縁膜３６上に厚く上部電極用の導電部材４５３、例えばタングステンを熱ＣＶＤ法により形成する。これにより、容量形成領域３４内を完全に埋め込む。
【００４６】
次に、図９（ａ），（ｂ）に示すように、ＣＭＰ（化学的機械的研磨）技術を利用した平坦化工程を経る。これにより、（ａ）の容量形成領域３４では、導電部材４５３が上部電極３５２として、また容量絶縁膜３６を隔てたバリアメタル４５１及び配線部材４５２が下部電極３５１としてパターニングされ、自己整合的に容量素子３７が形成される。一方（ｂ）のビアホール４４では、導電部材４５３及び容量絶縁膜３６が完全に除去され、バリアメタル４５１付きの配線部材４５２によるプラグが形成される。
【００４７】
その後、図１０（ａ），（ｂ）に示すように、次層の配線層４８のパターニングで、（ａ）では上部電極３５２のみに接続される配線部材３８が形成できる。さらに、プラグ・アンド・ワイヤ方式によって、上述と同様構成のプラグＰＲＧ、配線パターンＷＰが所定部位に形成され、回路構成の一部となる。
【００４８】
上記第４実施形態に係る方法によれば、容量形成領域３４は、他の配線に関係する領域より相当量大きいものとし、これを利用する。他の配線に関係するビアホール４４が十分に埋め込まれる配線部材（バリアメタル４５１及び配線部材４５２）を共有させた場合、容量形成領域３４では埋め込み不足にさせ、上記配線部材（バリアメタル４５１及び配線部材４５２）を下部電極３５１とする。さらに、容量絶縁膜３６、上部電極３５２となる導電部材４５３の積層によって、容量形成領域３４の埋め込みが達成される。そこで平坦化されると、ビアホール４４の領域では、上部にある導電部材４５３及び容量絶縁膜３６の積層は除去され、上記配線部材（バリアメタル４５１及び配線部材４５２）のみの構成となる。一方、容量形成領域３４では下部電極３５１、容量絶縁膜３６、上部電極３５２の構成が確実に残る。これにより、他の配線に関係するビアホール４４と容量形成領域３４の形成が自己整合性を有する。
【００４９】
このような実施形態の方法においても、平坦化工程によって、下部電極３５１、容量絶縁膜３６、上部電極３５２の凹部埋め込み積層による形態が自己整合的に容量素子３７を現出する。容量素子３７を形成するレイヤー（層）の選択の自由度を広げることができ、チップ面積の有効利用に寄与する。従来技術に比べ、プロセスの自由度が得られるので、リードタイム（設計変更検討、対策に要する時間）の短縮にも寄与する。これにより、工程の増加、複雑さを大幅に低減した容量素子の構成が実現できる。
【００５０】
なお、本発明は上述した実施形態に限定されるものではない。例えば、上記実施形態では、配線ならびに容量素子の導電部材としてスパッタ法あるいはＣＶＤ法により金属形成したが、必ずしもスパッタ法あるいはＣＶＤ法による必要はない。例えば、導電部材の形成方法としてメッキ法によるもの、導電ペーストの塗布などの方法を用いることができる。また、導電部材としての金属はＣｕ，Ａｕ，Ａｇ，Ｗ，Ｔｉ，Ｃｏ，Ｎｉなどの金属、その合金、あるいはそのシリサイド材料など多種多様である。すなわち、導電配線、ならびに電極として用いることのできる部材が適用可能である。
【００５１】
【発明の効果】
以上説明したように、本発明の半導体装置及びその製造方法によれば、絶縁層中の所望の接続領域において下部電極、容量絶縁膜、上部電極の凹部埋め込み積層による容量形成領域に合わせた自己整合的な容量素子が構成できる。他のビアや配線の領域と工程を大部分共有できる。このようなことから、容量素子を形成するレイヤー（層）の選択の自由度が広がる。これにより、プロセスの増加も最小限に抑えられる。また、このときに形成される通常の配線には配線容量、抵抗の増加などの悪影響はほとんど生じない。この結果、工数の負担を軽減し、かつプロセスの自由度が増加する容量素子を有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、それぞれ本発明の第１実施形態に係る半導体装置の要部の構成を示す平面図、及び１Ｂ−１Ｂ断面図である。
【図２】（ａ），（ｂ）は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法の要部を工程順に示す第１断面図である。各図（ａ）は、図１に示すようなメタル配線層間の容量素子の形成を示し、（ｂ）は、同時に形成されるメタル配線層及びその接続部の形成を示す。
【図３】（ａ），（ｂ）は、それぞれ図２（ａ），（ｂ）に続く第２断面図である。
【図４】（ａ），（ｂ）は、それぞれ図３（ａ），（ｂ）に続く第３断面図である。
【図５】（ａ），（ｂ）は、それぞれ図４（ａ），（ｂ）に続く第４断面図である。
【図６】（ａ），（ｂ）は、それぞれ本発明の第３実施形態に係る半導体装置の要部の構成を示す平面図、及び６Ｂ−６Ｂ断面図である。
【図７】（ａ），（ｂ）は、それぞれ本発明の第４実施形態に係る半導体装置の製造方法の要部を工程順に示す第１断面図である。各図（ａ）は、図６に示すようなメタル配線層間の容量素子の形成を示し、（ｂ）は、同時に形成されるメタル配線層及びその接続部の形成を示す。
【図８】（ａ），（ｂ）は、それぞれ図７（ａ），（ｂ）に続く第２断面図である。
【図９】（ａ），（ｂ）は、それぞれ図８（ａ），（ｂ）に続く第３断面図である。
【図１０】（ａ），（ｂ）は、それぞれ図９（ａ），（ｂ）に続く第４断面図である。
【符号の説明】
１１，３１…絶縁層
１２，２２，３２，４２…接続領域
１３，２８，３３…配線層
１４，３４…容量形成領域
１５１，３５１…下部電極
１５２，３５２…上部電極
１６，３６…容量絶縁膜
１７，３７…容量素子
１８，２５２，３８，４５２…配線部材
２４，４４…ビアホール
２５１，４５１…バリアメタル
２６…レジストマスク
４５３…導電部材
ＰＲＧ…プラグ
ＷＰ…配線パターン
【発明の属する技術分野】
本発明は、集積回路を構成する多層配線内において、特に容量素子が組み込まれる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器の小型軽量化、動作の高速化、高周波化に伴い、電子機器に搭載される半導体集積回路素子の高集積化が要求され、電気配線、抵抗素子、容量素子のような受動部分についても微細化かつ高性能化が進められている。
【０００３】
従来の容量素子の構成について一例を説明する。シリコン基板に形成された素子分離絶縁膜上に、第１のポリシリコン層のパターンが形成される。このポリシリコン層上に容量絶縁膜が形成され、その上に第２のポリシリコン層が形成される。このような構成では、容量素子を実現するためにポリシリコン層を２層にする必要があり、ＭＯＳ型トランジスタ等の形成工程とは別途で先に作成する。
【０００４】
【発明が解決しようとする課題】
上記従来の容量素子では、ポリシリコン２層構造を伴い、例えば、リソグラフィー技術やアニール等の熱処理技術など工数が増大する、複雑であるという製造上の不利点がある。すなわち、トランジスタのウェル形成、ゲート絶縁膜形成前後に複雑な加工工程を追加することになる。このため、さらなる微細化、ゲート絶縁膜の薄膜化に対して、容量形成工程における信頼性、短縮化を得るのはますます困難になってくる。
【０００５】
また、設計誤差を補正したい場合、上述のように容量の製造工程が全体の前半に位置するため、リードタイム（設計変更検討、対策に要する時間）が長く、調整が困難である。すなわち、プロセスの自由度が得難い。
【０００６】
本発明は、上記のような事情を考慮してなされたものであり、工数の負担を軽減し、かつプロセスの自由度が増加する容量素子を有する半導体装置及びその製造方法を提供しようとするものである。
【０００７】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置は、
絶縁層中における電気的な接続領域に配備された容量形成領域と、
前記容量形成領域の内壁に沿って形成された第１電極部と、
前記第１電極部の内壁に沿って形成された容量絶縁膜と、
前記容量絶縁膜に囲まれるように前記容量形成領域内部に形成された所定の上層の配線部材に接続される第２電極部と、
を具備したことを特徴とする。
【０００８】
上記本発明に係る半導体装置によれば、絶縁層中の所望の接続領域において容量形成領域に合わせて容量素子が構成される。すなわち、第１の電極部の内壁には容量絶縁膜が構成され、第２の電極部が容量絶縁膜に囲まれるように前記容量形成領域内部に埋め込まれた形態を有する。
【０００９】
なお、本発明の［請求項２］に係る半導体装置は、［請求項１］に従属し、
前記絶縁層中における電気的な接続領域は、前記上層の配線部材に対する下層の配線部材の接続部を含むことを特徴とする。すなわち、上層と下層の配線部材を繋ぐ接続部に選択的に構成される。
【００１０】
また、本発明の［請求項３］に係る半導体装置は、［請求項１］または［請求項２］に従属し、
前記容量形成領域は、配線部材の埋め込み形態に関し、同時に加工される他の配線に関係する領域と寸法が選択的に異なる領域であって、前記第１電極部、前記容量絶縁膜、及び前記第２電極部の積層が平坦化され残留した自己整合的な埋め込み構造を有することを特徴とする。これにより、容量絶縁膜に関係する加工部以外は他の配線部材の埋め込み形態と同様構成で実現される。
【００１１】
さらに、本発明の［請求項４］に係る半導体装置は、［請求項１］〜［請求項３］いずれか一つに従属し、
前記第１電極部は、同時に加工される他の配線に関係する配線部材に使用される第１の導電部材で構成され、前記第２電極部は、前記配線部材の主たる第２の導電部材で構成されることを特徴とする。
また、本発明の［請求項５］に係る半導体装置は、［請求項１］〜［請求項３］いずれか一つに従属し、
前記第１電極部は、同時に加工される他の配線に関係する配線部材で構成され、前記第２電極部は、前記容量形成領域にのみ設けられる導電部材で構成されることを特徴とする。
すなわち、各発明に係る特徴によれば、容量絶縁膜に関係する加工部以外は他の配線の加工部とほとんど共有できるような構成となっている。
【００１２】
本発明の［請求項６］に係る半導体装置の製造方法は、
絶縁層中における電気的な接続領域への配線部材の埋め込みに関し、同時に加工される他の配線に関係する領域と寸法を選択的に異なる容量形成領域を設ける工程と、
前記容量形成領域内に前記他の配線に関係する領域と同じ第１の導電部材を第１電極として被覆する工程と、
前記第１の導電部材上に容量絶縁膜を被覆し、選択的にエッチングして少なくとも前記第１電極上に前記容量絶縁膜を残す工程と、
前記容量絶縁膜の付いた前記容量形成領域内に前記他の配線に関係する領域と同じ第２の導電部材を第２電極として埋め込む工程と、
を具備したことを特徴とする。
【００１３】
上記本発明に係る半導体装置の製造方法によれば、容量絶縁膜に関係する加工工程以外は他の配線部材における第１、第２の導電部材の埋め込み加工と共有できる。容量絶縁膜に関して、容量形成領域には残すようにし、他の配線に関係する領域では全て除去されることが重要である。
【００１４】
本発明の［請求項７］に係る半導体装置の製造方法は、
絶縁層中における電気的な接続領域への配線部材の埋め込みに関し、同時に加工される他の配線に関係する領域より大きい寸法の容量形成領域を設ける工程と、
前記容量形成領域内に、前記他の配線に関係する領域を十分に埋め込む配線部材を第１電極として堆積し、さらに容量絶縁膜、第２電極となる導電部材を順次積層することによって前記容量形成領域内を埋め込む工程と、
前記容量形成領域内のみに容量絶縁膜及び第２電極となる導電部材を残留させる平坦化工程と、
を具備したことを特徴とする。
【００１５】
上記本発明に係る半導体装置の製造方法によれば、容量形成領域は、他の配線に関係する領域より相当量大きいものとし、これを利用する。他の配線に関係する領域が十分に埋め込まれる配線部材を共有させた場合、容量形成領域では埋め込み不足にさせ、上記配線部材を第１電極とする。さらに、容量絶縁膜、第２電極となる導電部材の積層によって、容量形成領域の埋め込みが達成される。そこで平坦化されると、他の配線に関係する領域では、上部にある容量絶縁膜、第２電極となる導電部材の積層は除去され、配線部材のみの構成となる。一方、容量形成領域では第１電極、容量絶縁膜、第２電極の構成が確実に残る。これにより、他の配線に関係する部分と容量形成部分とが自己整合性を有する。
【００１６】
また、本発明の［請求項８］に係る半導体装置は、［請求項６］または［請求項７］に従属し、
前記第２電極に接続される上層の配線部材を形成する工程をさらに具備することを特徴とする。すなわち、容量素子として機能させるために、第２電極にのみ接続される上層の配線部材が構成される必要がある。
【００１７】
また、本発明の［請求項９］に係る半導体装置は、［請求項６］〜［請求項８］いずれか一つに従属し、
前記他の配線に関係する領域は、前記容量絶縁膜を持たない配線層間接続用のビア、配線層、ビア及び配線層のいずれかを形成することを特徴とする。つまり、埋め込み構造に関する形成が共有される。他の配線に関係する領域は容量絶縁膜を持つことのないようにすることが重要である。
【００１８】
【発明の実施の形態】
図１（ａ），（ｂ）は、それぞれ本発明の第１実施形態に係る半導体装置の要部の構成を示す平面図、及び１Ｂ−１Ｂ断面図である。図は、半導体集積回路におけるメタル配線層間に形成される容量素子の構成について示している。
【００１９】
半導体基板上に設けられた絶縁層１１中に電気的な接続領域１２が形成されている。下層の配線層１３の接続領域１２には容量形成領域１４が配備されている。ここでの容量形成領域１４はビアホール形状となっている。容量形成領域１４には、下部電極１５１、上部電極１５２、その間に挟まれる容量絶縁膜１６が含まれ、これにより容量素子１７が形成されている。
【００２０】
下部電極１５１は、容量形成領域１４の内壁に沿って形成されている。容量絶縁膜１６は、下部電極１５１の内壁に沿って形成されている。上部電極１５２は、容量絶縁膜１６に囲まれるように容量形成領域１４内部に埋め込まれている。容量形成領域１４の上面は平坦化されており、上部電極１５２は、上層の配線部材１８に接続されている。
【００２１】
上記容量形成領域１４は、図示しない他の配線に関係するビアホール領域と同時に加工されるものであり、少なくとも配線部材１８のパターニングが可能であるパターン寸法となっている。すなわち、容量形成領域１４は、ビアホールの最小デザイン寸法と比較してある程度広い寸法を必要とする。
【００２２】
下部電極１５１及び上部電極１５２の構成部材は他の配線部材と共有され、下部電極１５１はバリアメタル、上部電極１５２はプラグ金属である。例として、バリアメタルは窒化チタン／チタンの積層であるが、別段限定されない。プラグ金属はタングステンプラグ、アルミプラグ等であるが、これらに限定されることはない。
【００２３】
一方、容量絶縁膜１６は、容量形成領域１４のみに配され、他の配線に関係するビアホール領域にはない構成である。容量絶縁膜１６は、酸化シリコンや窒化シリコン、またはこれらの積層、α−Ｓｉ（アモルファスシリコン）、あるいは酸化チタンや酸化タンタル、またはこれらの積層、その他の高誘電率物質など様々考えられ、別段限定されるものではない。
【００２４】
上記容量絶縁膜１６の誘電率及び膜厚と、容量形成領域１４の凹部に接触する底面及び側面における合計面積の３つのパラメータにて、容量素子１７として必要な容量値が得られるよう制御する。例えば、容量形成領域１４が大きければ、平面パターンに蛇行形状を含ませ、側部の容量絶縁膜１６形成面を広くし、容量値を稼ぐ方策をとってもよい。
【００２５】
上記第１実施形態に係る構成によれば、絶縁層１１中の所望の接続領域において容量形成領域１４に合わせて容量素子１７が構成される。すなわち、下部電極１５１、容量絶縁膜１６、上部電極１５２の凹部埋め込み積層による形態が平坦化され、残留した自己整合的な埋め込み構造を有する。第１メタル配線層の上から、メタル配線層の最上層より２つ下の配線層間まで、容量素子を形成するレイヤー（層）の選択の自由度が広がる。トランジスタ素子による回路構成上にも容量素子を形成することが可能となり、チップ面積の有効利用に寄与する。
【００２６】
図２（ａ），（ｂ）〜図５（ａ），（ｂ）は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。各図（ａ）は、図１に示すようなメタル配線層間の容量素子の形成を示し、（ｂ）は、同時に形成されるメタル配線層及びその接続部の形成を示す。図１と同様の箇所には同一の符号を付して説明する。
【００２７】
図２（ａ），（ｂ）に示すように、半導体基板上に設けられた層間絶縁層１１１において、リソグラフィ技術などを経てそれぞれ配線層１３のパターンを形成する。例えば（ａ）には、その端部に接続領域１２がパターニングされ、（ｂ）にはその端部に接続領域２２がパターニングされる。さらに、層間絶縁層１１２の形成後、リソグラフィ技術などを経て（ａ）では容量形成領域１４が、（ｂ）ではビアホール２４が形成される。
【００２８】
次に、図３（ａ），（ｂ）に示すように、スパッタ法等を利用して配線に関係するバリアメタル２５１を堆積する。これにより、バリアメタル２５１は容量形成領域１４及びビアホール２４内部に一様に被覆される。バリアメタル２５１は、上述のように例えば窒化チタン／チタンの積層であるが、別段限定されない。なお、熱ＣＶＤやプラズマＣＶＤ法によるＣＶＤメタルの被覆が望ましい。これにより、良好なカバレージ特性が得られる。このバリアメタル２５１は、容量形成領域１４では下部電極１５１となる。
【００２９】
続いて、バリアメタル２５１上に容量絶縁膜１６を堆積する。容量絶縁膜１６は、上述のとおり酸化シリコンや窒化シリコン、またはこれらの積層、あるいは酸化チタンや酸化タンタル、またはこれらの積層、その他の高誘電率物質など様々考えられ、製法もそれに応じて選択される。その後、レジストマスク２６をパターニングし、容量形成領域１４及びその近傍のみ容量絶縁膜１６を残すエッチング工程を経る（破線部分の除去）。このエッチングは容量絶縁膜１６を構成する物質に応じてウェットエッチングまたはドライエッチングにより達成する。
【００３０】
次に、図４（ａ），（ｂ）に示すように、レジストマスク２６の剥離後、容量形成領域１４及びビアホール２４を完全に埋め込める分だけプラグ用の配線部材２５２を形成する。配線部材２５２は例えば上述したようにタングステンとし、熱ＣＶＤ法を利用して形成する。
【００３１】
次に、図５（ａ），（ｂ）に示すように、ＣＭＰ（化学的機械的研磨）技術を利用した平坦化工程を経る。これにより、（ａ）の容量形成領域１４では、配線部材２５２が上部電極１５２として、また容量絶縁膜１６を隔てたバリアメタル２５１が下部電極１５１としてパターニングされ、自己整合的に容量素子１７が形成される。一方（ｂ）のビアホール２４では、バリアメタル２５１付きの配線部材２５２によるプラグが形成される。次層の配線層２８のパターニングで、（ａ）では上部電極１５２のみに接続される配線部材１８が形成できる。さらに、プラグ・アンド・ワイヤ方式によって、上述と同様構成のプラグＰＲＧ、配線パターンＷＰが所定部位に形成され、回路構成の一部となる。
【００３２】
上記第２実施形態に係る方法によれば、容量絶縁膜１６に関係する加工工程以外は他の配線部材におけるバリアメタル２５１（下部電極１５１）の形成、プラグ用の配線部材２５２（上部電極１５２）の埋め込み加工と共有できる。容量絶縁膜１６に関して、容量形成領域１４には残すようにし、他の配線に関係する領域では全て除去されることが重要である。
【００３３】
平坦化工程によって、下部電極１５１、容量絶縁膜１６、上部電極１５２の凹部埋め込み積層による形態が自己整合的に容量素子１７を現出する。容量素子１７を形成するレイヤー（層）の選択の自由度を広げることができ、チップ面積の有効利用に寄与する。従来技術に比べ、プロセスの自由度が得られるので、リードタイム（設計変更検討、対策に要する時間）の短縮にも寄与する。これにより、工程の増加、複雑さを低減した容量素子の構成が実現できる。
【００３４】
図６（ａ），（ｂ）は、それぞれ本発明の第３実施形態に係る半導体装置の要部の構成を示す平面図、及び６Ｂ−６Ｂ断面図である。図は、半導体集積回路におけるメタル配線層間に形成される容量素子の構成について示している。
【００３５】
半導体基板上に設けられた絶縁層３１中に電気的な接続領域３２が形成されている。下層の配線層３３の接続領域３２には容量形成領域３４が配備されている。ここでの容量形成領域３４は通常のビアホールと比べて大型の任意形状としている。容量形成領域３４には、下部電極３５１、上部電極３５２、その間に挟まれる容量絶縁膜３６が含まれ、これにより容量素子３７が形成されている。
【００３６】
下部電極３５１は、容量形成領域３４の内壁に沿って形成されている。容量絶縁膜３６は、下部電極３５１の内壁に沿って形成されている。上部電極３５２は、容量絶縁膜３６に囲まれるように容量形成領域３４内部に埋め込まれている。容量形成領域３４の上面は平坦化されており、上部電極３５２は、上層の配線部材３８に接続されている。
【００３７】
上記容量形成領域３４は、図示しない他の配線に関係するビアホール領域と同時に加工されるものであり、上面から見て蛇行形状を多用し、側部の容量絶縁膜３６形成面を広くし、容量値を稼いでいる。
【００３８】
少なくとも下部電極３５１の構成部材は他の配線部材と共有されている。下部電極３５１は例えばバリアメタル及びプラグ金属の積層である。例として、バリアメタルは窒化チタン／チタンの積層であるが、別段限定されない。プラグ金属はタングステンプラグ、アルミプラグ等であるが、これらに限定されることはない。上部電極３５２は、他の配線部材で使われる金属部材、使われない専用の金属部材いずれの金属部材でも任意に選択できる。
【００３９】
そして、容量絶縁膜３６は、容量形成領域３４のみに配され、他の配線に関係するビアホール領域にはない構成である。容量絶縁膜３６は、酸化シリコンや窒化シリコン、またはこれらの積層、α−Ｓｉ（アモルファスシリコン）、あるいは酸化チタンや酸化タンタル、またはこれらの積層、その他の高誘電率物質など様々考えられ、別段限定されるものではない。容量絶縁膜３６の誘電率及び膜厚と、容量形成領域３４の凹部に接触する底面及び側面における合計面積の３つのパラメータにて、容量素子３７として必要な容量値が得られるよう制御する。
【００４０】
上記第３実施形態に係る構成によれば、前記第１実施形態同様に、絶縁層３１中の所望の接続領域において容量形成領域３４に合わせて容量素子３７が構成される。すなわち、下部電極３５１、容量絶縁膜３６、上部電極３５２の凹部埋め込み積層による形態が平坦化され、残留した自己整合的な埋め込み構造を有する。
【００４１】
また、下部電極３５１がバリアメタル及びプラグ金属の積層というような、前記第１実施形態に比べて厚い構成となっているため、素子の信頼性が向上する。第１メタル配線層の上から、メタル配線層の最上層より２つ下の配線層間まで、容量素子を形成するレイヤー（層）の選択の自由度が広がる。トランジスタ素子による回路構成上にも容量素子を形成することが可能となり、チップ面積の有効利用に寄与する。
【００４２】
図７（ａ），（ｂ）〜図１０（ａ），（ｂ）は、それぞれ本発明の第４実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。各図（ａ）は、図６に示すようなメタル配線層間の容量素子の形成を示し、（ｂ）は、同時に形成されるメタル配線層及びその接続部の形成を示す。図６と同様の箇所には同一の符号を付して説明する。
【００４３】
図７（ａ），（ｂ）に示すように、半導体基板上に設けられた層間絶縁層３１１１において、リソグラフィ技術などを経てそれぞれ配線層３３のパターンを形成する。例えば（ａ）には、その端部に接続領域３２がパターニングされ、（ｂ）にはその端部に接続領域４２がパターニングされる。さらに、層間絶縁層３１２の形成後、リソグラフィ技術などを経て（ａ）では容量形成領域３４が、（ｂ）ではビアホール４４が形成される。
【００４４】
次に、図８（ａ），（ｂ）に示すように、スパッタ法等を利用して配線に関係するバリアメタル４５１を堆積する。これにより、バリアメタル４５１は容量形成領域３４及びビアホール４４内部に一様に被覆される。バリアメタル４５１は、上述のように例えば窒化チタン／チタンの積層であるが、別段限定されない。なお、良好なカバレージ特性を得るためには、熱ＣＶＤやプラズマＣＶＤ法によるＣＶＤメタルの被覆がよい。続いて、バリアメタル４５１上にビアホール４４が完全に埋め込める分だけのプラグ用の配線部材４５２を形成する。配線部材４５２は例えば上述したようにタングステンとし、熱ＣＶＤ法を利用して形成する。一方、容量形成領域３４ではこの配線部材４５２での埋め込みは未だ達成されないことが重要である。
【００４５】
次に、配線部材４５２上に容量絶縁膜３６を堆積する。容量絶縁膜３６は、上述のとおり酸化シリコンや窒化シリコン、またはこれらの積層、あるいは酸化チタンや酸化タンタル、またはこれらの積層、その他の高誘電率物質など様々考えられ、製法もそれに応じて選択される。ここで特筆すべきは、図８（ｂ）のビアホール３４はすでにバリアメタル４５１及び配線部材４５２によるプラグ部材で完全に埋め込まれている。従って、この容量絶縁膜３６がビアホール３４内に入る余地はない。次に、容量絶縁膜３６上に厚く上部電極用の導電部材４５３、例えばタングステンを熱ＣＶＤ法により形成する。これにより、容量形成領域３４内を完全に埋め込む。
【００４６】
次に、図９（ａ），（ｂ）に示すように、ＣＭＰ（化学的機械的研磨）技術を利用した平坦化工程を経る。これにより、（ａ）の容量形成領域３４では、導電部材４５３が上部電極３５２として、また容量絶縁膜３６を隔てたバリアメタル４５１及び配線部材４５２が下部電極３５１としてパターニングされ、自己整合的に容量素子３７が形成される。一方（ｂ）のビアホール４４では、導電部材４５３及び容量絶縁膜３６が完全に除去され、バリアメタル４５１付きの配線部材４５２によるプラグが形成される。
【００４７】
その後、図１０（ａ），（ｂ）に示すように、次層の配線層４８のパターニングで、（ａ）では上部電極３５２のみに接続される配線部材３８が形成できる。さらに、プラグ・アンド・ワイヤ方式によって、上述と同様構成のプラグＰＲＧ、配線パターンＷＰが所定部位に形成され、回路構成の一部となる。
【００４８】
上記第４実施形態に係る方法によれば、容量形成領域３４は、他の配線に関係する領域より相当量大きいものとし、これを利用する。他の配線に関係するビアホール４４が十分に埋め込まれる配線部材（バリアメタル４５１及び配線部材４５２）を共有させた場合、容量形成領域３４では埋め込み不足にさせ、上記配線部材（バリアメタル４５１及び配線部材４５２）を下部電極３５１とする。さらに、容量絶縁膜３６、上部電極３５２となる導電部材４５３の積層によって、容量形成領域３４の埋め込みが達成される。そこで平坦化されると、ビアホール４４の領域では、上部にある導電部材４５３及び容量絶縁膜３６の積層は除去され、上記配線部材（バリアメタル４５１及び配線部材４５２）のみの構成となる。一方、容量形成領域３４では下部電極３５１、容量絶縁膜３６、上部電極３５２の構成が確実に残る。これにより、他の配線に関係するビアホール４４と容量形成領域３４の形成が自己整合性を有する。
【００４９】
このような実施形態の方法においても、平坦化工程によって、下部電極３５１、容量絶縁膜３６、上部電極３５２の凹部埋め込み積層による形態が自己整合的に容量素子３７を現出する。容量素子３７を形成するレイヤー（層）の選択の自由度を広げることができ、チップ面積の有効利用に寄与する。従来技術に比べ、プロセスの自由度が得られるので、リードタイム（設計変更検討、対策に要する時間）の短縮にも寄与する。これにより、工程の増加、複雑さを大幅に低減した容量素子の構成が実現できる。
【００５０】
なお、本発明は上述した実施形態に限定されるものではない。例えば、上記実施形態では、配線ならびに容量素子の導電部材としてスパッタ法あるいはＣＶＤ法により金属形成したが、必ずしもスパッタ法あるいはＣＶＤ法による必要はない。例えば、導電部材の形成方法としてメッキ法によるもの、導電ペーストの塗布などの方法を用いることができる。また、導電部材としての金属はＣｕ，Ａｕ，Ａｇ，Ｗ，Ｔｉ，Ｃｏ，Ｎｉなどの金属、その合金、あるいはそのシリサイド材料など多種多様である。すなわち、導電配線、ならびに電極として用いることのできる部材が適用可能である。
【００５１】
【発明の効果】
以上説明したように、本発明の半導体装置及びその製造方法によれば、絶縁層中の所望の接続領域において下部電極、容量絶縁膜、上部電極の凹部埋め込み積層による容量形成領域に合わせた自己整合的な容量素子が構成できる。他のビアや配線の領域と工程を大部分共有できる。このようなことから、容量素子を形成するレイヤー（層）の選択の自由度が広がる。これにより、プロセスの増加も最小限に抑えられる。また、このときに形成される通常の配線には配線容量、抵抗の増加などの悪影響はほとんど生じない。この結果、工数の負担を軽減し、かつプロセスの自由度が増加する容量素子を有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、それぞれ本発明の第１実施形態に係る半導体装置の要部の構成を示す平面図、及び１Ｂ−１Ｂ断面図である。
【図２】（ａ），（ｂ）は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法の要部を工程順に示す第１断面図である。各図（ａ）は、図１に示すようなメタル配線層間の容量素子の形成を示し、（ｂ）は、同時に形成されるメタル配線層及びその接続部の形成を示す。
【図３】（ａ），（ｂ）は、それぞれ図２（ａ），（ｂ）に続く第２断面図である。
【図４】（ａ），（ｂ）は、それぞれ図３（ａ），（ｂ）に続く第３断面図である。
【図５】（ａ），（ｂ）は、それぞれ図４（ａ），（ｂ）に続く第４断面図である。
【図６】（ａ），（ｂ）は、それぞれ本発明の第３実施形態に係る半導体装置の要部の構成を示す平面図、及び６Ｂ−６Ｂ断面図である。
【図７】（ａ），（ｂ）は、それぞれ本発明の第４実施形態に係る半導体装置の製造方法の要部を工程順に示す第１断面図である。各図（ａ）は、図６に示すようなメタル配線層間の容量素子の形成を示し、（ｂ）は、同時に形成されるメタル配線層及びその接続部の形成を示す。
【図８】（ａ），（ｂ）は、それぞれ図７（ａ），（ｂ）に続く第２断面図である。
【図９】（ａ），（ｂ）は、それぞれ図８（ａ），（ｂ）に続く第３断面図である。
【図１０】（ａ），（ｂ）は、それぞれ図９（ａ），（ｂ）に続く第４断面図である。
【符号の説明】
１１，３１…絶縁層
１２，２２，３２，４２…接続領域
１３，２８，３３…配線層
１４，３４…容量形成領域
１５１，３５１…下部電極
１５２，３５２…上部電極
１６，３６…容量絶縁膜
１７，３７…容量素子
１８，２５２，３８，４５２…配線部材
２４，４４…ビアホール
２５１，４５１…バリアメタル
２６…レジストマスク
４５３…導電部材
ＰＲＧ…プラグ
ＷＰ…配線パターン
Claims (9)
- 絶縁層中における電気的な接続領域に配備された容量形成領域と、
前記容量形成領域の内壁に沿って形成された第１電極部と、
前記第１電極部の内壁に沿って形成された容量絶縁膜と、
前記容量絶縁膜に囲まれるように前記容量形成領域内部に埋め込まれた所定の上層の配線部材に接続される第２電極部と、
を具備したことを特徴とする半導体装置。 - 前記絶縁層中における電気的な接続領域は、上層の配線部材に対する下層の配線部材の接続部を含むことを特徴とする請求項１記載の半導体装置。
- 前記容量形成領域は、配線部材の埋め込み形態に関し、同時に加工される他の配線に関係する領域と寸法が選択的に異なる領域であって、前記第１電極部、前記容量絶縁膜、及び前記第２電極部の積層が平坦化され残留した自己整合的な埋め込み構造を有することを特徴とする請求項１または２記載の半導体装置。
- 前記第１電極部は、同時に加工される他の配線に関係する配線部材に使用される第１の導電部材で構成され、前記第２電極部は、前記配線部材の主たる第２の導電部材で構成されることを特徴とする請求項１〜３いずれか一つに記載の半導体装置。
- 前記第１電極部は、同時に加工される他の配線に関係する配線部材で構成され、前記第２電極部は、前記容量形成領域にのみ設けられる導電部材で構成されることを特徴とする請求項１〜３いずれか一つに記載の半導体装置。
- 絶縁層中における電気的な接続領域への配線部材の埋め込みに関し、同時に加工される他の配線に関係する領域と寸法を選択的に異なる容量形成領域を設ける工程と、
前記容量形成領域内に前記他の配線に関係する領域と同じ第１の導電部材を第１電極として被覆する工程と、
前記第１の導電部材上に容量絶縁膜を被覆し、選択的にエッチングして少なくとも前記第１電極上に前記容量絶縁膜を残す工程と、
前記容量絶縁膜の付いた前記容量形成領域内に前記他の配線に関係する領域と同じ第２の導電部材を第２電極として埋め込む工程と、
を具備したことを特徴とする半導体装置の製造方法。 - 絶縁層中における電気的な接続領域への配線部材の埋め込みに関し、同時に加工される他の配線に関係する領域より大きい寸法の容量形成領域を設ける工程と、
前記容量形成領域内に、前記他の配線に関係する領域を十分に埋め込む配線部材を第１電極として堆積し、さらに容量絶縁膜、第２電極となる導電部材を順次積層することによって前記容量形成領域内を埋め込む工程と、
前記容量形成領域内のみに容量絶縁膜及び第２電極となる導電部材を残留させる平坦化工程と、
を具備したことを特徴とする半導体装置の製造方法。 - 前記第２電極に接続される上層の配線部材を形成する工程をさらに具備することを特徴とする請求項６または７に記載の半導体装置の製造方法。
- 前記他の配線に関係する領域は、前記容量絶縁膜を持たない配線層間接続用のビア、配線層、ビア及び配線層のいずれかを形成することを特徴とする請求項６〜８いずれか一つに記載の半導体装置の製造方法。
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|---|---|---|---|
| JP2002229420A JP2004071848A (ja) | 2002-08-07 | 2002-08-07 | 半導体装置及びその製造方法 |
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| JP2004071848A true JP2004071848A (ja) | 2004-03-04 |
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| JP (1) | JP2004071848A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011049321A (ja) * | 2009-08-26 | 2011-03-10 | Sony Corp | 半導体装置及びその製造方法 |
| KR20170051270A (ko) * | 2015-10-30 | 2017-05-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 용량 소자, 반도체 장치, 모듈, 및 전자 기기의 제작 방법 |
-
2002
- 2002-08-07 JP JP2002229420A patent/JP2004071848A/ja not_active Withdrawn
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| JP2017085106A (ja) * | 2015-10-30 | 2017-05-18 | 株式会社半導体エネルギー研究所 | 容量素子、半導体装置、モジュールおよび電子機器の作製方法 |
| US10971491B2 (en) | 2015-10-30 | 2021-04-06 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming capacitor, semiconductor device, module, and electronic device |
| KR102611874B1 (ko) * | 2015-10-30 | 2023-12-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 용량 소자, 반도체 장치, 모듈, 및 전자 기기의 제작 방법 |
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