JP2004056139A - 一定のキャパシタンスを有する金属−絶縁体−金属キャパシタ及びこれを含む半導体素子 - Google Patents

一定のキャパシタンスを有する金属−絶縁体−金属キャパシタ及びこれを含む半導体素子 Download PDF

Info

Publication number
JP2004056139A
JP2004056139A JP2003272530A JP2003272530A JP2004056139A JP 2004056139 A JP2004056139 A JP 2004056139A JP 2003272530 A JP2003272530 A JP 2003272530A JP 2003272530 A JP2003272530 A JP 2003272530A JP 2004056139 A JP2004056139 A JP 2004056139A
Authority
JP
Japan
Prior art keywords
film
capacitor
metal
metal layer
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003272530A
Other languages
English (en)
Inventor
Soo-Cheol Lee
李　受哲
Dong-Ryul Jang
張　東烈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2004056139A publication Critical patent/JP2004056139A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】一定のキャパシタンスを有するＭＩＭキャパシタ及びこれを含む半導体素子を提供する。
【解決手段】相互並列連結された第１キャパシタ及び第２キャパシタを含み、第１キャパシタは、第１下部金属膜、第１誘電体膜及び第１上部金属膜が順次に積層されて形成され、第２キャパシタは第２下部金属膜、第２誘電体膜及び第２上部金属膜が順次に積層されて形成され、第２キャパシタの第２下部金属膜は第１キャパシタの第１上部金属膜と電気的に連結され、第２キャパシタの第２上部金属膜は第１キャパシタの第１下部金属膜と電気的に連結されるＭＩＭキャパシタ。
【選択図】図３Ａ

Description

　本発明は金属−絶縁体−金属キャパシタ（ＭＩＭ）及びこれを含む半導体素子に係り、特に一定のキャパシタンスを有するＭＩＭキャパシタ及びこれを含む半導体素子に関する。
　半導体素子の用途が多様化するにつれて、高速及び大容量のキャパシタが要求されている。一般的に、キャパシタの高速化のためにはキャパシタ電極の抵抗を弱めて周波数依存性を弱めなければならず、キャパシタの大容量化のためにはキャパシタ電極間に内在する誘電体膜を薄くしたり誘電率の高い物質を誘電体膜に使用したりまたは電極の面積を広めたりしなければならない。
　半導体素子で使われるキャパシタとしては、その接合構造によって、ＭＯＳ構造、ｐｎ接合構造、ポリシリコン−絶縁体−ポリシリコン（ＰＩＰ）構造及びＭＩＭ構造などのキャパシタがある。このうち、ＭＩＭ構造を除いた他の構造を有するキャパシタは少なくとも一方の電極物質として単結晶シリコン又は多結晶シリコンを使用する。しかし、単結晶シリコンまたは多結晶シリコンはその物質特性によってキャパシタ電極の抵抗を弱めるのに限界がある。従って、高速のキャパシタが要求される応用分野では、低抵抗のキャパシタ電極を容易に実現できるＭＩＭキャパシタが主に使われる。
　図１Ａは、一般的なＭＩＭキャパシタを示す図面である。そして、図１Ｂは、図１ＡのＭＩＭキャパシタの等価回路図である。
　まず、図１Ａを参照すれば、ＭＩＭキャパシタ１０は、下部金属膜１１、誘電体膜１２及び上部金属膜１３を含む。前記誘電体膜１２は下部金属膜１１と上部金属膜１３との間に配置される。通常、上部金属膜１３は一定高さの電圧Ｖを供給する電源に連結され、下部金属膜１１は接地される。前記ＭＩＭキャパシタ１０は、図１Ｂに図示されたように、一定の大きさのキャパシタンスＣを有するが、理想的な場合、前記キャパシタンスＣは電圧Ｖの変化に関係なく常に一定の数値を示さなければならない。
　図２は、図１Ａのキャパシタの電圧−キャパシタンス特性を示すグラフである。
　図２に図示されたように、一般的なＭＩＭキャパシタ１０のキャパシタンスＣは、理想的な場合とは違って実質的には、電圧Ｖが変化するにつれて共に変化する。この変化は２つに大別されるが、一方は電圧Ｖが高まるにつれてキャパシタンスＣも共に増加する場合２１と、他方は電圧Ｖが高まるにつれてキャパシタンスＣは減少する場合２２である。
　電圧Ｖが高まるにつれてキャパシタンスＣが増加するか否かは誘電体膜１２を構成する物質によって異なりうる。例えば、ＭＩＭキャパシタの誘電体膜１２がシリコンナイトライド（ＳｉＸＮＹ）よりなる場合、電圧Ｖが高まるにつれてキャパシタンスＣは減少する。このように、理論的には電圧Ｖが高まってもＭＩＭキャパシタ１０のキャパシタンスＣは一定でなければならないが、実質的に電圧Ｖが高まるにつれてキャパシタンスＣも変化するようになり、これは特に、ＭＩＭキャパシタが精密な半導体素子に採用される場合、素子の安定性を相当損ないうる問題がある。
　本発明が解決しようとする技術的な課題は、両端部に印加される電圧が変化しても、一定のキャパシタンスを有するＭＩＭキャパシタを提供することである。
　本発明が解決しようとする他の技術的課題は、前記のようにＭＩＭキャパシタを含む半導体素子を提供することである。
　前記技術的な課題を解決するために、本発明によるＭＩＭキャパシタは、第１下部金属膜、第１誘電体膜及び第１上部金属膜が順次に積層されて形成された第１キャパシタと、第２下部金属膜、第２誘電体膜及び第２上部金属膜が順次に積層され、前記第２下部金属膜は前記第１上部金属膜と電気的に連結され、前記第２上部金属膜は前記第１下部金属膜と電気的に連結された第２キャパシタと、を含むことを特徴とする。
　前記第１キャパシタの第１上部金属膜及び前記第２キャパシタの第２下部金属膜は一定の大きさの電圧源に連結され、前記第１キャパシタの第１下部金属膜及び前記第２キャパシタの第２上部金属膜は接地されることが望ましい。
　前記第１誘電体膜は、ＳｉＯ２膜、ＳｉＸＮＹ膜、ＳｉＸＯＹＦＺ膜、ＳｉＸＯＹＮＺ膜またはＳｉＸＯＹＨＺ膜を含むことが望ましい。
　前記第２誘電体膜は、ＳｉＯ２膜、ＳｉＸＮＹ膜、ＳｉＸＯＹＦＺ膜、ＳｉＸＯＹＮＺ膜またはＳｉＸＯＹＨＺ膜を含むことが望ましい。
　前記他の技術的課題を達成するために、本発明による半導体素子は、半導体基板と、前記半導体基板上に形成された第１層間絶縁膜と、前記第１層間絶縁膜の表面上である第１レベル上で第２層間絶縁膜により相互離隔されるように形成された第１下部金属膜及び第２下部金属膜と、前記第１下部金属膜上に形成された第１誘電体膜と、前記第２下部金属膜上に形成された第２誘電体膜と、前記第１誘電体膜及び第２誘電体膜を相互離隔させる第３層間絶縁膜と、前記第１誘電体膜及び前記第２誘電体膜の上部の表面上である第２レベル上で相互離隔されつつ、前記第１誘電体膜及び前記第２誘電体膜上にそれぞれ形成された第１上部金属膜及び第２上部金属膜と、を含むことを特徴とする。
　前記第１誘電体膜は、ＳｉＯ２膜、ＳｉＸＮＹ膜、ＳｉＸＯＹＦＺ膜、ＳｉＸＯＹＮＺ膜またはＳｉＸＯＹＨＺ膜を含むことが望ましい。
　前記第２誘電体膜は、ＳｉＯ２膜、ＳｉＸＮＹ膜、ＳｉＸＯＹＦＺ膜、ＳｉＸＯＹＮＺ膜またはＳｉＸＯＹＨＺ膜を含むことが望ましい。
　前記第１層間絶縁膜、第２層間絶縁膜及び第３層間絶縁膜を貫通して前記半導体素子のアクティブ領域と前記第２上部金属膜とを繋ぐ第１導電性コンタクトをさらに含むことが望ましい。
　前記第１層間絶縁膜を貫通して前記半導体素子のアクティブ領域と前記第２下部金属膜とを繋ぐ第２導電性コンタクトをさらに含むことが望ましい。
　前記第３層間絶縁膜を貫通して前記第２上部金属膜と前記第１下部金属膜とを繋ぐ第３導電性コンタクトをさらに含むことが望ましい。
　前記第３層間絶縁膜を貫通して前記第１上部金属膜と前記第２下部金属膜とを繋ぐ第４導電性コンタクトをさらに含むことが望ましい。
　以上の説明のように、本発明によるＭＩＭキャパシタは、第１キャパシタの下部電極及び上部電極をそれぞれ第２キャパシタの上部電極及び下部電極に繋ぐことによって、キャパシタ両端部に印加される電圧の変化によるキャパシタンスの変化分を第１キャパシタ及び第２キャパシタによって相互補償させることによって一定のキャパシタンスを有するメリットがある。そして、前記ＭＩＭキャパシタを含む半導体素子は、精密な応用分野に使っても、電圧変化によるキャパシタンス変化がほとんどないので、素子の安定性を大幅に高めるメリットを提供する。
　以下、図面に基づき、本発明を詳しく説明する。しかし、本発明の実施例は色々な他の形態に変形でき、本発明の範囲が次に詳述する実施例によって限定されると解釈されてはならない。
　図３Ａは、本発明によるＭＩＭキャパシタを示す図面である。そして、図３Ｂは、図３ＡのＭＩＭキャパシタの等価回路図である。
　図３Ａ及び図３Ｂを参照すれば、本発明によるＭＩＭキャパシタは、第１キャパシタ３１０及び第２キャパシタ３２０を含む。第１キャパシタ３１０は、第１下部金属膜３１１、第１誘電体膜３１２及び第１上部金属膜３１３を含む。第１誘電体膜３１２は第１下部金属膜３１１と第１上部金属膜３１３との間に配置される。第２キャパシタ３２０は、第２下部金属膜３２１、第２誘電体膜３２２及び第２上部金属膜３２３を含む。第２誘電体膜３２２は第２下部金属膜３２１と第２上部金属膜３２３と間に配置される。
　前記第１下部金属膜３１１、第１上部金属膜３１３、第２下部金属膜３２１及び第２上部金属膜３２３は抵抗の低い金属物質膜を使用して形成する。そして、前記第１誘電体膜３１２はＳｉＯ２膜、ＳｉＸＮＹ膜、ＳｉＸＯＹＦＺ膜、ＳｉＸＯＹＮＺ膜またはＳｉＸＯＹＨＺ膜を含むことができる。同じく、前記第２誘電体膜３２２もＳｉＯ２膜、ＳｉＸＮＹ膜、ＳｉＸＯＹＦＺ膜、ＳｉＸＯＹＮＺ膜またはＳｉＸＯＹＨＺ膜を含むことができる。
　前記第１キャパシタ３１０及び第２キャパシタ３２０は電気的に並列に連結される。このために、第１キャパシタ３１０の第１下部金属膜３１１は第２キャパシタ３２０の第２上部金属膜３２３と電気的に連結される。そして、第１キャパシタ３１０の第１上部金属膜３１３は第２キャパシタ３２０の第２下部金属膜３２１と電気的に連結される。従って、第１キャパシタ３１０の第１上部金属膜３１３及び第２キャパシタ３２０の第２下部金属膜３２１には一定高さの電圧Ｖが印加される。一方、第１キャパシタ３１０の第１下部金属膜３１１と第２キャパシタ３２０の第２上部金属膜３２３とは接地される。
　このように、第１キャパシタ３１０及び第２キャパシタ３２０が並列に連結されたＭＩＭキャパシタの全体キャパシタンスＣＴは、第１キャパシタ３１０の第１キャパシタンスＣ１と第２キャパシタ３２０の第２キャパシタンスＣ２との和になる。第１キャパシタ３１０の第１キャパシタンスＣ１は電圧Ｖが高まるにつれて共に変化する。同じく、第２キャパシタ３２０の第２キャパシタンスＣ２も電圧Ｖが高まるにつれてやはり変化する。
　図６には、本発明によるＭＩＭキャパシタの電圧−キャパシタンス特性が示されている。
　図６を参照して、より詳しく説明すれば、電圧Ｖが高まるにつれて第１キャパシタ３１０の第１キャパシタンスＣ１と第２キャパシタ３２０の第２キャパシタンスＣ２ とは反対に変化する。すなわち、電圧Ｖが高まるにつれて第１キャパシタ３１０の第１キャパシタンスＣ１は段段と減少する一方、第２キャパシタ３２０の第２キャパシタンスＣ２は段段と増加する。それは第１キャパシタ３１０及び第２キャパシタ３２０の電圧Ｖの印加方向が反対になるためである。すなわち、第１キャパシタ３１０の場合に第１上部金属膜３１３に電圧Ｖが印加されるが、第２キャパシタ３２０の場合には、第２下部電極膜３２１に電圧Ｖが印加され、同じく、第１キャパシタ３１０の場合に第１下部電極膜３１１が接地されるが、第２キャパシタ３２０の場合には第２上部電極膜３２３が接地されるためである。
　従って、電圧Ｖが変化するにつれて第１キャパシタ３１０の第１キャパシタンスＣ１と第２キャパシタ３２０の第２キャパシタンスＣ２とは反対に変化し、その変化幅もまた同じである。図３Ｂに示され、前述したように第１キャパシタ３１０及び第２キャパシタ３２０は並列に連結されているので、全体キャパシタンスＣＴは第１キャパシタンスＣ１と第２キャパシタンスＣ２との和になる。結局、第１キャパシタンスＣ１の減少分と第２キャパシタンスＣ２の増加分とが相互相殺され、たとえ電圧Ｖが高まっても、全体キャパシタンスＣＴは常に一定に維持される。
　図４は、本発明によるＭＩＭキャパシタを半導体素子に適用する場合での電極配線を説明するために示すレイアウト図である。そして、図５Ａ及び図５Ｂは、それぞれ図４のＡ−Ａ′及びＢ−Ｂ′に沿って示す断面図である。
　まず、図４を参照すれば、第１キャパシタ３１０の第１下部電極膜３１１が下に配置され、第１上部電極膜３１３は第１下部電極膜３１１上に配置される。図面に示されていないが、第１下部電極膜３１１と第１上部電極膜３１３との間には第１誘電体膜が配置される。第１キャパシタ３１０の構造と同じように、第２キャパシタ３２０の第２下部電極膜３２１が下に配置され、第２上部電極膜３２３は第２下部電極膜３２１上に配置される。やはり図面に示されていないが、第２下部電極膜３２１と第２上部電極膜３２３との間には第２誘電体膜が配置される。
　図４のレイアウト図の上部で、第１上部電極膜３１３は第１下部電極膜３１１の外に突出されて、同じく第２下部電極膜３２１は第２上部電極膜３２３の外に突出される。第１上部電極膜３１３の凸部と第２下部電極膜３２１の凸部とは相互重なって、コンタクト領域５２４′によって相互コンタクトされる。図４のレイアウト図の下部では、第１下部電極膜３１１が第１上部電極膜３１３の外に突出されて、同じく第２上部電極膜３２３は第２下部電極膜３２１の外に突出される。第１下部電極膜３１１の凸部及び第２上部電極膜３２３の凸部も相互重なって、コンタクト領域５２３′によって相互コンタクトされる。
　第２キャパシタ３２０の第２下部金属膜３２１と第２上部金属膜３２３とは相互に他の領域でそれぞれ突出された部分を含む。第２上部金属膜３２３の凸部にはコンタクト領域５２１′が存在して、このコンタクト領域５２１′で第２上部金属膜３２３は、例えば、半導体基板とコンタクトされる。同じく、第２下部金属膜３２１の凸部にもコンタクト領域５２２′が存在して、このコンタクト領域５２２′で第２下部金属膜３２１が例えば、半導体基板とコンタクトされる。
　前記コンタクト構造を図５Ａ及び図５Ｂを参照してより詳しく説明すれば、次の通りである。
　まず、半導体基板５００上には第１層間絶縁膜５１１が形成される。前記半導体基板５００内には不純物領域が含まれることがあり、半導体基板５００と第１層間絶縁膜５１１との間には他の層または領域が介在されもする。前記第１層間絶縁膜５１１の表面上である第１レベルＬ１上には金属膜パターンが形成されるが、この金属膜パターンはそれぞれ第１下部金属膜３１１及び第２下部金属膜３２１である。第１下部金属膜３１１と第２下部金属膜３２１との間には第２層間絶縁膜５１２が配置されて第１下部金属膜３１１及び第２下部金属膜３２１を相互電気的に絶縁させる。
　第１下部金属膜３１１、第２下部金属膜３２１及び第２層間絶縁膜５１２上には誘電体膜パターンが形成されるが、この誘電体膜パターンはそれぞれ第１誘電体膜３１２及び第２誘電体膜３２２である。第１誘電体膜３１２と第２誘電体膜３２２との間には第３層間絶縁膜５１３が配置されて、第１誘電体膜３１２及び第２誘電体膜３２２を相互電気的に絶縁させる。前記第１誘電体膜３１２はＳｉＯ２膜、ＳｉＸＮＹ膜、ＳｉＸＯＹＦＺ膜、ＳｉＸＯＹＮＺ膜またはＳｉＸＯＹＨＺ膜を含むことができる。同じく、前記第２誘電体膜３２２もＳｉＯ２膜、ＳｉＸＮＹ膜、ＳｉＸＯＹＦＺ膜、ＳｉＸＯＹＮＺ膜またはＳｉＸＯＹＨＺ膜を含むことができる。
　第１誘電体膜３１２、第２誘電体膜３２２及び第３層間絶縁膜５１３の表面上である第２レベルＬ２上にはやはり金属膜パターンが形成されるが、この金属膜パターンはそれぞれ第１上部電極膜３１３及び第２上部電極膜３２３である。第１上部電極膜３１３及び第２上部電極膜３２３は相互電気的に絶縁される。
　前記第２上部金属膜３２３は、第１層間絶縁膜５１１、第２層間絶縁膜５１２及び第３層間絶縁膜５１３を貫通する第１導電性コンタクト５２１によって、前記半導体素子５００、例えばアクティブ領域とコンタクトされる。前記第２下部金属膜３２１は、第１層間絶縁膜５１１を貫通する第２導電性コンタクト５２２によって、前記半導体素子５００、例えばアクティブ領域とコンタクトされる。そして、第３層間絶縁膜５１３を貫通する第３導電性コンタクト５２３によって、前記第２上部金属膜３２３と第１下部金属膜３１１とが連結される。また、第３層間絶縁膜５１３を貫通する第４導電性コンタクト５２４によって、前記第１上部金属膜３１３と第２下部金属膜３２１とが連結される。
　以上、本発明を望ましい実施例を挙げて詳しく説明したが、本発明は前記実施例に限定されず、本発明の技術的思想内で当分野の当業者によって色々な変形が可能である。
一般的なＭＩＭキャパシタを示す図面である。 図１ＡのＭＩＭキャパシタの等価回路図である。 図１Ａのキャパシタの電圧−キャパシタンス特性を示すグラフである。 本発明によるＭＩＭキャパシタを示す図面である。 図３ＡのＭＩＭキャパシタの等価回路図である。 図３ＡのＭＩＭキャパシタの配線を説明するために示すレイアウト図である。 図４のＡ−Ａ′に沿って示す本発明による半導体素子の断面図である。 図４のＢ−Ｂ′に沿って示す本発明による半導体素子の断面図である。 図３ＡのＭＩＭキャパシタの電圧−キャパシタンス特性を示すグラフである。
符号の説明
　３１０　　　第１キャパシタ
　３１１　　　第１下部金属膜
　３１２　　　第１誘電体膜
　３１３　　　第１上部金属膜
　３２０　　　第２キャパシタ
　３２１　　　第２下部金属膜
　３２２　　　第２誘電体膜
　３２３　　　第２上部金属膜
　Ｖ　　　電圧

Claims (11)

  1. 　第１下部金属膜、第１誘電体膜及び第１上部金属膜が順次に積層されて形成された第１キャパシタと、
    　第２下部金属膜、第２誘電体膜及び第２上部金属膜が順次に積層されて形成された第２キャパシタであって、前記第２下部金属膜は前記第１上部金属膜と電気的に連結され、前記第２上部金属膜は前記第１下部金属膜と電気的に連結された第２キャパシタと、
    を含むことを特徴とする金属−絶縁体−金属キャパシタ。
  2. 　前記第１キャパシタの第１上部金属膜及び前記第２キャパシタの第２下部金属膜は一定の大きさの電圧源に連結され、前記第１キャパシタの第１下部金属膜及び前記第２キャパシタの第２上部金属膜は接地されていることを特徴とする請求項１に記載の金属−絶縁体−金属キャパシタ。
  3. 　前記第１誘電体膜は、ＳｉＯ２膜、ＳｉＸＮＹ膜、ＳｉＸＯＹＦＺ膜、ＳｉＸＯＹＮＺ膜またはＳｉＸＯＹＨＺ膜を含むことを特徴とする金属−絶縁体−金属キャパシタ。
  4. 　前記第２誘電体膜は、ＳｉＯ２膜、ＳｉＸＮＹ膜、ＳｉＸＯＹＦＺ膜、ＳｉＸＯＹＮＺ膜またはＳｉＸＯＹＨＺ膜を含むことを特徴とする請求項１に記載の金属−絶縁体−金属キャパシタ。
  5. 　半導体基板と、
    　前記半導体基板上に形成された第１層間絶縁膜と、
    　前記第１層間絶縁膜の表面上である第１レベル上に第２層間絶縁膜により相互離隔されるように形成された第１下部金属膜及び第２下部金属膜と、
    　前記第１下部金属膜上に形成された第１誘電体膜と、
    　前記第２下部金属膜上に形成された第２誘電体膜と、
    　前記第１誘電体膜及び第２誘電体膜を相互離隔させる第３層間絶縁膜と、
    　前記第１誘電体膜及び前記第２誘電体膜の上部表面である第２レベル上に相互離隔されつつ、前記第１誘電体膜及び前記第２誘電体膜上にそれぞれ形成された第１上部金属膜及び第２上部金属膜と、
    を含むことを特徴とする半導体素子。
  6. 　前記第１誘電体膜は、ＳｉＯ２膜、ＳｉＸＮＹ膜、ＳｉＸＯＹＦＺ膜、ＳｉＸＯＹＮＺ膜またはＳｉＸＯＹＨＺ膜を含むことを特徴とする請求項５に記載の半導体素子。
  7. 　前記第２誘電体膜は、ＳｉＯ２膜、ＳｉＸＮＹ膜、ＳｉＸＯＹＦＺ膜、ＳｉＸＯＹＮＺ膜またはＳｉＸＯＹＨＺ 膜を含むことを特徴とする請求項５に記載の半導体素子。
  8. 　前記第１層間絶縁膜、第２層間絶縁膜及び第３層間絶縁膜を貫通して前記半導体素子のアクティブ領域と前記第２上部金属膜とを繋ぐ第１導電性コンタクトをさらに含むことを特徴とする請求項５に記載の半導体素子。
  9. 　前記第１層間絶縁膜を貫通して前記半導体素子のアクティブ領域と前記第２下部金属膜とを繋ぐ第２導電性コンタクトをさらに含むことを特徴とする請求項５に記載の半導体素子。
  10. 　前記第３層間絶縁膜を貫通して前記第２上部金属膜と前記第１下部金属膜とを繋ぐ第３導電性コンタクトをさらに含むことを特徴とする請求項５に記載の半導体素子。
  11. 　前記第３層間絶縁膜を貫通して前記第１上部金属膜と前記第２下部金属膜とを繋ぐ第４導電性コンタクトをさらに含むことを特徴とする請求項５に記載の半導体素子。
JP2003272530A 2002-07-19 2003-07-09 一定のキャパシタンスを有する金属−絶縁体−金属キャパシタ及びこれを含む半導体素子 Pending JP2004056139A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0042573A KR100480603B1 (ko) 2002-07-19 2002-07-19 일정한 커패시턴스를 갖는 금속-절연체-금속 커패시터를 포함하는 반도체 소자

Publications (1)

Publication Number Publication Date
JP2004056139A true JP2004056139A (ja) 2004-02-19

Family

ID=30439364

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003272530A Pending JP2004056139A (ja) 2002-07-19 2003-07-09 一定のキャパシタンスを有する金属−絶縁体−金属キャパシタ及びこれを含む半導体素子

Country Status (5)

Country Link
US (1) US6836399B2 (ja)
JP (1) JP2004056139A (ja)
KR (1) KR100480603B1 (ja)
CN (1) CN100431151C (ja)
DE (1) DE10330490B4 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096104A (ja) * 2005-09-29 2007-04-12 Fujitsu Ltd 半導体装置
JP2017130620A (ja) * 2016-01-22 2017-07-27 株式会社デンソー 半導体装置の製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6919244B1 (en) * 2004-03-10 2005-07-19 Motorola, Inc. Method of making a semiconductor device, and semiconductor device made thereby
US7763923B2 (en) 2005-12-29 2010-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal capacitor structure having low voltage dependence
JP2007294848A (ja) * 2006-03-30 2007-11-08 Eudyna Devices Inc キャパシタおよび電子回路
US20070267733A1 (en) * 2006-05-18 2007-11-22 International Business Machines Corporation Symmetrical MIMCAP capacitor design
KR100852210B1 (ko) 2007-04-26 2008-08-13 삼성전자주식회사 커패시터 유닛 및 그 형성 방법
US8101495B2 (en) 2008-03-13 2012-01-24 Infineon Technologies Ag MIM capacitors in semiconductor components
US7602599B1 (en) * 2008-07-09 2009-10-13 United Microelectronics Corp. Metal-metal capacitor and method of making the same
US8729666B2 (en) * 2009-09-23 2014-05-20 X-Fab Semiconductor Foundries Ag Ultra-low voltage coefficient capacitors
US9691772B2 (en) * 2011-03-03 2017-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including memory cell which includes transistor and capacitor
CN102610660A (zh) * 2012-03-31 2012-07-25 上海宏力半导体制造有限公司 层叠mim电容器结构以及半导体器件
US8952748B2 (en) * 2013-03-13 2015-02-10 Futurewei Technologies, Inc. Circuit and method for a multi-mode filter
CN103367329B (zh) * 2013-07-23 2016-03-30 上海华力微电子有限公司 用于测试mim电容的半导体结构
CN106449605B (zh) * 2015-08-12 2018-12-21 中芯国际集成电路制造(上海)有限公司 Mim电容结构
CN107591388A (zh) * 2017-09-01 2018-01-16 格科微电子（上海）有限公司 金属层‑绝缘层‑金属层电容器及其形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4918454A (en) * 1988-10-13 1990-04-17 Crystal Semiconductor Corporation Compensated capacitors for switched capacitor input of an analog-to-digital converter
JP3045419B2 (ja) * 1991-11-08 2000-05-29 ローム株式会社 誘電体膜コンデンサ
JPH05226582A (ja) * 1992-02-12 1993-09-03 Hitachi Ltd 化合物半導体装置
JPH07115174A (ja) * 1993-10-19 1995-05-02 Matsushita Electric Ind Co Ltd 容量回路を有する半導体装置
KR0183739B1 (ko) * 1995-09-19 1999-03-20 김광호 감결합 커패시터를 포함하는 반도체 장치 및 그 제조방법
US6078072A (en) * 1997-10-01 2000-06-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a capacitor
US6069050A (en) * 1997-10-20 2000-05-30 Taiwan Semiconductor Manufacturing Company Cross-coupled capacitors for improved voltage coefficient
JP3516593B2 (ja) * 1998-09-22 2004-04-05 シャープ株式会社 半導体装置及びその製造方法
KR100587662B1 (ko) * 1999-05-27 2006-06-08 삼성전자주식회사 반도체 소자의 커패시터 및 그 제조방법
JP3586638B2 (ja) * 2000-11-13 2004-11-10 シャープ株式会社 半導体容量装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096104A (ja) * 2005-09-29 2007-04-12 Fujitsu Ltd 半導体装置
US8227848B2 (en) 2005-09-29 2012-07-24 Fujitsu Semiconductor Limited Semiconductor device
US8592884B2 (en) 2005-09-29 2013-11-26 Fujitsu Semiconductor Limited Semiconductor device including capacitor
US8617980B2 (en) 2005-09-29 2013-12-31 Fujitsu Semiconductor Limited Semiconductor device including capacitor
JP2017130620A (ja) * 2016-01-22 2017-07-27 株式会社デンソー 半導体装置の製造方法

Also Published As

Publication number Publication date
KR100480603B1 (ko) 2005-04-06
CN1489213A (zh) 2004-04-14
DE10330490A1 (de) 2004-02-19
US20040012911A1 (en) 2004-01-22
DE10330490B4 (de) 2008-12-04
CN100431151C (zh) 2008-11-05
US6836399B2 (en) 2004-12-28
KR20040008851A (ko) 2004-01-31

Similar Documents

Publication Publication Date Title
JP2004056139A (ja) 一定のキャパシタンスを有する金属−絶縁体−金属キャパシタ及びこれを含む半導体素子
US6146939A (en) Metal-polycrystalline silicon-N-well multiple layered capacitor
JP5033807B2 (ja) 極めて高いキャパシタンス値のための集積キャパシタの配置
US6680521B1 (en) High density composite MIM capacitor with reduced voltage dependence in semiconductor dies
US20070102745A1 (en) Capacitor structure
KR20020020720A (ko) 캐패시터
TW200414508A (en) Semiconductor device
KR930018716A (ko) 모놀리식 고전압 캐패시터 및 그의 제조방법
US20220367371A1 (en) Semiconductor device and manufacturing method thereof
JP7171185B2 (ja) キャパシタ及びこれを含む実装基板
JP2006229226A (ja) 集積回路を有する半導体装置
CN108091641B (zh) Mim电容器及其制作方法
US7615843B2 (en) Guard ring device receiving different voltages for forming decoupling capacitor and semiconductor device having the same
CA2409683A1 (en) Variable capacitance capacitor
CN108123041B (zh) Mim电容器及其制作方法
KR100641983B1 (ko) 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터 및그 제조 방법
KR20000011173A (ko) 반도체장치
US20210327867A1 (en) Integrated rc architecture, and methods of fabrication thereof
US20230060343A1 (en) Electrical device comprising an ac voltage divider and capacitors arranged in integrated components
KR102289246B1 (ko) 3d 반도체 캐패시터 및 그의 제조 방법
JP2001267497A (ja) 可変容量素子
JPH0575021A (ja) 半導体装置
KR100928511B1 (ko) 반도체 소자 및 그 제조 방법
WO2019138803A1 (ja) キャパシタ及びスナバ回路
KR100778228B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050421

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070529

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20070829

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20070903

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071001

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071204