KR100852210B1 - 커패시터 유닛 및 그 형성 방법 - Google Patents

커패시터 유닛 및 그 형성 방법 Download PDF

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capacitor
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원석준
송민우
김원홍
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삼성전자주식회사
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Abstract

커패시터 유닛은 제1 커패시터 및 제2 커패시터를 구비한다. 제1 커패시터는 제1 하부 전극, 제1 유전막 패턴, 제1 상부 전극 및 제1 조절막 패턴을 갖는다. 제1 하부 전극, 제1 유전막 패턴 및 제1 상부 전극은 순차적으로 적층된다. 제1 조절막 패턴은 제1 하부 전극 및 제1 유전막 패턴 사이에 형성되어 외부 전압에 대한 용량 의존도를 조절한다. 제2 커패시터는 제2 하부 전극, 제2 유전막 패턴, 제2 상부 전극 및 제2 조절막 패턴을 갖는다. 제2 하부 전극, 제2 유전막 패턴 및 제2 상부 전극은 순차적으로 적층된다. 제2 하부 전극은 제1 상부 전극과 전기적으로 연결된다. 제2 상부 전극은 제1 하부 전극과 전기적으로 연결되어 접지된다. 제2 조절막 패턴은 제2 하부 전극 및 제2 유전막 패턴 사이에 형성되어 외부 전압에 대한 용량 의존도를 조절한다.

Description

커패시터 유닛 및 그 형성 방법{CAPACITOR UNIT AND METHOD OF FORMING THE SAME}
도 1a는 종래 고 유전막 커패시터의 전압-용량 특성을 설명하기 위한 그래프이다.
도 1b는 종래 저 유전막 커패시터의 전압-용량 특성을 설명하기 위한 그래프이다.
도 2는 본 발명의 실시예들에 따른 커패시터 유닛의 단면도이다.
도 3은 본 발명의 다른 실시예들에 따른 커패시터 유닛의 단면도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 커패시터 유닛의 전압-용량 특성을 설명하기 위한 그래프이다.
도 5a 및 도 5b는 본 발명의 다른 실시예들에 따른 커패시터 유닛의 전압-용량 특성을 설명하기 위한 그래프이다.
도 6a 내지 도 6i는 본 발명의 실시예들에 따른 커패시터 유닛의 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
12, 14, 16, 18 : 제1 내지 제4 하부 전극
13, 15, 17, 19 : 제1 내지 제4 조절막 패턴
22, 24, 26, 28 : 제1 내지 제4 유전막 패턴
32, 34, 36, 38 : 제1 내지 제4 상부 전극
22, 24, 26, 28 : 제1 내지 제4 조절막 패턴
100 : 기판 110 : 제1 층간 절연막
120 : 하부 도전막 130 : 조절막
140 : 유전막 150 : 상부 도전막
160 : 제2 층간 절연막
172, 174, 176, 178 : 제1 내지 제4 플러그
182, 184 : 제1 및 제2 배선
본 발명은 커패시터 유닛 및 그 형성 방법에 관한 것이다. 보다 상세하게는, 본 발명은 MIM(Metal-insulator-Metal) 커패시터 유닛 및 그 형성 방법에 관한 것이다.
시스템 온 칩(System On Chip; SOC)에서 단위 회로들이 차지하는 면적이 점차 줄어듦에 따라, 디지털 회로 영역은 급격히 감소하고 있으나, 아날로그 회로 영역의 감소 폭은 그리 크지 않다. 이는 아날로그 회로 영역에서 큰 비중을 차지하는 수동 소자의 면적이 큰 폭으로 감소하지 않기 때문이며, 이에 따라 상기 수동 소자 중의 하나인 커패시터의 면적을 줄이는 것이 반도체 장치의 집적도를 높이기 위해 필요하다.
하지만, 커패시터의 정전 용량은 유전막의 유전율 및 면적에 비례하므로, 상기 유전막의 면적을 줄이게 되면 커패시터의 정전 용량이 줄어들게 된다. 이에 따라, 상기 유전막의 면적을 줄이면서도 상기 정전 용량의 감소를 보상하기 위해 유전율이 높은 물질을 사용하여 상기 유전막을 형성하고 있다.
그러나, 유전율이 높은 물질을 사용하여 상기 유전막을 형성할 경우, 전압에 대한 용량 의존도(Voltage Coefficient of Capacitance; VCC)가 커지는 문제점이 발생한다. 도 1a 및 도 1b를 참조하면, 고 유전막인 하프늄 산화막/하프늄 탄소 산질화막/하프늄 산화막을 유전막으로 사용한 경우(도 1a)는 저 유전막인 실리콘 질화막을 상기 유전막으로 사용한 경우(도 1b)에 비해 전압이 증가함에 따라 용량의 변화가 큼을 알 수 있다.
특히, 하부 전극-유전막-상부 전극으로서 폴리실리콘-절연막-폴리실리콘 구조(Polysilicon-Insulator-Polysilicon; PIP)를 갖는 커패시터의 경우, 상기 VCC를 낮추기 위해서는 폴리실리콘에 불순물을 고농도로 도핑해야 하며, 또한 고농도로 도핑된 폴리실리콘이라 하더라도 공핍층을 가지므로, 상기 VCC가 충분히 감소되지 않는다. 따라서, 상기 PIP 커패시터는 아날로그-디지털 컨버터(Analog to Digital Converter; AD converter), 알에프(Radio Frequency; RF) 소자 및 씨모스 이미지 센서(Cmos Image Sensor; CIS) 등에 사용되는 아날로그 커패시터로 적합하지 않으며, 이를 대체하기 위해 금속-절연막-금속(MIM) 구조를 갖는 MIM 커패시터가 사용되고 있다.
상기 MIM 커패시터의 경우 공핍층이 형성되지 않으므로, 상기 PIP 커패시터에 비해서는 작은 VCC를 가질 수 있다. 하지만, 고정밀도를 갖는 아날로그 커패시터로 사용되기 위해서는 상기 VCC가 좀더 작은 값을 가져야만 한다.
한편, 커패시터의 전압-용량의 관계는 식 1에 의해 표현될 수 있다.
[식 1]
C = C0(aV2 + bV + 1)
여기서, C는 커패시터의 용량, C0는 전압이 인가되지 않았을 때의 커패시터의 용량을 나타낸다.
식 1을 참조하면, 상기 VCC는 전압의 자승에 비례하는 제1 계수 및 전압에 비례하는 제2 계수에 의해 결정된다. 따라서, 상기 VCC를 감소시키기 위해서는 상기 제1 및 제2 계수들 모두를 감소시킬 필요가 있으며, 이를 위한 방법들이 개발되어야 한다.
이에 따라, 본 발명의 일 목적은 큰 정전 용량을 가지면서도 작은 VCC를 갖는 커패시터 유닛을 제공하는 것이다.
본 발명의 다른 목적은 큰 정전 용량을 가지면서도 작은 VCC를 갖는 커패시터 유닛의 형성 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 커패시터 유닛은 제1 커패시터 및 제2 커패시터를 구비한다. 상기 제1 커패시터는 제1 하부 전극, 제1 유전막 패턴, 제1 상부 전극 및 제1 조절막 패턴을 갖는다. 상기 제1 하부 전극, 상기 제1 유전막 패턴 및 상기 제1 상부 전극은 순차적으로 적층된다. 상기 제1 조절막 패턴은 상기 제1 하부 전극 및 상기 제1 유전막 패턴 사이에 형성되어 외부 전압에 대한 용량 의존도를 조절한다. 상기 제2 커패시터는 제2 하부 전극, 제2 유전막 패턴, 제2 상부 전극 및 제2 조절막 패턴을 갖는다. 상기 제2 하부 전극, 상기 제2 유전막 패턴 및 상기 제2 상부 전극은 순차적으로 적층된다. 상기 제2 하부 전극은 상기 제1 상부 전극과 전기적으로 연결된다. 상기 제2 상부 전극은 상기 제1 하부 전극과 전기적으로 연결되어 접지된다. 상기 제2 조절막 패턴은 상기 제2 하부 전극 및 상기 제2 유전막 패턴 사이에 형성되어 외부 전압에 대한 용량 의존도를 조절한다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 하부 전극들은 금속 혹은 금속 질화물을 포함할 수 있고, 상기 제1 및 제2 조절막 패턴들은 금속 산화물 혹은 금속 산질화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 하부 전극들은 티타늄, 탄탈륨, 루테늄, 텅스텐, 티타늄 텅스텐, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 루테늄 질화물 혹은 텅스텐 질화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 조절막 패턴들은 티타늄 산화물, 탄탈륨 산화물, 루테늄 산화물, 텅스텐 산화물, 티타늄 텅스텐 산화물, 티타늄 산질화물, 티타늄 알루미늄 산질화물, 탄탈륨 산질화물, 루테늄 산질화물 혹은 텅스텐 산질화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 유전막 패턴들은 하프늄 산화막, 하프늄 탄소 산화막 및 하프늄 산화막의 복합막을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 유전막 패턴들은 하프늄 산화막, 하프늄 탄소 산질화막 및 하프늄 산화막의 복합막을 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 커패시터 유닛은 복수 개의 커패시터 세트들을 구비한다. 상기 각 커패시터 세트들은 제1 커패시터 및 제2 커패시터를 구비한다. 상기 제1 커패시터는 제1 하부 전극, 제1 유전막 패턴, 제1 상부 전극 및 제1 조절막 패턴을 포함한다. 상기 제1 하부 전극, 상기 제1 유전막 패턴 및 상기 제1 상부 전극은 순차적으로 적층된다. 상기 제1 조절막 패턴은 상기 제1 하부 전극 및 상기 제1 유전막 패턴 사이에 형성되어 외부 전압에 대한 용량 의존도를 조절한다. 상기 제2 커패시터는 제2 하부 전극, 제2 유전막 패턴, 제2 상부 전극 및 제2 조절막 패턴을 포함한다. 상기 제2 하부 전극, 상기 제2 유전막 패턴 및 상기 제2 상부 전극은 순차적으로 적층된다. 상기 제2 하부 전극은 상기 제1 상부 전극과 전기적으로 연결된다. 상기 제2 상부 전극은 상기 제1 하부 전극과 전기적으로 연결되어 접지된다. 상기 제2 조절막 패턴은 상기 제2 하부 전극 및 상기 제2 유전막 패턴 사이에 형성되어 외부 전압에 대한 용량 의존도를 조절한다. 상기 각 커패시터 세트들의 접지되지 않은 상기 각 제1 상부 전극들 및 상기 각 제2 하부 전극들은 서로 전기적으로 연결된다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 하부 전극들은 금속 혹은 금속 질화물을 포함할 수 있고, 상기 제1 및 제2 조절막 패턴들은 금속 산화물 혹은 금속 산질화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 하부 전극들은 티타늄, 탄탈륨, 루테늄, 텅스텐, 티타늄 텅스텐, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 루테늄 질화물 혹은 텅스텐 질화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 조절막 패턴들은 티타늄 산화물, 탄탈륨 산화물, 루테늄 산화물, 텅스텐 산화물, 티타늄 텅스텐 산화물, 티타늄 산질화물, 티타늄 알루미늄 산질화물, 탄탈륨 산질화물, 루테늄 산질화물 혹은 텅스텐 산질화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 유전막 패턴들은 하프늄 산화막, 하프늄 탄소 산화막 및 하프늄 산화막의 복합막을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 유전막 패턴들은 하프늄 산화막, 하프늄 탄소 산질화막 및 하프늄 산화막의 복합막을 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 커패시터 유닛의 형성 방법에서는, 기판 상에 제1 및 제2 하부 전극들이 형성된다.
상기 제1 및 제2 하부 전극들 상에 외부 전압에 대한 용량 의존도를 조절하는 제1 및 제2 조절막 패턴들이 각각 형성된다. 상기 제1 및 제2 조절막 패턴들 상에 각각 제1 및 제2 유전막 패턴들이 형성된다. 상기 제1 및 제2 유전막 패턴들 상에 각각 제1 및 제2 상부 전극들이 형성된다. 상기 제1 상부 전극과 상기 제2 하부 전극을 전기적으로 연결하는 제1 배선 및 상기 제1 하부 전극과 상기 제2 상부 전 극을 전기적으로 연결하는 제2 배선이 형성된다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 조절막 패턴들을 형성할 때, 상기 제1 및 제2 하부 전극들이 산화 처리될 수 있다.
본 발명의 일 실시예에 따르면, 상기 산화 처리는 산소(O2), 오존(O3) 혹은 아산화질소(N2O) 분위기 하에서 수행되는 플라즈마 처리를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 플라즈마 처리는 475℃ 이하의 상온에서 5분 이내의 시간 동안 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 산화 처리는 산소(O2), 오존(O3) 혹은 아산화질소(N2O) 분위기 하에서 수행되는 어닐링(annealing)을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 어닐링은 475℃ 이하의 상온에서 5분 이내의 시간 동안 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 유전막 패턴은 원자층 증착(ALD) 공정, 플라즈마 증대 원자층 증착(PEALD) 공정 혹은 화학 기상 증착(CVD) 공정에 의해 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 배선에는 전압이 인가될 수 있고, 상기 제2 배선은 접지될 수 있다.
본 발명의 실시예들에 따르면, 상기 각 하부 전극들 상에 상기 각 조절막 패턴들을 형성함으로써 VCC의 1차 계수를 감소시키고, 또한 복수 개의 커패시터들을 병렬 연결함으로써 실질적으로 동일한 용량을 가지면서도 상기 VCC의 2차 계수를 감소시킬 수 있다. 이에 따라, 전체적으로 작은 VCC를 갖는 커패시터 유닛을 형성할 수 있다. 이때, 상기 조절막 패턴들은 상기 하부 전극들을 산화 처리하여 용이하게 형성할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 커패시터 유닛 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
한편, 명세서 전체를 통하여 동일하거나 유사한 구성 요소에는 동일한 참조 부호를 붙이고, 중복을 피하기 위해 한번 설명된 구성 요소에 대해서는 이후의 설명을 생략한다.
도 2는 본 발명의 실시예들에 따른 커패시터 유닛의 단면도이다.
도 2를 참조하면, 상기 커패시터 유닛은 제1 커패시터 및 제2 커패시터를 구비한다.
상기 제1 커패시터는 제1 하부 전극(12), 제1 유전막 패턴(22) 및 제1 상부 전극(32)을 갖는다. 또한, 상기 제1 커패시터는 상기 제1 하부 전극(12)과 상기 제1 유전막 패턴(22) 사이에 형성된 제1 조절막 패턴(13)을 더 갖는다.
제1 하부 전극(12)은 금속 혹은 금속 질화물을 포함할 수 있다. 예를 들면, 제1 및 제2 하부 전극들(12, 32)은 티타늄, 탄탈륨, 루테늄, 텅스텐, 티타늄 텅스텐, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 루테늄 질화물 또는 텅스텐 질화물 등을 포함할 수 있다.
제1 유전막 패턴(22)은 고 유전율을 갖는 금속 산화물 혹은 금속 산질화물 등을 포함할 수 있다. 예를 들어, 제1 유전막 패턴(22)은 알루미늄 산화물, 하프늄 산화물, 하프늄 산질화물 등을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 제1 유전막 패턴(22)은 하프늄 산화막/하프늄 탄소 산화막/하프늄 산화막의 복합막 구조를 갖는다. 본 발명의 다른 실시예에 따르면, 제1 유전막 패턴(22)은 하프늄 산화막/하프늄 탄소 산질화막/하프늄 산화막의 복합막 구조를 갖는다.
제1 상부 전극(32)은 금속 혹은 금속 질화물을 포함할 수 있다. 예를 들면, 제1 및 제2 하부 전극들(12, 32)은 티타늄, 탄탈륨, 루테늄, 텅스텐, 티타늄 텅스텐, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 루테늄 질화물 또는 텅스텐 질화물 등을 포함할 수 있다.
제1 조절막 패턴(13)은 제1 하부 전극(22) 및 제1 유전막 패턴(22) 사이에 형성된다.
제1 조절막 패턴(13)은 금속 산화물 혹은 금속 산질화물을 포함할 수 있다. 예를 들어, 제1 조절막 패턴(13)은 티타늄 산화물, 탄탈륨 산화물, 루테늄 산화물, 텅스텐 산화물, 티타늄 텅스텐 산화물, 티타늄 산질화물, 티타늄 알루미늄 산질화물, 탄탈륨 산질화물, 루테늄 산질화물 혹은 텅스텐 산질화물 등을 포함할 수 있다.
제1 조절막 패턴(13)은 제1 하부 전극(12) 표면을 산화 처리하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 제1 조절막 패턴(13)은 제1 하부 전극(12)의 표면을 플라즈마 산화 처리하여 형성된 금속 산화막 혹은 금속 산질화막이다. 본 발명의 다른 실시예에 따르면, 제1 조절막 패턴(13)은 제1 하부 전극(12)의 표면을 어닐링하여 형성된 금속 산화막 혹은 금속 산질화막이다.
제1 조절막 패턴(13)이 제1 하부 전극(12) 및 제1 유전막 패턴(22) 사이에 형성됨으로써, 상기 제1 커패시터의 용량이 외부 전압에 의해 변화하는 양이 감소될 수 있다. 즉, 제1 조절막 패턴(13)이 형성됨으로써 제1 계수의 값이 감소하게 되어, 상기 제1 커패시터의 외부 전압에 대한 용량 의존도(VCC)를 감소시킬 수 있다.
한편, 상기 제2 커패시터는 제2 하부 전극(14), 제2 유전막 패턴(24) 및 제2 상부 전극(34)을 갖는다. 또한, 상기 제2 커패시터는 상기 제2 하부 전극(14)과 상기 제2 유전막 패턴(24) 사이에 형성된 제2 조절막 패턴(15)을 더 갖는다.
상기 제2 커패시터는 상기 제1 커패시터와 실질적으로 동일한 구성을 가질 수 있다.
상기 제1 커패시터의 제1 상부 전극(32)과 상기 제2 커패시터의 제2 하부 전극(14)은 전기적으로 연결되며, 외부 전압이 인가된다. 또한, 상기 제1 커패시터의 제1 하부 전극(12)과 상기 제2 커패시터의 제2 상부 전극(34)은 전기적으로 연결되며 접지된다. 이에 따라, 상기 제1 및 제2 커패시터들은 서로 병렬 연결되므로, 상기 제1 및 제2 커패시터들로 구성되는 상기 커패시터 유닛의 용량은 상기 제1 및 제2 커패시터들의 각 용량들의 합과 실질적으로 동일하다.
한편, 상기 제1 커패시터의 외부 전압에 의한 용량 변화량은 식 2와 같이 표현될 수 있고, 상기 제2 커패시터의 외부 전압에 의한 용량 변화량은 식 3과 같이 표현될 수 있다.
[식 2]
C1 = C01(a1V2 + b1V +1)
[식 3]
C2 = C02(a2V2 + b2V +1)
여기서, C1 및 C2는 상기 제1 및 제2 커패시터들의 각 용량들을 나타내고, C01 및 C02는 외부 전압이 인가되지 않았을 때 상기 제1 및 제2 커패시터들의 각 용량들을 나타낸다.
식 2 및 식 3에 의해 상기 커패시터 유닛의 전체 용량은 식 4에 의해 표시될 수 있다.
[식 4]
C = C1 + C2 = C01(a1V2 + b1V +1) + C02(a2V2 + b2V +1)
본 발명의 실시예들에 따른 커패시터 유닛에서, 상기 제1 및 제2 커패시터들은 실질적으로 동일하며, 상기 제1 및 제2 커패시터들에 인가되는 외부 전압은 크기는 동일하고 방향이 서로 반대이다. 따라서, 식 4는 식 5와 같이 변형될 수 있다.
[식 5]
C = C1 + C2 = 2C0(aV2 +1)
식 5를 참조하면, 상기 제1 및 제2 커패시터들의 제2 계수들이 서로 상쇄됨에 따라, 상기 커패시터 유닛의 VCC에서 제2 계수는 0이 될 수 있다. 제1 및 제2 커패시터들이 실질적으로 동일하지 않은 경우에는 상기 커패시터 유닛의 상기 제2 계수는 0이 되지는 않으나, 상기 제1 및 제2 커패시터들에 인가되는 외부 전압 방향이 서로 반대이므로 매우 작은 값을 가질 수 있다.
한편, 상기 제1 및 제2 커패시터들의 각 제1 계수들은 전술한 바와 같이, 제1 및 제2 조절막 패턴들(13, 15)에 의해 작은 값을 가지므로, 상기 커패시터 유닛의 제1 계수 역시 작은 값을 가질 수 있다.
실험예 1
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 커패시터 유닛의 전압-용량 특성을 설명하기 위한 그래프이다. 도 4a는 조절막 패턴이 형성되지 않은 하나의 커패시터를 갖는 제1 커패시터 유닛의 전압-용량 특성을 도시하고 있고, 도 4b는 제1 및 제2 조절막 패턴들이 각각 형성된 제1 및 제2 커패시터들을 갖는 제2 커패시터 유닛의 전압-용량 특성을 도시하고 있다.
상기 제1 커패시터 유닛에서는, 티타늄 질화막으로 구성된 하부 전극 및 상부 전극과 하프늄 산화막/하프늄 탄소 산화막/하프늄 산화막의 복합막 구조를 갖는 유전막 패턴을 사용하였다. 이때, 상기 제1 커패시터 유닛은 약 6.9fF/μ㎡의 정전 용량, 약 697의 제1 계수 및 2070의 제2 계수를 가졌다. 한편, 상기 제2 커패시터 유닛은 상기 제1 커패시터 유닛이 포함하는 커패시터와 실질적으로 동일하나 절반의 면적을 갖는 커패시터를 두 개 사용하여 각각 제1 및 제2 커패시터들로 하였다. 또한, 상기 제2 커패시터 유닛에서는, 상기 하부 전극을 산소(O2) 분위기 및 약 300℃의 온도에서 약 1분 동안 플라즈마 처리를 하여 티타늄 산질화막으로 구성된 제1 및 제2 조절막 패턴들을 형성하였다. 이때, 상기 제2 커패시터 유닛은 약 5.6fF/μ ㎡의 정전 용량, 64의 제1 계수 및 0의 제2 계수를 가졌다. 결국, 상기 제2 커패시터 유닛은 상기 제1 커패시터 유닛에 비해 약 19%의 정전 용량이 감소하였으나, 제1 계수는 약 90% 감소하고 제2 계수는 100% 감소하였다.
실험예 2
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 커패시터 유닛의 전압-용량 특성을 설명하기 위한 그래프이다. 도 5a는 조절막 패턴이 형성되지 않은 하나의 커패시터를 갖는 제3 커패시터 유닛의 전압-용량 특성을 도시하고 있고, 도 5b는 제3 및 제4 조절막 패턴들이 각각 형성된 제3 및 제4 커패시터들을 갖는 제4 커패시터 유닛의 전압-용량 특성을 도시하고 있다.
상기 제3 커패시터 유닛에서는, 티타늄 질화막으로 구성된 하부 전극 및 상부 전극과 하프늄 산화막/하프늄 탄소 산질화막/하프늄 산화막의 복합막 구조를 갖는 유전막 패턴을 사용하였다. 이때, 상기 제3 커패시터 유닛은 약 7.8fF/μ㎡의 정전 용량, 약 514의 제1 계수 및 2840의 제2 계수를 가졌다. 한편, 상기 제4 커패시터 유닛은 상기 제3 커패시터 유닛이 포함하는 커패시터와 실질적으로 동일하나 절반의 면적을 갖는 커패시터를 두 개 사용하여 각각 제3 및 제4 커패시터들로 하였다. 또한, 상기 제4 커패시터 유닛에서는, 상기 하부 전극을 산소(O2) 분위기 및 약 300℃의 온도에서 약 1분 동안 플라즈마 처리를 하여 티타늄 산질화막으로 구성된 제3 및 제4 조절막 패턴들을 형성하였다. 이때, 상기 제4 커패시터 유닛은 약 7.03F/μ㎡의 정전 용량, 285의 제1 계수 및 3.4의 제2 계수를 가졌다. 결국, 상기 제4 커패시터 유닛은 상기 제3 커패시터 유닛에 비해 약 10%의 정전 용량이 감소하였으나, 제1 계수는 약 44% 감소하고 제2 계수는 거의 100% 감소하였다.
도 3은 본 발명의 다른 실시예들에 따른 커패시터 유닛의 단면도이다. 도 3의 커패시터 유닛은 도 2의 커패시터 유닛과 유사하나, 상기 커패시터 유닛에 포함된 커패시터들의 개수가 4개인 점에 있어서 차이가 있다.
도 3을 참조하면, 상기 커패시터 유닛은 제1 및 제2 커패시터 세트들을 구비한다. 상기 제1 커패시터 세트는 제1 및 제2 커패시터들을 구비하고, 상기 제2 커패시터 세트는 제3 및 제4 커패시터들을 구비한다. 상기 제1 커패시터 세트는 도 2의 커패시터 유닛과 실질적으로 동일할 수 있다. 또한, 상기 제2 커패시터 세트도 도 2의 커패시터 유닛과 실질적으로 동일할 수 있다. 따라서, 상기 제1 및 제2 커패시터 세트들에 대한 자세한 설명은 생략한다.
상기 제1 커패시터 세트는 제1 및 제2 커패시터들을 포함한다.
상기 제1 커패시터는 제1 하부 전극(12), 제1 유전막 패턴(22) 및 제1 상부 전극(32)을 갖는다. 또한, 상기 제1 커패시터는 제1 조절막 패턴(13)을 더 갖는다. 상기 제2 커패시터는 제2 하부 전극(14), 제2 유전막 패턴(24) 및 제2 상부 전극(34)을 갖는다. 또한, 상기 제2 커패시터는 제2 조절막 패턴(15)을 더 갖는다.
상기 제1 커패시터의 제1 상부 전극(32)과 상기 제2 커패시터의 제2 하부 전극(14)은 전기적으로 연결되며, 외부 전압이 인가된다. 또한, 상기 제1 커패시터의 제1 하부 전극(12)과 상기 제2 커패시터의 제2 상부 전극(34)은 전기적으로 연결되며 접지된다.
상기 제2 커패시터 세트는 제3 및 제4 커패시터들을 포함한다.
상기 제3 커패시터는 제3 하부 전극(16), 제3 유전막 패턴(26) 및 제3 상부 전극(36)을 갖는다. 또한, 상기 제3 커패시터는 제3 조절막 패턴(17)을 더 갖는다. 상기 제4 커패시터는 제4 하부 전극(18), 제4 유전막 패턴(28) 및 제4 상부 전극(38)을 갖는다. 또한, 상기 제4 커패시터는 제4 조절막 패턴(19)을 더 갖는다.
상기 제3 커패시터의 제3 상부 전극(36)과 상기 제4 커패시터의 제4 하부 전극(18)은 전기적으로 연결되며, 외부 전압이 인가된다. 또한, 상기 제3 커패시터의 제3 하부 전극(16)과 상기 제4 커패시터의 제4 상부 전극(38)은 전기적으로 연결되며 접지된다.
한편, 상기 제1 및 제2 커패시터 세트들은 병렬로 연결된다. 즉, 외부 전압이 인가되는 제1 상부 전극(32), 제2 하부 전극(14), 제3 상부 전극(36) 및 제4 하부 전극(18)은 서로 전기적으로 연결된다. 또한, 접지되는 제1 하부 전극(12), 제2 상부 전극(34), 제3 하부 전극(16) 및 제4 상부 전극(38)은 서로 전기적으로 연결된다. 이에 따라, 상기 커패시터 유닛은 상기 제1 내지 제4 커패시터들의 정전 용량의 총합과 실질적으로 동일한 정전 용량을 가질 수 있다.
전술한 바와 같이, 제1 내지 제4 조절막 패턴들(13, 15, 17,19)을 가짐에 따라 상기 커패시터 유닛은 작은 제1 계수를 가질 수 있고, 또한 상기 제1 및 제2 커패시터 세트들이 실질적으로 매우 작은 제2 계수들을 가짐에 따라 상기 커패시터 유닛은 매우 작은 제2 계수를 가질 수 있다. 결국, 상기 커패시터 유닛은 작은 VCC를 가질 수 있다.
한편, 도 2 및 도 3에서는 2개 및 4개의 커패시터들을 갖는 커패시터 유닛에 대해 설명했으나, 이에 한정되지 않고 임의의 짝수 개의 커패시터들을 갖고, 상기 커패시터들이 2개씩 짝을 이루는 커패시터 유닛이라면 본 발명의 범주에 포함될 수 있다. 즉, 일정한 정전 용량을 갖는 커패시터에서, 상기 커패시터의 면적을 2n(n은 자연수) 등분하여 상기 등분된 면적을 갖는 2n 개의 커패시터들을 전술한 방법대로 병렬로 연결하고, 상기 각 커패시터들의 하부 전극들에 조절막 패턴들을 형성하면 상기 커패시터는 작은 VCC를 가질 수 있다.
도 6a 내지 도 6i는 본 발명의 실시예들에 따른 커패시터 유닛의 형성 방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 기판(100) 상에 제1 층간 절연막(110)을 형성한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 혹은 실리콘 온 인슐레이터(Silicon-On-Insulator; SOI) 기판 등을 포함할 수 있다.
제1 층간 절연막(110)은 산화물 혹은 실리콘 산화물을 사용하여 형성할 수 있으며, 경우에 따라 생략할 수도 있다.
도 6b를 참조하면, 제1 층간 절연막(120) 상에 하부 도전막(120)을 형성한다.
하부 도전막(120)은 티타늄, 탄탈륨, 루테늄, 텅스텐, 티타늄 텅스텐, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 루테늄 질화물 혹은 텅스텐 질화물을 사용하여 형성될 수 있다. 이때, 하부 도전막(120)은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 혹은 플라즈마 증대 원자층 증착(PEALD) 공정 등을 수행하여 형성할 수 있다. 본 발명의 일 실시예에 따르면, 하부 도전막(120)은 TDMAT(tetrakis dimethyl amino titanium) 소스를 사용하는 유기 금속 화학 기상 증착(MOCVD) 공정에 의해 형성될 수 있다.
도 6c를 참조하면, 하부 도전막(120) 상에 조절막(130)을 형성한다.
조절막(130)은 티타늄 산화물, 탄탈륨 산화물, 루테늄 산화물, 텅스텐 산화물, 티타늄 텅스텐 산화물, 티타늄 산질화물, 티타늄 알루미늄 산질화물, 탄탈륨 산질화물, 루테늄 산질화물 혹은 텅스텐 산질화물을 사용하여 형성한다.
조절막(130)은 하부 도전막(120) 상면을 산화 처리하여 형성할 수 있다.
본 발명의 일 실시예에 따르면, 조절막(130)은 하부 도전막(120) 상면을 산소(O2), 오존(O3) 혹은 아산화질소(N2O) 분위기 하에서 475℃ 이하의 상온에서 5분 이내의 시간 동안 플라즈마 처리하여 형성한다.
본 발명의 다른 실시예에 따르면, 조절막(130)은 하부 도전막(120) 상면을 산소(O2), 오존(O3) 혹은 아산화질소(N2O)를 사용하여 475℃ 이하의 상온에서 5분 이내의 시간 동안 어닐링(annealing)함으로써 형성한다.
도 6d를 참조하면, 조절막(130) 상에 유전막(140) 및 상부 전극막(150)을 순차적으로 형성한다.
유전막(140)은 고 유전율을 갖는 금속 산화물 혹은 금속 산질화물 등을 사용 하여 형성할 수 있다. 예를 들어, 유전막(140)은 알루미늄 산화물, 하프늄 산화물, 하프늄 산질화물 등을 사용하여 형성할 수 있다. 본 발명의 일 실시예에 따르면, 유전막(140)은 하프늄 산화물, 하프늄 탄소 산화물 및 하프늄 산화물을 조절막(130) 상에 순차적으로 증착하여 형성할 수 있다. 본 발명의 다른 실시예에 따르면, 유전막(140)은 하프늄 산화물, 하프늄 탄소 산질화물 및 하프늄 산화물을 조절막(130) 상에 순차적으로 증착하여 형성할 수 있다. 유전막(140)은 원자층 증착 공정, 플라즈마 증대 원자층 증착 공정 혹은 화학 기상 증착 공정 등을 수행함으로써 형성할 수 있다.
상부 도전막(150)은 티타늄, 탄탈륨, 루테늄, 텅스텐, 티타늄 텅스텐, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 루테늄 질화물 혹은 텅스텐 질화물을 사용하여 형성될 수 있다. 이때, 상부 도전막(150)은 화학 기상 증착 공정, 원자층 증착 공정 혹은 플라즈마 증대 원자층 증착 공정 등을 수행하여 형성할 수 있다. 본 발명의 일 실시예에 따르면, 하부 도전막(120)은 TDMAT 소스를 사용하는 유기 금속 화학 기상 증착 공정에 의해 형성될 수 있다.
도 6e를 참조하면, 사진 식각 공정을 통해 상부 도전막(150), 유전막(140) 및 조절막(130)을 부분적으로 제거하여, 하부 도전막(120) 상에 제1 및 제2 조절막 패턴들(132, 134), 제1 및 제2 유전막 패턴들(142, 144) 및 제1 및 제2 상부 전극들(152, 154)을 형성한다.
도 6f를 참조하면, 사진 식각 공정을 통해 하부 도전막(120)을 부분적으로 제거하여, 제1 층간 절연막(110) 상에 제1 및 제2 하부 전극들(122, 124)을 형성한 다. 이에 따라, 제1 하부 전극(122), 제1 조절막 패턴(132), 제1 유전막 패턴(142) 및 제1 상부 전극(152)을 포함하는 제1 커패시터 및 제2 하부 전극(124), 제2 조절막 패턴(134), 제2 유전막 패턴(144) 및 제2 상부 전극(154)을 포함하는 제2 커패시터가 형성된다.
도 6g를 참조하면, 상기 제1 및 제2 커패시터들을 커버하면서 제1 층간 절연막(110) 상에 제2 층간 절연막(160)을 형성한다. 제2 층간 절연막(160)은 제1 하부 및 상부 전극들(122, 152)을 각각 노출시키는 제1 및 제2 개구들(162, 164)과 제2 상부 및 하부 전극들(154, 124)을 각각 노출시키는 제3 및 제4 개구들(166, 168)을 갖는다. 제2 층간 절연막(160)은 산화물 혹은 실리콘 산화물을 사용하여 형성할 수 있다.
도 6h를 참조하면, 제1 내지 제4 개구들(162, 164, 166, 168)을 각각 매립하는 제1 내지 제4 플러그들(172, 174, 176, 178)을 형성한다. 제1 내지 제4 플러그들(172, 174, 176, 178)은 금속, 도전성 금속 질화물 혹은 도핑된 폴리실리콘을 화학 기상 증착 공정, 스퍼터링 공정, 원자층 증착 공정, 전자 빔 증착 공정 혹은 펄스 레이저 증착 공정으로 증착하여 형성할 수 있다.
도 6i를 참조하면, 제1 내지 제4 플러그들(172, 174, 176, 178) 및 제2 층간 절연막(160) 상에 제1 및 제2 배선들(182, 184)을 형성한다. 제1 및 제2 배선들(182, 184)은 금속, 도전성 금속 질화물 혹은 도핑된 폴리실리콘을 화학 기상 증착 공정, 스퍼터링 공정, 원자층 증착 공정, 전자 빔 증착 공정 혹은 펄스 레이저 증착 공정으로 증착하여 형성할 수 있다.
제1 배선(182)은 각각 제2 및 제3 플러그들(174, 176)을 통해 제1 상부 전극(152) 및 제2 하부 전극(124)에 전기적으로 연결되어, 전압을 인가할 수 있다. 한편, 제2 배선(184)은 각각 제1 및 제 4 플러그들(172, 178)을 통해 제1 하부 전극(122) 및 제2 상부 전극(154)에 전기적으로 연결되며 접지된다.
전술한 공정을 수행함으로써 본 발명의 실시예들에 따른 커패시터 유닛이 완성된다.
본 발명의 실시예들에 따르면, 하부 전극 상에 조절막 패턴을 형성함으로써 VCC의 제1 계수를 감소시키고, 또한 복수 개의 커패시터들을 병렬 연결함으로써 실질적으로 동일한 용량을 가지면서도 상기 VCC의 제2 계수를 감소시킬 수 있다. 이에 따라, 전체적으로 작은 VCC를 갖는 커패시터 유닛을 형성할 수 있다. 이때, 상기 조절막 패턴은 상기 하부 전극을 산화 처리하여 용이하게 형성할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 제1 하부 전극, 제1 유전막 패턴 및 제1 상부 전극이 순차적으로 적층되고, 상기 제1 하부 전극 및 상기 제1 유전막 패턴 사이에 형성되어 외부 전압에 대한 용량 의존도를 조절하는 제1 조절막 패턴을 갖는 제1 커패시터; 및
    상기 제1 상부 전극과 전기적으로 연결된 제2 하부 전극, 제2 유전막 패턴 및 상기 제1 하부 전극과 전기적으로 연결되어 접지된 제2 상부 전극이 순차적으로 적층되고, 상기 제2 하부 전극 및 상기 제2 유전막 패턴 사이에 형성되어 외부 전압에 대한 용량 의존도를 조절하는 제2 조절막 패턴을 갖는 제2 커패시터를 포함하며,
    상기 제1 및 제2 하부 전극들은 금속 혹은 금속 질화물을 포함하고,
    상기 제1 및 제2 조절막 패턴들은 티타늄 산화물, 탄탈륨 산화물, 루테늄 산화물, 텅스텐 산화물, 티타늄 텅스텐 산화물, 티타늄 산질화물, 티타늄 알루미늄 산질화물, 탄탈륨 산질화물, 루테늄 산질화물 및 텅스텐 산질화물로 구성된 그룹에서 적어도 하나를 포함하는 것을 특징으로 하는 커패시터 유닛.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 및 제2 하부 전극들은 티타늄, 탄탈륨, 루테늄, 텅스텐, 티타늄 텅스텐, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 루테늄 질화물 및 텅스텐 질화물로 구성된 그룹에서 적어도 하나를 포함하는 것을 특징으로 하는 커패시터 유닛.
  4. 삭제
  5. 제1항에 있어서, 상기 제1 및 제2 유전막 패턴들은 하프늄 산화막, 하프늄 탄소 산화막 및 하프늄 산화막의 복합막을 포함하는 것을 특징으로 하는 커패시터 유닛.
  6. 제1항에 있어서, 상기 제1 및 제2 유전막 패턴들은 하프늄 산화막, 하프늄 탄소 산질화막 및 하프늄 산화막의 복합막을 포함하는 것을 특징으로 하는 커패시터 유닛.
  7. 제1 하부 전극, 제1 유전막 패턴 및 제1 상부 전극이 순차적으로 적층되고, 상기 제1 하부 전극 및 상기 제1 유전막 패턴 사이에 형성되어 외부 전압에 대한 용량 의존도를 조절하는 제1 조절막 패턴을 갖는 제1 커패시터; 및
    상기 제1 상부 전극과 전기적으로 연결된 제2 하부 전극, 제2 유전막 패턴 및 상기 제1 하부 전극과 전기적으로 연결되어 접지된 제2 상부 전극이 순차적으로 적층되고, 상기 제2 하부 전극 및 상기 제2 유전막 패턴 사이에 형성되어 외부 전압에 대한 용량 의존도를 조절하는 제2 조절막 패턴을 갖는 제2 커패시터를 각각 포함하는 복수 개의 커패시터 세트들을 갖고,
    상기 각 커패시터 세트들의 접지되지 않은 상기 각 제1 상부 전극들 및 상기 각 제2 하부 전극들은 서로 전기적으로 연결된 것을 특징으로 하는 커패시터 유닛.
  8. 제7항에 있어서, 상기 제1 및 제2 하부 전극들은 금속 혹은 금속 질화물을 포함하고, 상기 제1 및 제2 조절막 패턴들은 금속 산화물 혹은 금속 산질화물을 포함하는 것을 특징으로 하는 커패시터 유닛.
  9. 제8항에 있어서, 상기 제1 및 제2 하부 전극들은 티타늄, 탄탈륨, 루테늄, 텅스텐, 티타늄 텅스텐, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 루테늄 질화물 및 텅스텐 질화물로 구성된 그룹에서 적어도 하나를 포함하는 것을 특징으로 하는 커패시터 유닛.
  10. 제8항에 있어서, 상기 제1 및 제2 조절막 패턴들은 티타늄 산화물, 탄탈륨 산화물, 루테늄 산화물, 텅스텐 산화물, 티타늄 텅스텐 산화물, 티타늄 산질화물, 티타늄 알루미늄 산질화물, 탄탈륨 산질화물, 루테늄 산질화물 및 텅스텐 산질화물로 구성된 그룹에서 적어도 하나를 포함하는 것을 특징으로 하는 커패시터 유닛.
  11. 제7항에 있어서, 상기 제1 및 제2 유전막 패턴들은 하프늄 산화막, 하프늄 탄소 산화막 및 하프늄 산화막의 복합막을 포함하는 것을 특징으로 하는 커패시터 유닛.
  12. 제7항에 있어서, 상기 제1 및 제2 유전막 패턴들은 하프늄 산화막, 하프늄 탄소 산질화막 및 하프늄 산화막의 복합막을 포함하는 것을 특징으로 하는 커패시터 유닛.
  13. 기판 상에 제1 및 제2 하부 전극들을 형성하는 단계;
    상기 제1 및 제2 하부 전극들 상에 외부 전압에 대한 용량 의존도를 조절하는 제1 및 제2 조절막 패턴들을 각각 형성하는 단계;
    상기 제1 및 제2 조절막 패턴들 상에 각각 제1 및 제2 유전막 패턴들을 형성하는 단계;
    상기 제1 및 제2 유전막 패턴들 상에 각각 제1 및 제2 상부 전극들을 형성하는 단계; 및
    상기 제1 상부 전극과 상기 제2 하부 전극을 전기적으로 연결하는 제1 배선 및 상기 제1 하부 전극과 상기 제2 상부 전극을 전기적으로 연결하는 제2 배선을 형성하는 단계를 포함하는 커패시터 유닛의 형성 방법.
  14. 제13항에 있어서, 상기 제1 및 제2 조절막 패턴들을 형성하는 단계는 상기 제1 및 제2 하부 전극들을 산화 처리하는 것을 포함하는 것을 특징으로 하는 커패시터 유닛의 형성 방법.
  15. 제14항에 있어서, 상기 산화 처리는 산소(O2), 오존(O3) 혹은 아산화질소(N2O) 분위기 하에서 수행되는 플라즈마 처리를 포함하는 것을 특징으로 하는 커패시터 유닛의 형성 방법.
  16. 제15항에 있어서, 상기 플라즈마 처리는 475℃ 이하의 상온에서 5분 이내의 시간 동안 수행되는 것을 특징으로 하는 커패시터 유닛의 형성 방법.
  17. 제14항에 있어서, 상기 산화 처리는 산소(O2), 오존(O3) 혹은 아산화질소(N2O) 분위기 하에서 수행되는 어닐링(annealing)을 포함하는 것을 특징으로 하는 커패시터 유닛의 형성 방법.
  18. 제17항에 있어서, 상기 어닐링은 475℃ 이하의 상온에서 5분 이내의 시간 동안 수행되는 것을 특징으로 하는 커패시터 유닛의 형성 방법.
  19. 제13항에 있어서, 상기 유전막 패턴을 형성하는 단계는 원자층 증착(ALD) 공정, 플라즈마 증대 원자층 증착(PEALD) 공정 혹은 화학 기상 증착(CVD) 공정에 의해 수행되는 것을 특징으로 하는 커패시터 유닛의 형성 방법.
  20. 제19항에 있어서, 상기 제1 배선에는 전압이 인가되고, 상기 제2 배선은 접지되는 것을 특징으로 하는 커패시터 유닛의 형성 방법.
  21. 제1 하부 전극, 제1 유전막 패턴 및 제1 상부 전극이 순차적으로 적층되고, 상기 제1 하부 전극 및 상기 제1 유전막 패턴 사이에 형성되어 외부 전압에 대한 용량 의존도를 조절하는 제1 조절막 패턴을 갖는 제1 커패시터; 및
    상기 제1 상부 전극과 전기적으로 연결된 제2 하부 전극, 제2 유전막 패턴 및 상기 제1 하부 전극과 전기적으로 연결되어 접지된 제2 상부 전극이 순차적으로 적층되고, 상기 제2 하부 전극 및 상기 제2 유전막 패턴 사이에 형성되어 외부 전압에 대한 용량 의존도를 조절하는 제2 조절막 패턴을 갖는 제2 커패시터를 포함하며,
    상기 제1 및 제2 하부 전극들은 금속 혹은 금속 질화물을 포함하고, 상기 제1 및 제2 조절막 패턴들은 금속 산화물을 포함하는 것을 특징으로 하는 커패시터 유닛.
KR1020070040611A 2007-04-26 2007-04-26 커패시터 유닛 및 그 형성 방법 KR100852210B1 (ko)

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