KR100957881B1 - 엠아이엠 캐패시터 - Google Patents
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Abstract
본 발명은 전압 의존도가 낮은 스택 구조의 엠아이엠 캐패시터에 관한 것이다.
이를 위한 본 발명의 엠아이엠 캐패시터는, 제 1 금속 배선과 제 1 금속 배선 상의 제 1 유전체막 및 제 2 금속 배선에 의해 형성된 하부 캐패시터와, 상기 제 2 금속 배선과 제 2 금속 배선 상의 제 2 유전체막 및 제 3 금속 배선에 의해 형성된 상부 캐패시터와, 상기 제 1 유전체막 상에 형성된 제 1 금속 박막과, 상기 제 2 유전체막 상에 형성된 제 2 금속 박막과, 상기 제 1 금속 배선과 상기 제 2 금속 배선, 상기 제 2 금속 배선과 제 3 금속 배선을 전기적으로 절연하기 위한 층간 절연막과, 상기 제 1 금속 박막과 제 2 금속 배선, 상기 제 2 금속 박막과 제 3 금속 배선, 상기 제 1 금속 배선과 상기 제 3 금속 배선을 상호 연결하여 전기적 신호를 전달하기 위한 비아 플러그를 포함하며, 상기 제 1 유전체막과 제 2 유전체막이 상호 반대 부호의 2차 전압계수를 갖도록 구성된다.
엠아이엠, 캐패시터, 전압계수, 유전체막
Description
본 발명은 캐패시터에 관한 것으로서, 더욱 상세하게는 전압 의존도가 낮은 스택 구조의 엠아이엠 캐패시터에 관한 것이다.
일반적으로, 높은 정밀도를 요구하는 시모스 아이씨 로직 소자(CMOS IC logic device)에 적용되는 아날로그 캐패시터(analog capacitor)는 어드벤스드 아날로그 모스 기술(advanced analog MOS technology), 특히 A/D 컨버터(Analog/Digital converter)나 스위칭 캐패시터 필터(switching capacitor filter) 분야의 핵심요소이다.
이러한 캐패시터의 구조로는 PIP(Polysilicon-Insulator-Polysilicon), PIM(Polysilicon-Insulator-Metal), MIP(Metal-Insulator-Polysilicon) 및MIM(Metal-Insulator-Metal) 등 다양한 구조들이 이용되어 왔다.
이들 중에서, MIM 구조의 캐패시터는 직렬 저항이 낮고, 써멀 버짓(thermal budget) 및 전원전압(VCC)이 낮다는 이점 때문에, 아날로그 캐패시터의 대표적 구 조로 이용되고 있다. 이러한 MIM 캐패시터는 반도체 회사에서 RF(RadioFrequency)/MS(Mixed Signal) 소자, 디램 셀(DRAM cell) 등에서 다양하게 응용되고 있다.
일반적으로 양단 전극에 가해지는 전압에 따른 캐패시턴스의 변화는 아래 수학식 1과 같이 표현될 수 있다.
[수학식 1]
C(V)=C0(1+aV+bV2)
여기서, C0는 캐패시터 전극 양단 전압이 0V 일때의 값이고, V는 캐패시터의 두 양극 전극의 전압이고, a는 1차 전압계수, b는 2차 전압계수이다.
이러한 전압계수는 전압 변화에 따른 캐패시턴스의 변화량을 2차 함수의 계수 값으로 표현한 것으로서, 그 절대치 값이 작을수록 MIM 캐패시터의 전압 의존성 혹은 전압에 대한 선형성이 우수하다고 표현된다.
따라서, 이러한 전압계수의 절대치를 감소시키기 위한 많은 연구가 이루어지고 있으며, 그 대표적인 예가 유전체 박막 자체를 바꾸어 개선하거나, 동일한 유전체 박막에서 증착 전후의 파리미터를 변경하여 막질 성능을 개선하는 방법이 적용되고 있다.
특히, 유전체 박막 증착 전후의 플라즈마, O3, NH3 등을 이용한 표면 처리는 전압계수 값을 작은 쪽으로 개선하는 특성이 있다.
이러한 전압계수 특성 개선을 위한 특허가 국내공개특허 제2005-0118684호에 "반도체 다이 내 전압 의존도가 낮은 고밀도 합성 MIM 캐패시터"라는 제목으로 개시된 바 있다.
그런데, 이 기술은 캐패시터의 전압 계수중 1차 전압 계수 개선을 위한 것으로 2차 전압 계수 개선을 위한 방법 개발이 요구된다.
본 발명은 스택 구조의 엠아이엠 캐패시터에 있어서, 두개의 서로 반대의 부호 값을 가지며 그 절대값이 유사한 서로 다른 2개의 유전체 박막을 스택 구조로 구현하여 서로 상반되는 2차 전압계수 값을 상쇄시킴으로써, 전압의존도를 낮출 수 있는 엠아이엠 캐패시터를 제공함에 있다.
상기 과제를 해결하기 위한 본 발명의 일 양상에 따른 엠아이엠 캐패시터는, 제 1 금속 배선과 제 1 금속 배선 상의 제 1 유전체막 및 제 2 금속 배선에 의해 형성된 하부 캐패시터와, 상기 제 2 금속 배선과 제 2 금속 배선 상의 제 2 유전체막 및 제 3 금속 배선에 의해 형성된 상부 캐패시터와, 상기 제 1 유전체막 상에 형성된 제 1 금속 박막과, 상기 제 2 유전체막 상에 형성된 제 2 금속 박막과, 상기 제 1 금속 배선과 상기 제 2 금속 배선, 상기 제 2 금속 배선과 제 3 금속 배선을 전기적으로 절연하기 위한 층간 절연막과, 상기 제 1 금속 박막과 제 2 금속 배선, 상기 제 2 금속 박막과 제 3 금속 배선, 상기 제 1 금속 배선과 상기 제 3 금속 배선을 상호 연결하여 전기적 신호를 전달하기 위한 비아 플러그를 포함하며, 상기 제 1 유전체막과 제 2 유전체막이 상호 반대 부호의 2차 전압계수를 갖도록 구성된다.
상기 과제를 해결하기 위한 본 발명의 다른 양상에 따른 엠아이엠 캐패시터는, 제 1 금속 배선과 제 1 금속 배선 상의 제 1 유전체막 및 제 2 금속 배선에 의해 형성된 하부 캐패시터와, 상기 제 2 금속 배선 상의 제 3 금속 배선과 제 3 금속 배선 상의 제 2 유전체막 및 제 4 금속 배선에 의해 형성된 상부 캐패시터와, 상기 제 1 유전체막 상에 형성된 제 1 금속 박막과, 상기 제 2 유전체막 상에 형성된 제 2 금속 박막과, 상기 제 1 금속 배선과 상기 제 2 금속 배선, 상기 제 2 금속 배선과 제 3 금속 배선, 제 3 금속 배선과 제 4 금속 배선을 전기적으로 절연하기 위한 층간 절연막과, 상기 제 1 금속 박막과 제 2 금속 배선, 상기 제 2 금속 배선과 제 3 금속 배선, 상기 제 2 금속 박막과 제 4 금속 배선, 상기 제 1 금속 배선과 상기 제 4 금속 배선을 상호 연결하여 전기적 신호를 전달하기 위한 비아 플러그를 포함하며, 상기 제 1 유전체막과 제 2 유전체막이 상호 반대 부호의 2차 전압계수를 갖도록 구성된다.
본 발명의 다양한 양상에 있어서, 상기 제 1 유전체막 또는 제 2 유전체막은 실리콘 산화막을 포함하여 형성되며, 다른 하나는 실리콘 질화막, Ta2O5, HfO2, ZrO2, Al 2O3 및 TiO2로 구성된 그룹으로부터 선택된 어느 하나로 형성된다.
또한, 상기 하부 캐패시터와 상기 상부 캐패시터의 전기적 연결은 병렬로 연결된다.
또, 상기 하부 캐패시터와 상기 상부 캐패시터는 각각 동일 레이어에서 다수의 어레이 형태로 구성되고 각각 전기적으로 병렬 연결된 하부 캐패시터와 상부 캐패시터로 구성되는 단위 캐패시터의 전기적 연결이 병렬로 이루어진다.
본 발명은 반대 부호를 갖는 서로 다른 2차 전압계수를 갖는 유전체막을 각각 적용한 하부 캐패시터와 상부 캐패시터를 병렬 연결하여, 유전체막에 각각의 2차 전압계수에 의해 2차 전압계수를 상쇄시켜 낮춤으로써 전압 의존성을 향상시킬 수 있는 이점이 있다.
도 1은 본 발명의 실시예에 따른 엠아이엠 캐패시터 구조를 도시한 단면도이다.
도 1을 참조하면, 우선 절연층(10) 상에 제 1 금속 배선(12)이 형성되어 있다. 이때, 도면에는 구체적으로 도시되지 않았으나 절연층(10)의 하부에는 트랜지스터와 소자분리막과 같은 하부 구조를 갖는 기판이 구비된다.
또한, 제 1 금속 배선(12) 상에는 제 1 유전체막(14)과 제 1 금속 박막(16)이 형성되어 있다.
그리고, 제 1 금속 배선(12)과 비아 플러그(20a)를 통해 전기적으로 연결되는 제 2 금속 배선(20)이 형성되어 있으며, 제 1 금속 배선(12)과 제 2 금속 배선(22) 사이에는 비아 플러그(20a)를 제외한 영역에서 전기적으로 절연하기 위한 제 1 층간절연막(18)이 형성되어 있다.
또, 제 2 금속 배선(22) 상에는 제 2 유전체막(24)과 제 2 금속 박막(26)이 형성되어 있다.
또한, 제 2 금속 배선(22)의 상층에는 비아 플러그(30a)를 통해 제 2 금속 배선(22)과 전기적으로 연결되는 제 3 금속 배선(32)이 형성되어 있으며, 제 2 금속 배선(22)과 제 3 금속 배선(31)의 사이에는 비아 플러그(30a)를 제외한 영역에서 전기적으로 절연하기 위한 제 2 층간 절연막(28)이 형성되어 있다.
이러한 구성에 의해, 본 발명은 제 2 금속 배선(22)을 공통 전극인 상부 전극으로 하는 제 1 금속 배선(12), 제 1 유전체막(14)의 구성에 의해 하부 캐패시터(BC)와, 제 2 금속 배선(22)을 공통 전극인 하부 전극으로 하는 제 2 유전체막(24) 및 제 3 금속 배선(26)으로 이루어지는 상부 캐패시터(TC)를 갖는다.
여기서, 하부 캐패시터(BC)와 상부 캐패시터(TC)는 도 2의 회로도에서와 같이 병렬 구조를 갖는다.
즉, 하부 캐패시터(BC)와 상부 캐패시터(TC)는 제 2 금속 배선(22)을 공통전극으로 하여 전기적으로 연결되며, 하부 캐패시터(BC)의 하부 전극인 제 1 금속 배선(12)과 상부 캐패시터(TC)의 상부 전극인 제 3 금속 배선(32)이 비아 플러그(20b,30b)를 통해 직접 연결이 이루어짐에 따라, 전기적으로 병렬 연결되는 것이다.
그리고, 본 발명의 특징적인 양상에 따라 제 1 유전체막(14)과 제 2 유전체막(24)은 상호 반대 부호의 2차 전압계수를 갖도록 구성됨이 바람직하다.
또한, 제 1 유전체막(14)과 제 2 유전체막(24)은 10~10000Å 두께를 갖도록 형성된다.
또, 제 1 유전체막과 제 2 유전체막 중 어느 하나가 음의 부호를 갖는 실리 콘 산화막(SiO2)으로 형성될 수 있으며, 다른 하나는 양의 부호를 갖는 실리콘 질화막(Si3N4), Ta2O5, HfO2, ZrO2, Al 2O3 및 TiO2로 구성된 그룹으로부터 선택된 어느 하나로 형성됨이 바람직하다.
즉, 본 발명의 실시예에 따라 서로 반대 부호의 2차 전압계수를 갖는 유전체막을 각각 가지는 두 캐패시터를 병렬로 연결할 경우의 상술한 수학식 1에 의한 전압 의존성을 표현하면 다음과 같다.
[수학식 2]
Cbottom(V)=Cob(1+aV+bV2)
[수학식 3]
Ctop(V)=Cot(1+cV+dV2)
과 같으며, 이를 병렬로 연결한 겨우 최종 전압 의존성은 다음과 같이 표현된다.
[수학식 4]
Ctotal=(V)=Cbottom(V)+Ctop(V)=(Cob+Cot)(1+{(aCob+cCot)/(Cob+Cot)}V+{(bCob+dCot)/(Cob+Cot)}V2
와 같다.
상술한 수학식 4에서 oV의 전업에서 캐패시턴스를 나타내는 Cob와 Cot가 유사 하다고 가정하면(Cob=Cot), 수학식 4는 다음과 같다.
[수학식 5]
Ctotal=(V)=Cob[1+{(a+c)V+(b+d)V2}]
즉, 병렬로 연결된 하부 캐패시터(BC)와 상부 캐패시터(TC)로 구성되는 단위 캐패시터의 2차 전압 계수는 b+d로 표현된다.
따라서, b+d가 서로 반대 부호의 값을 갖는다면 병렬 구조의 단위 패캐시터의 2차 전압 계수는 작아져 전압 의존 특성이 개선될 것이다.
즉, 본 발명은 제 2 금속 배선을 공통전극으로 하부 캐패시터와 상부 캐패시터가 병렬 연결된 구조이고, 유전체막이 서로 반대 부호의 2차 전압계수를 가짐에 따라 전압 의존도가 개선되며 특히 그 합의 절대값이 작을 수록 전압에 대한 선형성(linearity)이 우수할 것으로 기대된다.
도 3은 본 발명의 다른 실시예에 따른 엠아이엠 캐패시터 구조를 도시한 단면도로, 상술한 도 1과 동일한 작용에 대해서는 간략하게 설명하도록 한다.
도 3을 참조하면, 우선 절연층(40) 상에 제 1 금속 배선(42)이 형성되어 있다.
또한, 제 1 금속 배선(42) 상에는 제 1 유전체막(44)과 제 1 금속 박막(46)이 형성되어 있다.
그리고, 제 1 금속 배선(42)과 비아 플러그(50a)를 통해 전기적으로 연결되는 제 2 금속 배선(60)이 형성되어 있으며, 제 1 금속 배선(42)과 제 2 금속 배 선(60) 사이에는 비아 플러그(50a)를 제외한 영역에서 전기적으로 절연하기 위한 제 1 층간절연막(48)이 형성되어 있다.
또, 제 2 금속 배선(50) 상에는 비아 플러그(64a)를 갖는 제 2 층간절연막(62)이 형성되어 있으며 제 2 층간 절연막(62) 상에는 비아 플러그(64a)와 연결되는 제 3 금속 배선(66)이 형성되어 있다.
제 3 금속 배선(66) 상에는 제 2 유전체막(68)과 제 2 금속 박막(70)이 형성되어 있다.
또한, 제 3 금속 배선(66)의 상층에는 비아 플러그(74a)를 통해 제 3 금속 배선(66)과 전기적으로 연결되는 제 4 금속 배선(76)이 형성되어 있으며, 제 3 금속 배선(66)과 제 4 금속 배선(76)의 사이에는 비아 플러그(74a)를 제외한 영역에서 전기적으로 절연하기 위한 제 3 층간 절연막(72)이 형성되어 있다.
이러한 구성에 의해, 본 발명은 제 1 금속 배선(42)과 제 1 유전체막(44) 및 제 2 금속 배선(60)으로 이루어지는 하부 캐패시터(BC)와, 제 3 금속 배선(66)과 제 2 유전체막(68) 및 제 4 금속 배선(70)으로 이루어지는 상부 캐패시터(TC)를 갖는다.
여기서, 하부 캐패시터(BC)의 상부 전극인 제 2 금속 배선(60)과 상부 캐패시터(TC)의 하부 전극인 제 3 금속 배선(66)이 비아 플러그(64a)를 통해 전기적으로 연결됨으로써, 하부 캐패시터(BC)와 상부 캐패시터(TC)는 전기적으로 병렬 연결된다.
즉, 하부 캐패시터(BC)와 상부 캐패시터(TC)는 제 2 금속 배선(60)을 통해 전기적으로 연결되며, 하부 캐패시터(BC)의 하부 전극인 제 1 금속 배선(42)과 상부 캐패시터(TC)의 상부 전극인 제 4 금속 배선(76)이 비아 플러그(50b,64b,74b)를 통해 직접 연결이 이루어짐에 따라, 전기적으로 병렬 연결되는 것이다.
그리고, 본 발명의 특징적인 양상에 따라 제 1 유전체막(44)과 제 2 유전체막(68)은 상호 반대 부호의 2차 전압계수를 갖도록 구성됨이 바람직하다.
또한, 제 1 유전체막(44)과 제 2 유전체막(68)은 10~10000Å 두께를 갖도록 형성된다.
또, 제 1 유전체막과 제 2 유전체막 중 어느 하나가 음의 부호를 갖는 실리콘 산화막으로 형성될 수 있으며, 다른 하나는 양의 부호를 갖는 실리콘 질화막, Ta2O5, HfO2, ZrO2, Al 2O3 및 TiO2로 구성된 그룹으로부터 선택된 어느 하나로 형성됨이 바람직하다.
이와 같이 본 발명은 서로 반대 부호의 2차 전압계수를 갖는 제 1 유전체막을 갖는 하부 캐패시터와 제 2 유전체막을 각각 가지는 상부 캐패시터를 전기적으로 병렬 연결시킴으로써, 2차 전압계수를 낮춰 전압 의존도 특성을 개선할 수 있다.
한편, 본 발명의 실시예들에서는 하부 캐패시터와 상부 캐패시터로 구성되는 단위 캐패시터를 하나의 스택 형태로 도시하였으나, 다른 변형예를 통해 각 단위 캐패시터를 다수의 어레이 형태로 구성하고, 각 어레이 형태의 단위 캐패시터의 전기적 연결을 병렬로 할 수 있다.
도 1은 본 발명의 실시예에 따른 엠아이엠 캐패시터 구조를 도시한 단면도.
도 2는 도 1의 구성을 표현한 전기 회로도.
도 3은 본 발명의 다른 실시예에 따른 엠아이엠 캐패시터 구조를 도시한 단면도.
<도면의 주요 부분에 대한 부호 설명>
10, 40 : 절연층 12, 42 : 제 1 금속 배선
14, 44 : 제 1 유전체막 16, 46 : 제 1 금속 박막
18, 48 : 제 1 층간절연막 20a,20b : 비아 플러그
22, 60 : 제 2 금속 배선 24, 68: 제 2 유전체막
26, 70 : 제 2 금속 박막 28, 62 : 제 2 층간절연막
30a,30b, 50a,50b, 64a, 64b, 74a, 74b: 비아플러그
32 : 제 3 금속 배선
66 : 제 3 금속 배선
72 : 제 3 층간 절연막
76 : 제 4 금속 배선
Claims (7)
- 제 1 금속 배선과 상기 제 1 금속 배선 상의 제 1 유전체막 및 제 2 금속 배선에 의해 형성된 하부 캐패시터;상기 제 2 금속 배선과 상기 제 1 금속 배선 상의 제 2 유전체막 및 제 3 금속 배선에 의해 형성된 상부 캐패시터;상기 제 1 유전체막 상에 형성된 제 1 금속 박막;상기 제 2 유전체막 상에 형성된 제 2 금속 박막;상기 제 1 금속 배선과 상기 제 2 금속 배선, 상기 제 2 금속 배선과 제 3 금속 배선을 전기적으로 절연하기 위한 층간 절연막;상기 제 1 금속 박막과 제 2 금속 배선, 상기 제 2 금속 박막과 제 3 금속 배선, 상기 제 1 금속 배선과 상기 제 3 금속 배선을 상호 연결하여 전기적 신호를 전달하기 위한 비아 플러그를 포함하며,상기 제 1 유전체막과 제 2 유전체막이 상호 반대 부호의 2차 전압계수를 갖도록 구성됨을 특징으로 하는 엠아이엠 캐패시터.
- 제 1 금속 배선과 상기 제 1 금속 배선상의 제 1 유전체막 및 제 2 금속 배선에 의해 형성된 하부 캐패시터;상기 제 2 금속 배선 상의 제 3 금속 배선과 제 3 금속 배선 상의 제 2 유전체막 및 제 4 금속 배선에 의해 형성된 상부 캐패시터;상기 제 1 유전체막 상에 형성된 제 1 금속 박막;상기 제 2 유전체막 상에 형성된 제 2 금속 박막;상기 제 1 금속 배선과 상기 제 2 금속 배선, 상기 제 2 금속 배선과 제 3 금속 배선, 제 3 금속 배선과 제 4 금속 배선을 전기적으로 절연하기 위한 층간 절연막;상기 제 1 금속 박막과 제 2 금속 배선, 상기 제 2 금속 배선과 제 3 금속 배선, 상기 제 2 금속 박막과 제 4 금속 배선, 상기 제 1 금속 배선과 상기 제 4 금속 배선을 상호 연결하여 전기적 신호를 전달하기 위한 비아 플러그를 포함하며,상기 제 1 유전체막과 제 2 유전체막이 상호 반대 부호의 2차 전압계수를 갖도록 구성됨을 특징으로 하는 엠아이엠 캐패시터.
- 제 1항 또는 제 2항에 있어서,상기 제 1 유전체막 또는 제 2 유전체막은 10~10000Å 두께를 갖는 것을 특징으로 하는 엠아이엠 캐패시터.
- 제 1항 또는 제 2항에 있어서,상기 제 1 유전체막과 제 2 유전체막 중 어느 하나는 실리콘 산화막을 포함하여 형성된 것을 특징으로 하는 엠아이엠 캐패시터.
- 제4항에 있어서,상기 제1 유전체막과 제 2 유전체막 중 다른 하나는 실리콘 질화막, Ta2O5, HfO2, ZrO2, Al 2O3 및 TiO2로 구성된 그룹으로부터 선택된 어느 하나로 형성된 것을 특징으로 하는 엠아이엠 캐패시터.
- 제 1항 또는 제 2항에 있어서,상기 하부 캐패시터와 상기 상부 캐패시터의 전기적 연결은 병렬로 연결되는 것을 특징으로 하는 엠아이엠 캐패시터.
- 제 6항에 있어서,상기 하부 캐패시터와 상기 상부 캐패시터는 각각 동일 레이어에서 다수의 어레이 형태로 구성되고 각각 전기적으로 병렬 연결된 하부 캐패시터와 상부 캐패시터로 구성되는 단위 캐패시터의 전기적 연결이 병렬로 연결됨을 특징으로 하는 엠아이엠 캐패시터.
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| JP2002141417A (ja) | 2000-08-31 | 2002-05-17 | Agere Systems Guardian Corp | 並列キャパシタの積層構造と製造方法 |
| JP2002299558A (ja) | 2001-03-29 | 2002-10-11 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US20050121744A1 (en) | 2003-12-04 | 2005-06-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | High density MIM capacitor structure and fabrication process |
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2007
- 2007-12-28 KR KR1020070140394A patent/KR100957881B1/ko active IP Right Grant
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