KR20050118684A - 반도체 다이 내 전압 의존도가 낮은 고밀도 합성 ｍｉｍ커패시터 - Google Patents
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Abstract
공개된 실시에에 따른, 합성 MIM 커패시터는 반도체 다이의 하부 상호연결 금속층 내에 배치된 하부 MIM 커패시터의 하부 전극을 포함한다. 합성 MIM 커패시터는 또한 하부 층간 유전체 내에 배치된 하부 MIM 커패시터의 상부 전극을 포함하며, 상기 하부 층간 유전체는 상기 하부 상호연결 금속층을 상부 상호연결 금속층으로부터 분리한다. 상부 MIM 커패시터의 하부 전극은 상부 상호연결 금속층 내에 배치된다. 상기 상부 MIM 커패시터의 상부 전극은 차례로 상기 상부 상호연결 금속층 위에 배치된 상부 층간 유전체 내에 배치된다. 상기 하부 MIM 커패시터의 상부 전극은 상부 MIM 커패시터의 하부 전극에 연결되는 반면 하부 MIM 커패시터의 하부 전극은 상부 MIM 커패시터의 상부 전극에 연결된다.
Description
본 발명은 전체적으로 반도체 제조 분야에 관한 것이다. 보다 상세하게, 본 발명은 반도체 다이의 커패시시터의 제조 분야에 관한 것이다.
고성능 혼성 신호 및 RF 회로는 고밀도 집적 커패시터를 요구한다. MIM(Metal-Insulator-Metal) 커패시터는 반도체 다이 상에서 집적 혼성 신호 및 RF 회로의 제조시 사용이 고려될 수 있다. 불리하게도, 전형적인 MIM 커패시터는 낮은 커패시턴스 밀도를 갖고 RF 및 혼성 신호 어플리케이션이 높은 커패시턴스 값을 요구하기 때문에 전형적인 MIM 커패시터에 의해 소모되는 다이 영역이 너무 커서 제조업자와 사용자에게 다이 비용을 증가시킨다.
인가된 전압에서 전형적인 MIM 커패시터의 커패시턴스 값은 다음 방정식(1)에 의해 표현될 수 있다:
(방정식 1)
여기서 C0는 커패시터 전극 양단의 전압이 0일 때 커패시터의 커패시턴스 값이고, V는 커패시터의 두개의 전극 양단 전압이고, a는 1차 전압 계수이고 b는 2차 전압 계수이다. 방정식(1)에서 보여지듯이, 인가된 전압에서 커패시턴스 값은 자체 "전압 계수", 즉, 1차 및 2차 전압 계수에 종속한다. 전압 계수가 크면 커패시턴스에서 바람직하지 않은 변화가 야기된다. 종래의 MIM 커패시터에서, 유전체 두께가 커패시턴스 밀도를 증가시키기 위해 감소하면, MIM 커패시터의 전압 계수가 바람직하지 않게 증가한다. 따라서, 유전체 두께가 감소할 때 종래 MIM 커패시터의 전압 계수의 바람직하지 않은 증가 및 MIM 커패시터 플레이트에 의한 상당한 다이 영역의 소모는 혼성 신호 및 RF 어플리케이션에서 MIM 커패시터의 사용시 큰 단점이 된다.
그러므로, MIM 커패시터의 커패시턴스 값이 커패시터 전극에 인가된 전압에 대해 의존도가 낮은 혼성 신호 및 RF 어플리케이션에서 사용되기 위한 고밀도 MIM 커패시터에 대한 필요성이 요구된다.
도 1은 본 발명의 일실시예에 따른 예시적인 합성 MIM 커패시터를 포함하는 예시적인 구조물의 단면도이다.
도 2는 본 발명의 일실시예에 따른 도 1의 예시적인 합성 MIM 커패시터의 개략도이다.
도 3은 본 발명의 일실시예를 수행하는 단계를 도시한 흐름도이다.
본 발명은 반도체 다이 내 전압 의존도가 감소된 고밀도 합성 MIM 커패시터에 관한 것이다. 본 발명은 MIM 커패시터의 커패시턴스 값이 커패시터 전극에 인가된 전압에 대해 의존도가 낮은 혼성 신호 및 RF 어플리케이션에서 사용되기 위한 고밀도 MIM 커패시터에 대한 기술 분야에서의 필요성을 제기하고 이를 해결한다.
본 발명의 일실시예에 따라, 합성 MIM 커패시터는 반도체 다이의 하부 상호연결 금속층에 배치된 하부 MIM 커패시터의 하부 전극을 포함한다. 합성 MIM 커패시터는 또한 하부 층간 유전체 내에 배치된 하부 MIM 커패시터의 상부 전극을 포함하며, 여기서 하부 층간 유전체는 하부 상호연결 금속층을 상부 상호연결 금속층으로부터 분리한다. 상부 MIM 커패시터의 하부 전극은 상부 상호연결 금속층 내에 배치된다. 상부 MIM 커패시터의 상부 전극은 차례로 상부 상호연결 금속층 위에 배치된 상부 층간 유전체 내에 배치된다.
하부 MIM 커패시터의 상부 전극은 상부 MIM 커패시터의 하부 전극에 연결되고 하부 MIM 커패시터의 하부 전극은 상부 MIM 커패시터의 상부 전극에 연결되어, 본 발명의 전압 의존도가 감소된 고밀도 합성 MIM 커패시터 실시예를 형성한다. 본 발명의 다른 특징 및 이점은 다음의 상세한 설명 및 첨부된 도면을 검토한 후 당업자에게 보다 용이하게 명백해질 것이다.
본 발명은 반도체 다이 내 전압 의존도가 감소된 고밀도 합성 MIM 커패시터에 관한 것이다. 본 발명이 특정 실시예에 관해 기술되어 있으나, 본 발명의 원리는 청구항에 의해 규정되고, 이하 기술된 본 발명의 특히 기술된 실시예를 넘어 명백히 적용될 수 있다. 또한, 본 발명의 기술에서, 특정 설명은 본 발명의 발명적 관점을 명확하게 하도록 생략되었다. 생략된 설명은 당업자의 지식 범위내이다.
본 출원서에서 도면과 상세한 설명은 단순히 본 발명의 예시적인 실시예에 관한 것이다. 간결을 위해, 본 발명의 원리를 사용하는 본 발명의 다른 실시예는 본 출원서에 구체적으로 기술되지 않았고 도면에 의해 구체적으로 도시되지 않았다.
도 1은 본 발명의 일실시예에 따라 상부 MIM 커패시터와 병렬로 접속된 하부 MIM 커패시터를 구비한 예시적인 합성 MIM 커패시터를 포함하는 반도체 다이의 일부의 단면도이다. 도 1에 도시된 바와 같이, 구조물(100)은 금속 플레이트(124), 금속 플레이트(120), 금속 플레이트(122), 금속 플레이트(130)을 포함하며, 이들은 두개의 MIM 커패시터에 대해 전극을 형성한다. 구조물(100)에서, 금속 플레이트(124)와 금속 플레이트(120)는 "하부" MIM 커패시터의 두개의 전극을 형성하고 금속 플레이트(122)와 금속 플레이트(130)는 "상부" MIM 커패시터의 두개의 전극을 형성한다. 본 발명의 목적을 위해, "하부" MIM 커패시터는 층간 유전체(108)에 보다 가까운(즉, 도시되지 않은 기판 표면에 보다 가까운) MIM 커패시터로서 정의되고 반면 "상부" MIM 커패시터는 층간 유전체(108)로부터 보다 멀리 이격된(즉, 도시되지 않은 기판 표면으로부터 보다 멀리 떨어진) MIM 커패시터로서 정의된다.
또한 도 1에서 보여지는 바와 같이, 금속 플레이트(124)는 상호연결 금속층(107) 내에 층간 유전체(108) 상에 배치되고 금속 플레이트(124)는 알루미늄, 구리, 또는 다른 적절한 금속을 포함할 수 있다. 금속 플레이트(124)는 당분야에서 공지의 방법으로 상호연결 금속의 한층을 증착하고 패턴화하여 형성될 수 있다. 일실시예에서, 금속 플레이트(124)는 예를 들어 알루미늄의 코어부 위에 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 티타늄, 및/또는 탄탈륨의 적층된 층들을 포함하는 "금속 스택"이다. 또한, 스택의 상부층은 산소, 질소, 또는 수소 화학에 좌우될 수 있다. 예로서, 금속 플레이트(124)는 약 0.3 미크론 내지 약 0.9 미크론 사이의 두께를 가질수 있다. 상기 실시예에서, 상호연결 금속층(107)은 반도체 다이에서 제2의 상호연결 금속층일 수 있다. 다른 실시예에서, 상호연결 금속층(107)은 반도체 다이에서 제1, 제3, 제4, 또는 보다 상층의 상호연결 금속층일 수 있다. 금속 플레이트(124)는 하부 MIM 커패시터의 "하부" 전극을 형성한다. 본 발명의 목적을 위해, "하부" 전극은 층간 유전체(108)에 보다 가까운(즉, 도시되지 않은 기판 표면에 보다 가까운) 전극으로서 정의된다.
또한 도 1에 도시된 바와 같이, 유전체 세그먼트(132)는 금속 플레이트(124) 상에 배치된다. MIM 커패시턴스를 증가시키기 위해, 유전체 세그먼트(132)는 실리콘 산화물, 실리콘 질화물, 탄탈륨 5산화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 지르코늄 알루미늄 실리케이트, 하프늄 실리케이트, 하프늄 알루미늄 실리케이트 또는 비교적 높은 유전 상수를 갖는 다른 유전체를 포함할 수 있다. 예로서, 유전체 세그먼트(132)는 약 200.0 Å 내지 약 600.0 Å 사이의 두께를 가질 수 있고 당분야에서 공지의 방법으로 하이-케이 유전체(high-k dielectric) 재료층을 증착하고 패턴화하여 형성될 수 있다.
또한 도 1에 도시된 바와 같이, 금속 플레이트(120)는 유전체 세그먼트(132) 위에 배치되고 예를 들어, 티타늄 질화물 또는 탄탈륨 질화물을 포함할 수 있다. 예로서, 금속 플레이트(120)는 약 1000.0 Å 내지 약 3000.0 Å 사이의 두께를 가질 수 있다. 금속 플레이트(120)는 당분야에서 공지의 방법으로 티타늄 질화물 또는 탄탈륨 질화물의 층을 증착하고 패턴화하여 형성될 수 있다. 티타늄 질화물 또는 탄탈륨 질화물의 층은 예를 들어, 물리적 증기 증착법("PVD") 또는 화학적 증기 증착법("CVD")을 사용하여 증착될 수 있다. 금속 플레이트(120)는 하부 MIM 커패시터의 "상부" 전극을 형성한다. 본 발명의 목적을 위해, 상기 "상부" 전극은 층간 유전체(108)로부터 보다 멀리 이격된(즉, 도시되지 않은 기판 표면으로부터 보다 멀리 떨어진) 전극으로서 정의된다. 또한, 금속 플레이트(124)와 달리, 금속 플레이트(120)는 상호연결 금속층 내에 형성되지 않는다. 즉, 금속 플레이트(120)는 종래에는 어떤 금속 플레이트도 존재하지 않던 층간 유전체(110) 내에 형성된다.
도 1에 도시된 바와 같이, 층간 유전체(110)는 상호연결 금속층(107) 위에 배치된다. 기생 층간 커패시턴스를 감소시키기 위해, 층간 유전체(110)는 낮은 유전 상수를 갖는 유전체, 즉, 다공성 실리카, 불소첨가 비정질 탄소, 플루로폴리머, 파릴렌, 폴리아릴렌 에테르, 실세스퀴옥산, 불소첨가 실리콘 이산화물, 또는 다이아몬드성 탄소 등의 "로-케이 유전체(low-k dielectric)"를 포함할 수 있다. 대안으로, 층간 유전체(110)는 당분야에서 공지된 바와 같이 실리콘 산화물을 포함할 수 있다. 층간 유전체(110)는 당분야에서 공지의 방법, 예를 들어 CVD 프로세스를 이용하여 형성될 수 있다. 층간 유전체(110)는 약 0.5 미크론 내지 약 2.0 미크론 사이의 두께를 가질 수 있다.
또한 도 1에 도시된 바와 같이, 비아(114 및 118)는 층간 유전체(110) 내에 배치된다. 특히, 비아(114)는 금속 플레이트(120) 위에 그리고 이와 접촉하여 배치되는 반면, 비아(118)는 금속 플레이트(124) 위에 그리고 이와 접촉하여 배치된다. 비아(114 및 118)는 표준 비아 에칭 프로세스에 의해 층간 유전체(110)를 에칭함으로써 형성될 수 있고 텅스텐 또는 구리 등의 적절한 전기적 도전성 재료에 의해 채워질 수 있다.
또한 도 1에 도시된 바와 같이, 금속 플레이트(122) 및 금속 세그먼트(128) 각각은 비아(114) 및 비아(118) 위에 상호연결 금속층(115) 내에 배치된다. 상기 실시예에서, 상호연결 금속층(115)은 반도체 다이 내 제3 상호연결 금속층일 수 있다. 다른 실시예에서, 상호연결 금속층(115)은 반도체 다이 내에서 제2, 제4, 제5 또는 보다 상층의 상호연결 금속층일 수 있다. 금속 플레이트(122) 및 금속 세그먼트(128)는 알루미늄, 구리 또는 다른 적절한 금속을 포함할 수 있다. 금속 플레이트(122) 및 금속 세그먼트(128)는 당분야에서 공지의 방법으로 상호연결 금속의 한층을 증착하고 패턴화함으로서 형성될 수 있다. 일실시예에서, 금속 플레이트(122)는 예를 들어 알루미늄의 코어부 위에 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 티타늄, 및/또는 탄탈륨의 적층된 층들을 포함하는 "금속 스택"이다. 또한, 스택의 상부층은 산소, 질소, 또는 수소 화학에 좌우될 수 있다. 금속 플레이트(122), 즉, 상부 MIM 커패시터의 하부 전극은 비아(114)에 의해 금속 플레이트(120), 즉 하부 MIM 커패시터의 상부 전극에 전기적으로 연결되고 금속 세그먼트(128)는 비아(118)에 의해 금속 플레이트(124), 즉 하부 MIM 커패시터의 하부 전극에 전기적으로 연결된다. 금속 플레이트(124)는 하부 MIM 커패시터의 하부 전극이고, 또한 이하 상술되듯이 합성 MIM 커패시터의 하나의 터미널로서 역할을 할 수 있다.
또한 도 1에 도시된 바와 같이, 유전체 세그먼트(134)는 금속 플레이트(122) 상에 배치되고 유전체 세그먼트(134)는 유전체 세그먼트(132)와 구성물, 두께 및 구성이 실질적으로 유사할 수 있다. 또한 도 1에 도시된 바와 같이, 금속 플레이트(130)는 유전체 세그먼트(134) 상에 배치되고 금속 플레이트(130)는 금속 플레이트(120)와 구성물, 두께 및 구성이 실질적으로 유사할 수 있다. 금속 플레이트(130)는 상부 MIM 커패시터의 상부 전극을 형성한다. 유리하게, 금속 플레이트(130)는 종래에는 어떤 금속층도 존재하지 않던 층간 유전체(112) 내에 형성된다.
또한 도 1에 도시된 바와 같이, 층간 유전체(112)는 상호연결 금속층(115) 위에 배치되고 층간 유전체(112)는 층간 유전체(110)와 구성물, 두께 및 구성이 실질적으로 유사하다. 또한 도 1에 도시된 바와 같이, 비아(116) 및 비아(119)는 층간 유전체(112) 내에 배치된다. 특히, 비아(116)는 금속 플레이트(130) 위에 그리고 이와 접촉하여 배치되는 반면, 비아(119)는 금속 세그먼트(128) 위에 그리고 이와 접촉하여 배치된다. 비아(116 및 119)는 비아(114 및 118)와 구성물 및 구성이 실질적으로 유사하다.
또한 도 1에 도시된 바와 같이, 금속 세그먼트(126)는 비아(116) 및 비아(119) 위에 상호연결 금속층(121) 내에 배치된다. 상기 실시예에서, 상호연결 금속층(121)은 반도체 다이에서 제4 상호연결 금속층일 수 있다. 다른 실시예에서, 상호연결 금속층(121)은 반도체 다이 내에서 제3, 제5, 제6 또는 보다 상층의 상호연결 금속층일 수 있다. 금속 세그먼트(126)는 알루미늄, 구리 또는 다른 적절한 금속일 수 있고 당분야에서 공지의 방법으로 상호연결 금속의 한층을 증착하고 패턴화함으로써 형성될 수 있다. 금속 세그먼트(126)는 비아(116)에 의해 금속 플레이트(130), 즉 상부 MIM 커패시터의 상부 전극에 전기적으로 연결되고 비아(119)에 의해 금속 세그먼트(128), 즉 합성 MIM 커패시터의 하나의 터미널에 전기적으로 연결된다. 따라서, 금속 플레이트(130), 즉 상부 MIM 커패시터의 상부 전극은 비아(116), 금속 세그먼트(126), 비아(119), 금속 세그먼트(128) 및 비아(118)를 통해, 금속 플레이트(124), 즉 하부 MIM 커패시터의 하부 전극에 전기적으로 연결된다. 다른 실시예에서, 하나 이상의 MIM 커패시터가 상호연결 금속층(121) 위에 형성될 수 있고 상호연결 금속층(121) 아래에 형성된 MIM 커패시터에 적절하게 연결될 수 있다.
전술된 바와 같이, 하부 MIM 커패시터의 하부 전극, 즉 금속 플레이트(124)는 상부 MIM 커패시터의 상부 전극, 즉 금속 플레이트(130)에 전기적으로 연결되고 하부 MIM 커패시터의 상부 전극, 즉 금속 플레이트(120)는 상부 MIM 커패시터의 하부 전극, 즉 금속 플레이트(122)에 전기적으로 연결된다. 따라서, 하부 MIM 커패시터는 상부 MIM 커패시터와 병렬로 연결되어 금속 플레이트(120)에 전기적으로 연결된 금속 플레이트(122)가 합성 MIM 커패시터의 제1 터미널로서 역할을 할 수 있는 합성 MIM 커패시터를 형성한다. 유사하게, 금속 세그먼트(128)는 금속 플레이트(124 및 130)에 전기적으로 연결되고, 합성 MIM 커패시터의 제2 터미널로서 역할을 할 수 있다. 대안으로, 금속 플레이트(124) 자체 또는 금속 플레이트(124 및 130)에 전기적으로 연결된 금속 세그먼트(126) 중의 하나가 합성 MIM 커패시터의 제2 터미널로서 역할을 할 수 있다.
따라서, 상부 및 하부 MIM 커패시터의 병렬 조합으로부터 합성 MIM 커패시터를 형성하고, 다이의 표면에 수직하게 상부 및 하부 MIM 커패시터 모두를 형성함으로써, 본 발명은 상호연결 금속층 사이의 충분히 사용가능한 공간을 이용함으로써 유리하게 증가된 커패시턴스 값을 갖는 합성 MIM 커패시터를 달성한다.
그러므로, 전술된 바와 같이, 본 발명은 다이의 측면 공간만을 사용한 MIM 커패시터와 비교하여 상당히 개선된 밀도를 갖는 합성 MIM 커패시터를 유리하게 달성한다. 본 발명은 또한 후술되는 바와 같이, 전압 의존도가 감소된 커패시턴스 값을 갖는 합성 MIM 커패시터를 유리하게 달성한다.
도 2는 도 1의 구조물(100)의 예시적인 합성 MIM 커패시터에 대응하는 개략도이다. 도 2에 도시된 바와 같이, 다이어그램(200)은 병렬로 구성된 MIM 커패시터(236) 및 MIM 커패시터(238)를 구비한다. MIM 커패시터(236)는 상부 전극(220) 및 하부 전극(224)을 구비하고, 이들은 도 1의 구조물(100)의 금속 플레이트(120) 및 금속 플레이트(124) 각각과 유사하다. MIM 커패시터(238)는 상부 전극(230) 및 하부 전극(222)을 구비하고, 이들은 도 1의 구조물(100)의 금속 플레이트(130) 및 금속 플레이트(122) 각각과 유사하다.
MIM 커패시터(236)의 상부 전극(220)은 노드(234)에서 MIM 커패시터(238)의 하부 전극(222)에 전기적으로 연결되어 합성 MIM 커패시터의 제1 터미널을 형성한다. 유사하게, MIM 커패시터(236)의 하부 전극(224)은 노드(232)에서 MIM 커패시터(238)의 상부 전극(230)에 전기적으로 연결되어 합성 MIM 커패시터의 제2 터미널을 형성한다. 예를 들어, 전압 "Va"가 MIM 커패시터(236)의 상부 전극(220)에 인가되면, 전압 "Va"는 또한 MIM 커패시터(238)의 하부 전극(222)에 인가된다. 유사하게, 전압 "Vb"가 MIM 커패시터(236)의 하부 전극(224)에 인가되면, 전압 "Vb"는 또한 MIM 커패시터(238)의 상부 전극(230)에 인가된다. 그 결과, 상기 예에서, MIM 커패시터(236) 양단 전압은 "(Va-Vb)"이고 MIM 커패시터(238) 양단 전압은 "(Vb-Va)"이다. 따라서, MIM 커패시터(236 및 238) 양단 전압은 값은 같으나 극성이 반대이다.
전술된 바와 같이, 도 2의 MIM 커패시터(236) 등의 MIM 커패시터의 커패시턴스 값은 다음의 방정식에 의해 결정될 수 있다:
방정식(1)
여기서, "C0"는 커패시터 전극 양단 전압이 0일 때 커패시터의 커패시턴스 값이고, "V"는 커패시터 전극 양단에 인가된 전압이고, "a"는 1차 계수이고, "b"는 2차 계수이고, "C(V)"는 전압 "V"가 커패시터 전극 양단에 인가될 때 커패시터의 커패시턴스 값이다.
도 2의 MIM 커패시터(236 및 238) 등과 같이 두개의 커패시터를 전술된 바와 같이 병렬로 구성하여 연결함으로써, 각 커패시터 양단 전압은 값은 같으나 극성이 반대이다. 따라서, 전압 "V"에서, MIM 커패시터(236 및 238) 등과 같은 두개의 커패시터의 전체 커패시턴스는 다음 방정식에 의해 결정될 수 있다:
방정식(2)
상기 방정식의 의미를 간략히 하기 위해, 방정식(2)는 C1 및 C2를 구하기 위해 이용된 그러한 물질들의 재료 및 두께가 C1 및 C2가 실질적으로 동일한 커패시턴스 값을 갖도록 선택된다고 가정함으로써 간략화될 수 있다. 그 경우, 방정식(2)는 간략화되어 다음 방정식을 형성한다:
방정식(3)
따라서, C1 및 C2는 실질적으로 동일한 커패시턴스 값을 갖는 C1 및 C2를 구함으로써, 방정식 (2)에서 1차 계수 항 "C1 aV - C2 aV"은 사실상 제거될 수 있다. 그 결과, 본 발명은 유리하게 전압에 대한 의존도가 상당히 감소된 전체 커패시턴스 값을 갖는 합성 MIM 커패시터, 즉 C2와 병렬로 연결된 C1이 유리하게 달성된다.
본 발명의 다른 실시예에서는, 실질적으로 동일한 커패시턴스 값을 갖는 두개 이상의 MIM 커패시터가 병렬로 연결되고, 병렬 연결된 MIM 커패시터의 전체 커패시턴스의 전압 의존도의 감소량은 병렬 연결된 MIM 커패시터의 수가 짝수인지 홀수인지 여부에 의해 결정된다. 짝수개의 병렬 연결된 MIM 커패시터를 포함하는 일실시예에서는, 짝수개의 병렬 연결된 MIM 커패시터가 형성되어 각 MIM 커패시터는 실질적으로 동일한 커패시턴스 값을 갖고, 인가된 전압 "V"에서 병렬 연결된 MIM 커패시터의 전체 커패시턴스 값은 다음 방정식에 의해 결정될 수 있다:
방정식 (4)
여기서 "n"은 병렬 연결된 MIM 커패시터의 수를 나타내는 짝수이다.
홀수개의 병렬 연결된 MIM 커패시터를 포함하는 본 발명의 일실시예에서는, 홀수개의 MIM 커패시터가 형성되어 각 MIM 커패시터가 실질적으로 동일한 커패시턴스 값을 갖고, 인가된 전압 "V"에서 병렬 연결된 MIM 커패시터의 전체 커패시턴스 값은 다음 방정식에 의해 결정될 수 있다:
방정식(5)
여기서, m은 병렬 연결된 MIM 커패시터의 수를 나타내는 홀수이다. 따라서, 방정식 (4 및 5)에 의해 보여지는 바와 같이, 본 발명은 병렬로 짝수개의 MIM 커패시터 또는 병렬로 홀수개의 MIM 커패시터를 연결함으로써 커패시턴스의 전압 의존도가 상당히 감소된 합성 MIM 커패시터를 달성한다. 그러나, 전압 의존도의 감소는 짝수개로 병렬 연결된 MIM 커패시터를 이용하는 실시예에서 더 크다.
도 3은 본 발명의 일실시예에 따른, 도 1의 구조물(100)의 합성 MIM 커패시터를 제조하는 프로세스의 단계를 설명하는 흐름도(300)이다. 당업자에게 명백한 일부 상세한 설명 및 특징들은 흐름도(300)에서 생략되었다. 예를 들어, 한 단계는 당분야에서 공지된, 하나 이상의 하부단계로 구성될 수 있거나 전문 장비 또는 도구를 포함할 수 있다. 흐름도(300)에 표시된 단계(302) 내지 단계(318)는 본 발명의 일실시예를 설명하기 충분하고, 본 발명의 다른 실시예들은 흐름도(300)에 도시된 단계와 다른 단계를 이용할 수 있다. 흐름도(300)에 도시된 처리 단계는 단계(302)에 앞서, 제1 층간 유전체층, 예를 들어 도 1의 층간 유전체(108)를 포함하는 웨이퍼 상에서 수행된다.
흐름도(300)의 단계(302)에서, 제1 상호연결 금속층은 제1 층간 유전체층, 즉 층간 유전체(108) 위에 증착된다. 제1 상호연결 금속층, 즉 상호연결 금속층(107)은 예를 들어, 반도체 다이의 두번째 상호연결 금속층일 수 있다. 하부 MIM 커패시터 유전체층은 실리콘 산화물, 실리콘 질화물, 탄탈륨 5산화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 지르코늄 알루미늄 실리케이트, 하프늄 실리케이트, 하프늄 알루미늄 실리케이트 등 비교적 하이-케이 유전체 재료를 포함하고 제1 상호연결 금속층 위에 증착된다. 단계(304)에서, 예를 들어 티타늄 질화물 또는 탄탈륨 질화물을 포함하는 하부 MIM 커패시터 금속은 하부 MIM 커패시터 유전체층 위에 증착되고 패턴화되어 하부 MIM 커패시터의 상부 전극, 즉 금속 플레이트(120)를 형성한다. 하부 MIM 커패시터 유전체층은 또한 패턴화되어 유전체 세그먼트(132)를 형성한다.
단계(306)에서, 제1 상호연결 금속층은 패턴화되어 하부 MIM 커패시터의 하부 전극, 즉 금속 플레이트(124)를 형성한다. 단계(308)에서, 제2 층간 유전체층, 즉 층간 유전체(110)는 하부 MIM 커패시터의 상부 및 하부 전극, 즉 금속 플레이트(120 및 124) 각각 위에 증착된다. 제2 층간 유전체층은 다공성 실리카, 불소첨가 비정질 탄소, 플루로폴리머, 파릴렌, 폴리아릴렌 에테르, 실세스퀴옥산, 불소첨가 실리콘 이산화물, 다이아몬드성 탄소 또는 다른 적절한 로-케이 유전체 재료를 포함할 수 있다. 대안으로, 층간 유전체(110)는 당분야에서 공지된 실리콘 산화물을 포함할 수 있다. 비아(114)는 하부 MIM 커패시터의 상부 전극, 즉 금속 플레이트(120) 위에 그리고 이와 접촉하여 제2 층간 유전체층, 즉 층간 유전체(110) 내에 형성된다. 비아(118)는 MIM 하부 커패시터의 하부 전극, 즉 금속 플레이트(124) 위에 그리고 이와 접촉하여 제2 층간 유전체층, 즉 층간 유전체(110) 내에 형성된다. 비아(114) 및 비아(118)는 표준 비아 에칭 프로세스에 의해 제2 층간 유전체층을 에칭함으로써 형성될 수 있고 예를 들어, 텅스텐 또는 구리 등의 전기적 도전성 재료로 채워질 수 있다.
단계(310)에서, 제2 상호연결 금속층, 즉 상호연결 금속층(115)은 제2 층간 유전체층 위에 증착되고 상부 MIM 커패시터 유전체층은 제2 상호연결 금속층 위에 증착된다. 상기 제2 상호연결 금속층은 예를 들어 알루미늄을 포함할 수 있고, 상부 MIM 커패시터 유전체층은 실리콘 산화물, 실리콘 질화물, 탄탈륨 5산화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 지르코늄 알루미늄 실리케이트, 하프늄 실리케이트, 하프늄 알루미늄 실리케이트 또는 다른 비교적 하이-케이 유전체 재료를 포함할 수 있다. 제2 상호연결 금속층은 예를 들어 반도체 다이의 세번째 상호연결 금속층일 수 있다. 단계(312)에서, 예를 들어 티타늄 질화물 또는 탄탈륨 질화물을 포함하는 상부 MIM 커패시터 금속층은 상부 MIM 커패시터 유전체층 위에 증착되고 패턴화되어 상부 MIM 커패시터의 상부 전극, 즉 금속 플레이트(130)를 형성한다. 상부 MIM 커패시터 유전체층은 또한 패턴화되어 유전체 세그먼트(134)를 형성한다.
단계(314)에서, 제2 상호연결 금속층은 패턴화되어 금속 세그먼트(128) 및 상부 MIM 커패시터의 하부 전극, 즉 금속 플레이트(122)를 형성한다. 상부 MIM 커패시터의 하부 전극, 즉 금속 플레이트(122)는 비아(114)에 의해 하부 MIM 커패시터의 상부 전극, 즉 금속 플레이트(120)에 전기적으로 연결된다. 금속 세그먼트(128)는 비아(118)에 의해 하부 MIM 커패시터의 하부 전극, 즉 금속 플레이트(124)에 전기적으로 연결된다.
단계(316)에서, 제3 층간 유전체층, 즉 층간 유전체(112)는 금속 플레이트(130), 금속 플레이트(122) 및 금속 세그먼트(128) 위에 증착된다. 제3 층간 유전체층은 다공성 실리카, 불소첨가 비정질 탄소, 플루로폴리머, 파릴렌, 폴리아릴렌 에테르, 실세스퀴옥산, 불소첨가 실리콘 이산화물, 다이아몬드성 탄소 또는 다른 적절한 로-케이 유전체 재료를 포함할 수 있다. 비아(116)는 다음으로 상부 MIM 커패시터의 상부 전극, 즉 금속 플레이트(130) 위에 그리고 이와 접촉하여 제3 층간 유전체층 내에 형성되고, 비아(119)는 금속 세그먼트(128) 위에 그리고 이와 접촉하여 제3 층간 유전체층 내에 형성된다. 비아(116) 및 비아(119)는 표준 비아 에칭 프로세스에 의해 제3 층간 유전체층을 에칭함으로써 형성될 수 있고 예를 들어, 텅스텐 또는 구리 등의 전기적 도전성 재료로 채워질 수 있다.
단계(318)에서, 제3 상호연결 금속층, 즉 상호연결 금속층(121)은 제3 층간 유전체층, 즉 층간 유전체(112) 위에 증착되고 패턴화되어 금속 세그먼트(126)를 형성한다. 상기 제3 상호연결 금속층은 예를 들어 반도체 다이의 네번째 상호연결 금속층일 수 있다. 금속 세그먼트(126)는 비아(116) 및 비아(119) 위에 그리고 이와 접촉하여 형성된다. 따라서, 금속 세그먼트(126)는 상부 MIM 커패시터의 상부 전극, 즉 금속 플레이트(130)를 하부 MIM 커패시터의 하부 전극, 즉 금속 플레이트(124)에 비아(116), 비아(119), 금속 세그먼트(128) 및 비아(118)를 통해 전기적으로 연결한다. 흐름도(300)에 기술된 예시적인 프로세스의 결과, 합성 MIM 커패시터는 하부 MIM 커패시터가 상부 MIM 커패시터와 병렬로 연결되어 형성되고 다이의 표면에 수직으로 배치된다.
따라서, 전술된 바와 같이, 본 발명은 다이의 측면 공간만을 사용하는 MIM 커패시터와 비교할 때 상당히 개선된 밀도를 갖는 합성 MIM 커패시터를 유리하게 달성한다. 또한 본 발명은 전술된 바와 같이 전압 의존도가 감소된 커패시턴스 값을 갖는 합성 MIM 커패시터를 유리하게 달성한다. 본 발명의 예시적인 실시예의 전술된 설명으로부터 본 발명의 범위를 벗어나지 않고 본 발명의 개념을 수행하는데 다양한 기법이 사용될 수 있음은 명백하다. 예를 들어, 금속 플레이트(120) 및 금속 플레이트(130)는 동일한 "풋프린트" 또는 치수를 가질 수 있고, 이는 마스크 제조 비용을 감소시키기 위해 금속 플레이트(120) 및 금속 플레이트(130) 모두를 제조하는데 일반적인 마스크가 사용될 수 있게 한다. 또한, 본 발명이 특정 실시예를 특히 참고하여 기술되었으나, 당업자는 본 발명의 범위 및 정신을 벗어나지 않고 형태 및 상세에서 변경이 있을 수 있음을 인지할 것이다. 이로써, 기술된 실시예는 기술된 바와 같이 모든 점에서 고려되고 제한되지 않는다. 본 발명은 여기서 기술된 특정 실시예에 제한되지 않고 본 발명의 범위를 벗어나지 않고 많은 재구성, 수정, 및 대체가 가능함도 또한 이해해야 한다.
따라서, 반도체 다이 내 감소된 전압 의존도를 갖는 고밀도 합성 MIM 커패시터가 설명되었다.
Claims (22)
- 반도체 다이 내 합성 커패시터에 있어서,상기 반도체 다이 내 하부 상호연결 금속층에 배치된 하부 커패시터의 하부 전극;상기 하부 상호연결 금속층을 상부 상호연결 금속층과 분리하는 하부 층간 유전체층 내에 배치된 상기 하부 커패시터의 상부 전극;상기 반도체 다이 내 상기 상부 상호연결 금속층에 배치된 상부 커패시터의 하부 전극;상기 상부 상호연결 금속층 위에 배치된 상부 층간 유전체층 내에 배치된 상기 상부 커패시터의 상부 전극;을 포함하며,상기 하부 커패시터의 상기 상부 전극은 상기 상부 커패시터의 상기 하부 전극에 연결되고,상기 하부 커패시터의 상기 하부 전극이 상기 상부 커패시터의 상기 상부 전극에 연결되어, 상기 합성 커패시터는 상기 하부 커패시터 및 상기 상부 커패시터의 병렬 조합인 것을 특징으로 하는 합성 커패시터.
- 제1항에 있어서, 상기 하부 커패시터의 상기 상부 전극은 적어도 하나의 비아에 의해 상기 상부 커패시터의 상기 하부 전극에 연결된 것을 특징으로 하는 합성 커패시터.
- 제1항에 있어서, 상기 하부 커패시터의 상기 하부 전극은 적어도 하나의 비아에 의해 상기 상부 커패시터의 상기 상부 전극에 연결된 것을 특징으로 하는 합성 커패시터.
- 제1항에 있어서, 상기 하부 커패시터의 상기 하부 및 상부 전극 사이에 배치된 하이-케이 유전체를 더 포함하는 것을 특징으로 하는 합성 커패시터.
- 제4항에 있어서, 상기 하이-케이 유전체는 실리콘 산화물, 실리콘 질화물, 탄탈륨 5산화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 지르코늄 알루미늄 실리케이트, 하프늄 실리케이트, 및 하프늄 알루미늄 실리케이트로 구성된 그룹으로부터 선택된 것을 특징으로 하는 합성 커패시터.
- 제1항에 있어서, 상기 상부 커패시터의 상기 하부 및 상부 전극 사이에 배치된 하이-케이 유전체를 더 포함하는 것을 특징으로 하는 합성 커패시터.
- 제6항에 있어서, 상기 하이-케이 유전체는 실리콘 산화물, 실리콘 질화물, 탄탈륨 5산화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 지르코늄 알루미늄 실리케이트, 하프늄 실리케이트, 및 하프늄 알루미늄 실리케이트로 구성된 그룹으로부터 선택된 것을 특징으로 하는 합성 커패시터.
- 제1항에 있어서, 상기 하부 및 상부 층간 유전체층은 로-케이 유전체를 포함하는 것을 특징으로 하는 합성 커패시터.
- 제8항에 있어서, 상기 로-케이 유전체는 다공성 실리카, 불소첨가 비정질 탄소, 플루로폴리머, 파릴렌, 폴리아릴렌 에테르, 실세스퀴옥산, 불소첨가 실리콘 이산화물, 및 다이아몬드성 탄소로부터 선택된 것을 특징으로 하는 합성 커패시터.
- 제1항에 있어서, 상기 상부 상호연결 금속층 내에 배치되고, 상기 하부 커패티서의 상기 하부 전극 및 상기 상부 커패시터의 상기 상부 전극에 연결된 제1 금속 세그먼트를 더 포함하는 것을 특징으로 하는 합성 커패시터.
- 제10항에 있어서, 상기 제1 금속 세그먼트는 적어도 하나의 비아에 의해 상기 하부 커패시터의 상기 하부 전극에 연결된 것을 특징으로 하는 합성 커패시터.
- 제10항에 있어서, 상기 제1 금속 세그먼트는 복수의 비아 및 제2 금속 세그먼트에 의해 상기 상부 커패시터의 상기 상부 전극에 연결되고, 상기 제2 금속 세그먼트가 상기 상부 층간 유전체층 위에 배치된 것을 특징으로 하는 합성 커패시터.
- 제1항에 있어서, 상기 하부 커패시터의 상기 상부 전극 및 상기 상부 커패시터의 상기 상부 전극은 티타늄 질화물 및 탄탈륨 질화물로 구성된 그룹으로부터 선택된 것을 특징으로 하는 합성 커패시터.
- 반도체 다이 내 합성 커패시터를 제조하는 방법에 있어서,하부 상호연결 금속층을 증착하는 단계;상기 하부 상호연결 금속층 위에 하부 커패시터의 상부 전극을 형성하는 단계;상기 하부 상호연결 금속층을 패턴화하여 상기 하부 커패시터의 하부 전극을 형성하는 단계;상부 상호연결 금속층을 증착하는 단계;상기 상부 상호연결 금속층 위에 상부 커패시터의 상부 전극을 형성하는 단계;상기 상부 상호연결 금속층을 패턴화하여 상기 상부 커패시터의 하부 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 합성 커패시터 제조 방법.
- 제14항에 있어서, 상기 하부 커패시터의 상기 상부 전극을 적어도 하나의 비아에 의해 상기 상부 커패시터의 상기 하부 전극에 연결하는 단계를 더 포함하는 것을 특징으로 하는 합성 커패시터 제조 방법.
- 제14항에 있어서, 상기 하부 커패시터의 상기 하부 전극을 적어도 하나의 비아에 의해 상기 상부 커패시터의 상기 상부 전극에 연결하는 단계를 더 포함하는 것을 특징으로 하는 합성 커패시터 제조 방법.
- 제14항에 있어서, 상기 하부 커패시터의 상기 하부 및 상부 전극 사이에 하이-케이 유전체를 형성하는 단계를 더 포함하는 것을 특징으로 하는 합성 커패시터 제조 방법.
- 제17항에 있어서, 상기 하이-케이 유전체는 실리콘 산화물, 실리콘 질화물, 탄탈륨 5산화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 지르코늄 알루미늄 실리케이트, 하프늄 실리케이트, 및 하프늄 알루미늄 실리케이트로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 합성 커패시터 제조 방법.
- 제14항에 있어서, 상기 상부 커패시터의 상기 하부 및 상부 전극 사이에 하이-케이 유전체를 형성하는 단계를 더 포함하는 것을 특징으로 하는 합성 커패시터 제조 방법.
- 제19항에 있어서, 상기 하이-케이 유전체는 실리콘 산화물, 실리콘 질화물, 탄탈륨 5산화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 지르코늄 알루미늄 실리케이트, 하프늄 실리케이트, 및 하프늄 알루미늄 실리케이트로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 합성 커패시터 제조 방법.
- 제14항에 있어서, 상기 하부 커패시터의 상기 상부 전극 및 상기 상부 커패시터의 상기 상부 전극은 티타늄 질화물 및 탄탈륨 질화물로 구성된 그룹으로부터 선택된 금속을 포함하는 것을 특징으로 하는 합성 커패시터 제조 방법.
- 제14항에 있어서, 상기 하부 커패시터의 상기 상부 전극 및 상기 상부 커패시터의 상기 상부 전극은 일반적인 마스크를 이용하여 제조되는 것을 특징으로 하는 합성 커패시터 제조 방법.
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