KR20170122346A - 커패시터를 포함하는 반도체 소자 - Google Patents

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Abstract

반도체 소자가 제공된다. 반도체 소자는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 유전막을 포함하는 커패시터를 포함한다. 상기 유전막은 상기 제1 전극과 상기 제2 전극 사이의 제1 실리콘 산화막, 상기 제1 전극과 상기 제1 실리콘 산화막 사이의 제1 고유전막, 및 상기 제1 고유전막과 상기 제2 전극 사이의 제1 알루미늄 산화막을 포함한다.

Description

커패시터를 포함하는 반도체 소자{Semiconductor element including capacitor}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 커패시터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 제한된 면적 내에서 충분한 정전 용량(capacitance)을 갖는 커패시터가 요구된다. 커패시터의 정전 용량은 전극의 표면적 및 유전막의 유전 상수에 비례하며, 유전막의 등가 산화막 두께와 반비례한다. 이에 따라, 제한된 면적 내에서 커패시터의 정전용량을 증가시키는 방법으로는, 3차원 구조의 커패시터를 형성하여 전극의 표면 면적을 증가시키거나, 유전막의 등가 산화막 두께(Equivalent Oxide Thickness; EOT)를 감소시키거나, 유전 상수(dielectric constant)가 높은 물질을 이용하는 방법이 있다.
전극의 표면 면적을 증가시키는 방법으로는, 하부(또는 스토리지(storage)) 전극의 높이를 증가시키거나, HSG(Hemi-Spherical Grain)를 이용하여 하부 전극의 유효 표면적을 넓히거나, 하나의 실린더 형태의 스토리지(One Cylinder Storage; OCS) 전극을 사용하여 실린더 안, 밖의 면적을 사용하는 방법 등이 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 몇몇 실시예들에 따른 반도체 소자는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 유전막을 포함하는 커패시터를 포함할 수 있다. 상기 유전막은: 상기 제1 전극과 상기 제2 전극 사이의 제1 실리콘 산화막; 상기 제1 전극과 상기 제1 실리콘 산화막 사이의 제1 고유전막; 및 상기 제1 고유전막과 상기 제2 전극 사이의 제1 알루미늄 산화막을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 고유전막의 두께는 상기 제1 실리콘 산화막의 두께 및 상기 제2 실리콘 산화막의 두께보다 클 수 있다.
일 실시예에 따르면, 상기 제1 실리콘 산화막의 두께는 상기 제1 알루미늄 산화막의 두께보다 작을 수 있다.
일 실시예에 따르면, 상기 제1 고유전막은 결정질일 수 있다. 상기 제1 실리콘 산화막 및 상기 제1 알루미늄 산화막은 비정질일 수 있다.
일 실시예에 따르면, 상기 제1 고유전막은 상기 제1 전극 바로 위에 배치될 수 있다.
일 실시예에 따르면, 상기 제1 실리콘 산화막은 상기 제1 고유전막과 상기 제1 알루미늄 산화막 사이에 개재될 수 있다. 상기 유전막은: 상기 제1 실리콘 산화막과 상기 제1 알루미늄 산화막 사이의 제2 고유전막; 및 상기 제2 고유전막과 상기 제2 전극 사이의 제2 실리콘 산화막을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제2 고유전막의 두께는 상기 제1 실리콘 산화막의 두께, 상기 제2 실리콘 산화막의 두께, 및 상기 제1 알루미늄 산화막의 두께보다 클 수 있다.
일 실시예에 따르면, 상기 제2 고유전막의 두께는 상기 제1 고유전막의 두께보다 작을 수 있다.
일 실시예에 따르면, 상기 제1 알루미늄 산화막은 상기 제1 고유전막과 상기 제1 실리콘 산화막 사이에 개재될 수 있다. 상기 유전막은: 상기 제1 알루미늄 산화막과 상기 제1 실리콘 산화막 사이의 제2 고유전막; 및 상기 제2 고유전막과 상기 제2 전극 사이의 제2 알루미늄 산화막을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제2 고유전막의 두께는 상기 제1 실리콘 산화막의 두께, 상기 제1 알루미늄 산화막의 두께, 및 상기 제2 알루미늄 산화막의 두께보다 클 수 있다.
일 실시예에 따르면, 상기 제2 고유전막의 두께는 상기 제1 고유전막의 두께보다 작을 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 몇몇 실시예에 따른 반도체 소자는 기판 상에 차례로 적층된 제1 전극, 유전막, 및 제2 전극을 포함하는 커패시터를 포함할 수 있다. 상기 유전막은: 상기 제1 전극 상의 제1 고유전막; 상기 제1 고유전막 상의 제2 고유전막; 상기 제1 고유전막과 상기 제2 고유전막 사이의 제1 누설 방지 산화막; 및 상기 제2 고유전막 상에 차례로 적층된 제2 누설 방지 산화막 및 제3 누설 방지 산화막을 포함하고, 상기 제1 누설 방지 산화막은 실리콘 산화막 또는 알루미늄 산화막이고, 상기 제2 및 제3 누설 방지 산화막들 중에서 어느 하나는 실리콘 산화막이고, 나머지 하나는 알루미늄 산화막일 수 있다.
일 실시예에 따르면, 상기 제1 고유전막의 두께는 상기 제2 고유전막의 두께보다 클 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 고유전막은 지르코늄 산화막이되, 상기 제1 고유전막의 유전율은 상기 제2 고유전막의 유전율보다 클 수 있다.
일 실시예에 따르면, 상기 제1 고유전막은 상기 제1, 제2, 및 제3 누설 방지 산화막들보다 두꺼울 수 있다. 상기 제2 고유전막은 상기 제1, 제2, 및 제3 누설 방지 산화막들보다 두꺼울 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 고유전막과 알루미늄 산화막을 포함하는 유전막 내에 실리콘 산화막을 도입함으로써 커패시터의 누설 전류는 감소시키되, 등가 산화막 두께의 증가는 작게 할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 4a는 본 발명의 실시예들에 따른 커패시터의 누설 전류 특성을 나타내는 그래프이다.
도 4b는 본 발명의 실시예들에 따른 커패시터의 등가 산화막 두께(EOT)를 나타내는 그래프이다.
도 5 및 도 6은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 7 및 도 8은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 9a 내지 도 9c는 본 발명의 실시예들에 따른 반도체 소자의 커패시터를 구성하는 하부 전극의 형태를 나타내는 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정의 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 1을 참조하면, 메모리 셀(MC)은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에서 이들을 전기적으로 연결할 수 있다. 상기 메모리 셀(MC)은 상기 워드 라인(WL)에 연결되는 트랜지스터(TR), 및 상기 트랜지스터(TR)에 연결되는 커패시터(CA)를 포함할 수 있다. 상기 트랜지스터(TR)의 제1 불순물 영역은 상기 비트 라인(BL)에 연결될 수 있고, 상기 트랜지스터(TR)의 제2 불순물 영역은 상기 커패시터(CA)에 연결될 수 있다. 상기 트랜지스터(TR)는 상기 커패시터(CA)로 흐르는 전하의 흐름을 제어하도록 구성될 수 있다. 상기 메모리 셀(MC)은 상기 커패시터(CA)에 저장된 전하의 유무에 따라 0 또는 1의 데이터를 저장할 수 있다.
이하에서는, 본 발명의 실시예들에 따른 상기 반도체 소자에 포함된 상기 커패시터(CA)에 대하여 설명한다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 2 및 도 3을 참조하면, 기판(100) 상에 층간 절연막(110)이 제공될 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 몇몇 실시예들에 따르면, 상기 기판(100)은 트랜지스터(미도시)의 일부 구성(예를 들어, 제1 및 제2 불순물 영역들)을 포함할 수 있고, 상기 층간 절연막(110)은 상기 트랜지스터를 덮을 수 있다. 상기 층간 절연막(110)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
상기 층간 절연막(110) 내에, 상기 층간 절연막(110)을 관통하여 상기 기판(100)에 전기적으로 연결되는 콘택 플러그(112)가 제공될 수 있다. 상기 콘택 플러그(112)는 상기 트랜지스터의 일 단자(예를 들어, 제2 불순물 영역)에 전기적으로 접속될 수 있다. 상기 콘택 플러그(112)는 도전 물질을 포함할 수 있다. 일 예로, 상기 콘택 플러그(112)는 불순물로 도핑된 반도체(예를 들어, 도프트 실리콘, 도프트 게르마늄, 도프트 실리콘-게르마늄 등), 금속(예를 들어, 티타늄, 탄탈늄, 텅스텐 등), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 등), 및/또는 금속-반도체 화합물(예를 들어, 금속 실리사이드)을 포함할 수 있다.
상기 층간 절연막(110) 상에 하부 전극(BE)이 제공될 수 있다. 상기 하부 전극(BE)은 상기 콘택 플러그(112)를 통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 하부 전극(BE)의 형태에 대하여는 도 9a 내지 9c를 참조하여 후술한다. 상기 하부 전극(BE)은 불순물로 도핑된 실리콘, 금속, 도전성 금속 질화물, 및/또는 금속-반도체 화합물을 포함할 수 있다.
상기 하부 전극(BE) 상에 유전막(DL)이 제공될 수 있다. 상기 유전막(DL)은 적어도 하나의 고유전막, 적어도 하나의 실리콘 산화막, 및 적어도 하나의 알루미늄 산화막을 포함할 수 있다.
몇몇 실시예들에 따르면, 도 2 또는 도 3에 도시된 바와 같이, 상기 유전막(DL)은 고유전막(HDL), 실리콘 산화막(SOL), 및 알루미늄 산화막(AOL)을 포함할 수 있다.
상기 고유전막(HDL)은 상기 하부 전극(BE) 상에 제공될 수 있다. 몇몇 실시예들에 따르면, 상기 고유전막(HDL)은 상기 하부 전극(BE) 바로 위에(directly on) 제공될 수 있다. 다시 말해, 몇몇 실시예들에 따르면, 상기 고유전막(HDL)은 상기 하부 전극(BE)과 접할 수 있다. 상기 고유전막(HDL)은 상기 실리콘 산화막(SOL) 및 상기 알루미늄 산화막(AOL)보다 큰 유전율을 가질 수 있다. 예를 들어, 상기 고유전막(HDL)은 ZrO2 막, TiO2 막, HfO2 막, Ta2O5 막, Nb2O5 막, SrTiO3 막, BaTiO3 막, 및 BaxSr1 - xTiO3(0<x<1) 막 중에서 적어도 하나를 포함할 수 있다. 상기 고유전막(HDL)의 두께(HDL_TH)는 상기 실리콘 산화막(SOL)의 두께(SOL_TH) 및 상기 알루미늄 산화막(AOL)의 두께(AOL_TH)보다 클 수 있다. 예를 들어, 상기 고유전막(HDL)의 두께(HDL_TH)는 약 20Å 내지 약 70Å일 수 있다. 상기 고유전막(HDL)은, 예를 들어, 원자 층 증착(Atomic Layer Deposition; ALD)을 이용하여 형성될 수 있으며, 결정질(crystalline)일 수 있다.
상기 고유전막(HDL) 상에, 상기 실리콘 산화막(SOL) 및 상기 알루미늄 산화막(AOL)이 제공될 수 있다. 몇몇 실시예들에 따르면, 도 2에 도시된 바와 같이, 상기 실리콘 산화막(SOL)이 상기 고유전막(HDL)과 상기 알루미늄 산화막(AOL) 사이에 개재될 수 있다. 다른 실시예들에 따르면, 도 3에 도시된 바와 같이, 상기 알루미늄 산화막(AOL)이 상기 고유전막(HDL)과 상기 실리콘 산화막(SOL) 사이에 개재될 수 있다.
상기 실리콘 산화막(SOL)은 SiO2를 포함할 수 있고, 상기 알루미늄 산화막(AOL)은 Al2O3를 포함할 수 있다. 상기 실리콘 산화막(SOL) 및 상기 알루미늄 산화막(AOL)은 상기 고유전막(HDL)보다 큰 밴드 갭(band gap)을 가질 수 있고, 이에 따라 상기 유전막(DL)에서 누설 전류가 발생하는 것을 억제할 수 있다. 몇몇 실시예들에서, 상기 실리콘 산화막(SOL)의 두께(SOL_TH)는 상기 고유전막(HDL)의 두께(HDL_TH)의 약 0.003배 내지 약 0.5배일 수 있다. 예를 들어, 상기 실리콘 산화막(SOL)의 두께(SOL_TH)는 약 0.2Å 내지 약 10Å일 수 있다. 몇몇 실시예들에서, 상기 알루미늄 산화막(AOL)의 두께(AOL_TH)는 상기 고유전막(HDL)의 두께(HDL_TH)의 약 0.005배 내지 약 0.5배일 수 있다. 예를 들어, 상기 알루미늄 산화막(AOL)의 두께(AOL_TH)는 약 0.3Å 내지 약 10Å일 수 있다. 몇몇 실시예들에 따르면, 상기 실리콘 산화막(SOL)의 두께(SOL_TH)는 상기 알루미늄 산화막(AOL)의 두께(AOL_TH)보다 작을 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 상기 실리콘 산화막(SOL) 및 상기 알루미늄 산화막(AOL)은, 예를 들어, 원자 층 증착(ALD)을 이용하여 형성될 수 있으며, 비정질(amorphous)일 수 있다. 몇몇 실시예들에 따르면, 도 2 및 도 3에 도시된 바와 달리, 상기 실리콘 산화막(SOL) 및/또는 상기 알루미늄 산화막(AOL)은 그 아래의 막을 부분적으로 덮도록(to partially cover) 형성될 수 있다.
상기 유전막(DL) 상에, 상부 전극(TE)이 제공될 수 있다. 상기 상부 전극(TE)은 불순물로 도핑된 실리콘, 금속, 도전성 금속 질화물, 및/또는 금속-반도체 화합물을 포함할 수 있다. 상기 하부 전극(BE), 상기 유전막(DL), 및 상기 상부 전극(TE)은 도 1을 참조하여 설명한 상기 커패시터(CA)를 구성할 수 있다. 상기 커패시터(CA)는 상기 콘택 플러그(112)을 통해 상기 기판(100)에 형성된 상기 트랜지스터(미도시)의 일 단자(예를 들어, 제2 불순물 영역)에 전기적으로 연결될 수 있다.
도 4a는 본 발명의 실시예들에 따른 커패시터의 누설 전류 특성을 나타내는 그래프이다.
구체적으로, 도 4a는 차례로 적층된 하부 전극, 고유전막, 실리콘 산화막, 알루미늄 산화막, 및 상부 전극으로 이루어진 커패시터의 상기 실리콘 산화막의 두께에 따른 전압(가로 축)-누설 전류 밀도(세로 축) 커브를 나타낸다. 상기 하부 전극 및 상부 전극은 TiN으로 형성하였다. 상기 고유전막은 약 40Å의 ZrO2 막을 사용하였으며, 상기 알루미늄 산화막은 약 5Å의 Al2O3 막을 사용하였다. 상기 실리콘 산화막은 0Å(즉, 실리콘 산화막 없음), 0.4Å, 및 0.8Å의 SiO2 막을 각각 사용하였다.
도 4a를 참조하면, 실리콘 산화막이 없을 때에 비하여, 실리콘 산화막이 있을 때 동일 전압에서의 누설 전류 밀도가 낮은 것을 확인할 수 있다. 또한, 실리콘 산화막의 두께가 0.4Å일 때에 비하여, 실리콘 산화막의 두께가 0.8Å일 때 동일 전압에서의 누설 전류 밀도가 낮아지는 것을 확인할 수 있다.
즉, 본 발명의 실시예들에 따르면, 고유전막과 알루미늄 산화막을 포함하는 유전막 내에 실리콘 산화막을 도입함으로써 커패시터의 누설 전류를 감소시킬 수 있다.
도 4b는 본 발명의 실시예들에 따른 커패시터의 등가 산화막 두께(EOT)를 나타내는 그래프이다.
구체적으로, 도 4b는 차례로 적층된 하부 전극, 고유전막, 실리콘 산화막, 알루미늄 산화막, 및 상부 전극으로 이루어진 커패시터의 등가 산화막 두께의 예상 값 및 측정 값(가로 축), 및 상기 커패시터의 누설 전류 밀도 10-3(A/cm2)에 해당하는 마이너스 전압 값(세로 축)을 나타낸다. 측정에 사용된 커패시터는 도 4a에서 설명한 바와 동일하다. 커패시터의 등가 산화막 두께의 예상 값은 등가 산화막 두께에 대한 정의(등가 산화막 두께=(유전막의 두께)*(SiO2의 유전율)/(유전막의 유전율))을 이용하여 얻어진 값이며, 비어있는 원으로 표시되어 있다. 커패시터의 등가 산화막 두께의 측정 값은 실제로 제조된 커패시터의 등가 산화막 두께를 측정한 값이며, 채워진 사각형으로 표시되어 있다.
도 4b를 참조하면, 실리콘 산화막이 없는 경우 커패시터의 등가 산화막 두께의 예상 값과 측정 값이 동일함에 비하여, 실리콘 산화막이 도입된 경우 커패시터의 등가 산화막 두께의 예상 값에 비하여 측정 값이 작음을 확인할 수 있다. 또한, 실리콘 산화막의 두께가 0.4Å일 때에 비하여, 실리콘 산화막의 두께가 0.8Å일 때 등가 산화막 두께의 예상 값과 측정 값 사이의 차이가 커짐을 확인할 수 있다.
즉, 본 발명의 실시예들에 따르면, 고유전막과 알루미늄 산화막을 포함하는 유전막 내에 실리콘 산화막을 도입함으로써 커패시터의 누설 전류는 감소시키되, 등가 산화막 두께의 증가는 작게 할 수 있다.
도 5 및 도 6은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 5 및 도 6을 참조하면, 반도체 소자는 기판(100), 층간 절연막(110), 콘택 플러그(112), 및 커패시터(CA)를 포함할 수 있다. 상기 커패시터(CA)는 차례로 적층된 하부 전극(BE), 유전막(DL), 및 상부 전극(TE)을 포함할 수 있다.
상기 기판(100), 상기 층간 절연막(110), 상기 콘택 플러그(112), 상기 하부 전극(BE), 및 상기 상부 전극(TE)은 도 2 및 도 3을 참조하여 설명한 바와 실질적으로 동일할 수 있으며, 이에 대한 자세한 설명은 생략한다.
상기 유전막(DL)은 상기 하부 전극(BE)과 상기 상부 전극(TE) 사이에 제공될 수 있다. 상기 유전막(DL)은 적어도 하나의 고유전막, 적어도 하나의 실리콘 산화막, 및 적어도 하나의 알루미늄 산화막을 포함할 수 있다.
몇몇 실시예들에 따르면, 도 5 또는 도 6에 도시된 바와 같이, 상기 유전막(DL)은 제1 고유전막(HDL1), 제2 고유전막(HDL2), 제1 실리콘 산화막(SOL1), 제2 실리콘 산화막(SOL2), 및 알루미늄 산화막(AOL)을 포함할 수 있다.
상기 제1 및 제2 고유전막들(HDL1 및 HDL2)은 상기 하부 전극(BE) 상에 제공될 수 있다. 몇몇 실시예들에 따르면, 상기 제1 고유전막(HDL1)은 상기 하부 전극(BE) 바로 위에 제공될 수 있다. 다시 말해, 몇몇 실시예들에 따르면, 상기 제1 고유전막(HDL1)은 상기 하부 전극(BE)과 접할 수 있다. 상기 제2 고유전막(HDL2)은 상기 제1 고유전막(HDL1) 상에 제공될 수 있으며, 상기 제1 및 제2 고유전막들(HDL1 및 HDL2) 사이에 제1 실리콘 산화막(SOL1)이 개재될 수 있다. 상기 제1 및 제2 고유전막들(HDL1 및 HDL2)은 상기 제1 및 제2 실리콘 산화막들(SOL1 및 SOL2), 및 상기 알루미늄 산화막(AOL)보다 큰 유전율을 가질 수 있다. 예를 들어, 상기 제1 및 제2 고유전막들(HDL1 및 HDL2)의 각각은 ZrO2 막, TiO2 막, HfO2 막, Ta2O5 막, Nb2O5 막, SrTiO3 막, BaTiO3 막, 및 BaxSr1 - xTiO3(0<x<1) 막 중에서 적어도 하나를 포함할 수 있다. 상기 제1 및 제2 고유전막들(HDL1 및 HDL2)의 두께들(HDL1_TH 및 HDL2_TH)의 각각은 상기 제1 및 제2 실리콘 산화막들(SOL1 및 SOL2)의 두께들(SOL1_TH 및 SOL2_TH) 및 상기 알루미늄 산화막(AOL)의 두께(AOL_TH)보다 클 수 있다. 나아가, 상기 제1 고유전막(HDL1)의 두께(HDL1_TH)는 상기 제2 고유전막(HDL2)의 두께(HDL2_TH)보다 클 수 있다. 예를 들어, 상기 제1 고유전막(HDL1)의 두께(HDL1_TH)는 약 20Å 내지 약 70Å일 수 있고, 상기 제2 고유전막(HDL2)의 두께(HDL2_TH)는 약 30Å 내지 약 40Å일 수 있다. 상기 제1 및 제2 고유전막들(HDL1 및 HDL2)의 각각은, 예를 들어, 원자 층 증착(ALD)을 이용하여 형성될 수 있다.
몇몇 실시예들에 따르면, 상기 제1 고유전막(HDL1)은 결정질일 수 있고, 상기 제2 고유전막(HDL2)은 비정질 혹은 상기 제1 고유전막(HDL1)보다 낮은 결정성(crystallinity)을 갖는 결정질일 수 있다. (어떤 막의 결정성이 다른 막에 비하여 높다는 것은, 그 막에 포함된 원자들의 구조적 배열이 상대적으로 규칙적이라는 의미로 해석될 수 있다. 반대로, 어떤 막의 결정성이 다른 막에 비하여 낮다는 것은, 그 막에 포함된 원자들의 구조적 배열이 상대적으로 규칙적이지 않다는 의미로 해석될 수 있다.) 이는, 상기 제1 고유전막(HDL1)은 결정질인 상기 하부 전극(BE) 상에 형성되고, 상기 제2 고유전막(HDL2)은 비정질인 상기 제1 실리콘 산화막(SOL1) 상에 형성되기 때문일 수 있다. 이 경우, 상기 제1 고유전막(HDL1)은 상기 제2 고유전막(HDL2)보다 큰 유전율을 가질 수 있다. 예를 들어, 상기 제1 고유전막(HDL1) 및 상기 제2 고유전막(HDL2)이 모두 ZrO2 막이어도, 상기 제1 고유전막(HDL1)의 유전율은 상기 제2 고유전막(HDL2)의 유전율보다 클 수 있다.
상기 제1 실리콘 산화막(SOL1)은 상기 제1 및 제2 고유전막들(HDL1, HDL2) 사이에 제공될 수 있다. 상기 제2 실리콘 산화막(SOL2) 및 상기 알루미늄 산화막(AOL)은 상기 제2 고유전막(HDL2) 상에 제공될 수 있다. 몇몇 실시예들에 따르면, 도 5에 도시된 바와 같이, 상기 제2 실리콘 산화막(SOL2)이 상기 제2 고유전막(HDL2)과 상기 알루미늄 산화막(AOL) 사이에 개재될 수 있다. 다른 실시예들에 따르면, 도 6에 도시된 바와 같이, 상기 알루미늄 산화막(AOL)이 상기 제2 고유전막(HDL2)과 상기 제2 실리콘 산화막(SOL2) 사이에 개재될 수 있다.
상기 제1 및 제2 실리콘 산화막들(SOL1 및 SOL2)은 SiO2를 포함할 수 있고, 상기 알루미늄 산화막(AOL)은 Al2O3를 포함할 수 있다. 상기 제1 및 제2 실리콘 산화막들(SOL1 및 SOL2), 및 상기 알루미늄 산화막(AOL)은 상기 고유전막(HDL)보다 큰 밴드 갭을 가질 수 있고, 이에 따라 상기 유전막(DL)에서 누설 전류가 발생하는 것을 억제할 수 있다. 몇몇 실시예들에서, 상기 제1 및 제2 실리콘 산화막들(SOL1 및 SOL2)의 두께들(SOL1_TH 및 SOL2_TH)의 각각은 상기 제1 고유전막(HDL1)의 두께(HDL1_TH)의 약 0.003배 내지 약 0.5배일 수 있다. 예를 들어, 상기 제1 및 제2 실리콘 산화막들(SOL1 및 SOL2)의 두께들(SOL1_TH 및 SOL2_TH)의 각각은 약 0.2Å 내지 약 10Å일 수 있다. 몇몇 실시예들에서, 상기 알루미늄 산화막(AOL)의 두께(AOL_TH)는 상기 제1 고유전막(HDL1)의 두께(HDL1_TH)의 약 0.005배 내지 약 0.5배일 수 있다. 예를 들어, 상기 알루미늄 산화막(AOL)의 두께(AOL_TH)는 약 0.3Å 내지 약 10Å일 수 있다. 몇몇 실시예들에 따르면, 상기 제1 및 제2 실리콘 산화막들(SOL1 및 SOL2)의 두께들(SOL1_TH 및 SOL2_TH)의 각각은 상기 알루미늄 산화막(AOL)의 두께(AOL_TH)보다 작을 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 상기 제1 및 제2 실리콘 산화막들(SOL1 및 SOL2), 및 상기 알루미늄 산화막(AOL)은, 예를 들어, 원자 층 증착(ALD)을 이용하여 형성될 수 있으며, 비정질일 수 있다. 몇몇 실시예들에 따르면, 도 5 및 도 6에 도시된 바와 달리, 상기 제1 실리콘 산화막(SOL1), 상기 제2 실리콘 산화막(SOL2), 및/또는 상기 알루미늄 산화막(AOL)은 그 아래의 막을 부분적으로 덮도록 형성될 수 있다.
도 4a 및 도 4b를 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따르면, 고유전막과 알루미늄 산화막을 포함하는 유전막 내에 실리콘 산화막을 도입함으로써 커패시터의 누설 전류는 감소시키되, 등가 산화막 두께의 증가는 작게 할 수 있다.
도 7 및 도 8은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 7 및 도 8을 참조하면, 반도체 소자는 기판(100), 층간 절연막(110), 콘택 플러그(112), 및 커패시터(CA)를 포함할 수 있다. 상기 커패시터(CA)는 차례로 적층된 하부 전극(BE), 유전막(DL), 및 상부 전극(TE)을 포함할 수 있다.
상기 기판(100), 상기 층간 절연막(110), 상기 콘택 플러그(112), 상기 하부 전극(BE), 및 상기 상부 전극(TE)은 도 2 및 도 3을 참조하여 설명한 바와 실질적으로 동일할 수 있으며, 이에 대한 자세한 설명은 생략한다.
상기 유전막(DL)은 상기 하부 전극(BE)과 상기 상부 전극(TE) 사이에 제공될 수 있다. 상기 유전막(DL)은 적어도 하나의 고유전막, 적어도 하나의 실리콘 산화막, 및 적어도 하나의 알루미늄 산화막을 포함할 수 있다.
몇몇 실시예들에 따르면, 도 7 또는 도 8에 도시된 바와 같이, 상기 유전막(DL)은 제1 고유전막(HDL1), 제2 고유전막(HDL2), 제1 알루미늄 산화막(AOL1), 제2 알루미늄 산화막(AOL2), 및 실리콘 산화막(SOL)을 포함할 수 있다.
상기 제1 및 제2 고유전막들(HDL1 및 HDL2)은 상기 하부 전극(BE) 상에 제공될 수 있다. 몇몇 실시예들에 따르면, 상기 제1 고유전막(HDL1)은 상기 하부 전극(BE) 바로 위에 제공될 수 있다. 다시 말해, 몇몇 실시예들에 따르면, 상기 제1 고유전막(HDL1)은 상기 하부 전극(BE)과 접할 수 있다. 상기 제2 고유전막(HDL2)은 상기 제1 고유전막(HDL1) 상에 제공될 수 있으며, 상기 제1 및 제2 고유전막들(HDL1 및 HDL2) 사이에 제1 알루미늄 산화막(AOL1)이 개재될 수 있다. 상기 제1 및 제2 고유전막들(HDL1 및 HDL2)은 상기 제1 및 제2 알루미늄 산화막들(AOL1 및 AOL2), 및 상기 실리콘 산화막(SOL)보다 큰 유전율을 가질 수 있다. 예를 들어, 상기 제1 및 제2 고유전막들(HDL1 및 HDL2)의 각각은 ZrO2 막, TiO2 막, HfO2 막, Ta2O5 막, Nb2O5 막, SrTiO3 막, BaTiO3 막, 및 BaxSr1 - xTiO3(0<x<1) 막 중에서 적어도 하나를 포함할 수 있다. 상기 제1 및 제2 고유전막들(HDL1 및 HDL2)의 두께들(HDL1_TH 및 HDL2_TH)의 각각은 상기 제1 및 제2 알루미늄 산화막들(AOL1 및 AOL2)의 두께들(AOL1_TH 및 AOL2_TH) 및 상기 실리콘 산화막(SOL)의 두께(SOL_TH)보다 클 수 있다. 나아가, 상기 제1 고유전막(HDL1)의 두께(HDL1_TH)는 상기 제2 고유전막(HDL2)의 두께(HDL2_TH)보다 클 수 있다. 예를 들어, 상기 제1 고유전막(HDL1)의 두께(HDL1_TH)는 약 20Å 내지 약 70Å일 수 있고, 상기 제2 고유전막(HDL2)의 두께(HDL2_TH)는 약 30Å 내지 약 40Å일 수 있다. 상기 제1 및 제2 고유전막들(HDL1 및 HDL2)의 각각은, 예를 들어, 원자 층 증착(ALD)을 이용하여 형성될 수 있다.
몇몇 실시예들에 따르면, 상기 제1 고유전막(HDL1)은 결정질일 수 있고, 상기 제2 고유전막(HDL2)은 비정질 혹은 상기 제1 고유전막(HDL1)보다 낮은 결정성(crystallinity)을 갖는 결정질일 수 있다. 이는, 상기 제1 고유전막(HDL1)은 결정질인 상기 하부 전극(BE) 상에 형성되고, 상기 제2 고유전막(HDL2)은 비정질인 상기 제1 알루미늄 산화막(AOL1) 상에 형성되기 때문일 수 있다. 이 경우, 상기 제1 고유전막(HDL1)은 상기 제2 고유전막(HDL2)보다 큰 유전율을 가질 수 있다. 예를 들어, 상기 제1 고유전막(HDL1) 및 상기 제2 고유전막(HDL2)이 모두 ZrO2 막이어도, 상기 제1 고유전막(HDL1)의 유전율은 상기 제2 고유전막(HDL2)의 유전율보다 클 수 있다.
상기 제1 알루미늄 산화막(AOL1)은 상기 제1 및 제2 고유전막들(HDL1, HDL2) 사이에 제공될 수 있다. 상기 제2 알루미늄 산화막(AOL2) 및 상기 실리콘 산화막(SOL)은 상기 제2 고유전막(HDL2) 상에 제공될 수 있다. 몇몇 실시예들에 따르면, 도 7에 도시된 바와 같이, 상기 제2 알루미늄 산화막(AOL2)이 상기 제2 고유전막(HDL2)과 상기 실리콘 산화막(SOL) 사이에 개재될 수 있다. 다른 실시예들에 따르면, 도 8에 도시된 바와 같이, 상기 실리콘 산화막(SOL)이 상기 제2 고유전막(HDL2)과 상기 제2 알루미늄 산화막(AOL2) 사이에 개재될 수 있다.
상기 제1 및 제2 알루미늄 산화막들(AOL1 및 AOL2)은 Al2O3를 포함할 수 있고, 상기 실리콘 산화막(SOL)은 SiO2를 포함할 수 있다. 상기 제1 및 제2 알루미늄 산화막들(AOL1 및 AOL2), 및 상기 실리콘 산화막(SOL)은 상기 고유전막(HDL)보다 큰 밴드 갭을 가질 수 있고, 이에 따라 상기 유전막(DL)에서 누설 전류가 발생하는 것을 억제할 수 있다. 몇몇 실시예들에서, 상기 제1 및 제2 알루미늄 산화막들(AOL1 및 AOL2)의 두께들(AOL1_TH 및 AOL2_TH)의 각각은 상기 제1 고유전막(HDL1)의 두께(HDL1_TH)의 약 0.005배 내지 약 0.5배일 수 있다. 예를 들어, 상기 제1 및 제2 알루미늄 산화막들(AOL1 및 AOL2)의 두께들(AOL1_TH 및 AOL2_TH)의 각각은 약 0.3Å 내지 약 10Å일 수 있다. 몇몇 실시예들에서, 상기 실리콘 산화막(SOL)의 두께(SOL_TH)는 상기 제1 고유전막(HDL1)의 두께(HDL1_TH)의 약 0.003배 내지 약 0.5배일 수 있다. 예를 들어, 상기 실리콘 산화막(SOL)의 두께(SOL_TH)는 약 0.2Å 내지 약 10Å일 수 있다. 몇몇 실시예들에 따르면, 상기 실리콘 산화막(SOL)의 두께(SOL_TH)는 상기 제1 및 제2 알루미늄 산화막들(AOL1 및 AOL2)의 두께(AOL_TH)보다 작을 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 상기 제1 및 제2 실리콘 산화막들(SOL1 및 SOL2), 및 상기 알루미늄 산화막(AOL)은, 예를 들어, 원자 층 증착(ALD)을 이용하여 형성될 수 있으며, 비정질일 수 있다. 몇몇 실시예들에 따르면, 도 7 및 도 8에 도시된 바와 달리, 상기 제1 알루미늄 산화막(AOL1), 상기 제2 알루미늄 산화막(AOL2), 및/또는 상기 실리콘 산화막(SOL)은 그 아래의 막을 부분적으로 덮도록 형성될 수 있다.
도 4a 및 도 4b를 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따르면, 고유전막과 알루미늄 산화막을 포함하는 유전막 내에 실리콘 산화막을 도입함으로써 커패시터의 누설 전류는 감소시키되, 등가 산화막 두께의 증가는 작게 할 수 있다.
도 9a 내지 도 9c는 본 발명의 실시예들에 따른 반도체 소자의 커패시터를 구성하는 하부 전극의 형태를 나타내는 단면도들이다.
도 9a 내지 도 9c를 참조하면, 기판(100) 상에 층간 절연막(110)이 제공될 수 있다. 상기 층간 절연막(110) 내에, 상기 층간 절연막(110)을 관통하여 상기 기판(100)에 전기적으로 연결되는 콘택 플러그들(112)이 제공될 수 있다.
상기 층간 절연막(110) 상에, 상기 기판(100)에 전기적으로 연결되는 커패시터들(CA)이 제공될 수 있다. 상기 커패시터들(CA)의 각각은, 상기 층간 절연막(110) 상에 제공되며 상기 콘택 플러그들(112) 중 대응하는 어느 하나에 연결되는 하부 전극(BE)을 포함할 수 있다. 상기 하부 전극(BE)은 상기 콘택 플러그(112)를 통하여 상기 기판(100)에 전기적으로 연결될 수 있다.
상기 하부 전극들(BE)의 각각은, 일 예로, 도 9a에 도시된 바와 같이, 필라(pillar) 형태를 가질 수 있다. 다른 예로, 상기 하부 전극들(BE)의 각각은, 도 9b에 도시된 바와 같이, 하부가 막힌 중공의 실린더 형태를 가질 수 있다.
이 경우, 상기 커패시터들(CA)의 각각은, 상기 층간 절연막(110) 상에 제공되어 상기 하부 전극(BE)을 덮는 상부 전극(TE), 및 상기 하부 전극(BE)과 상기 상부 전극(TE) 사이에 개재되는 유전막(DL)을 더 포함할 수 있다. 상기 상부 전극(TE)은 상기 커패시터(CA)들에 각각 포함된 복수의 상기 하부 전극들(BE)을 공통적으로 덮는 공통 전극일 수 있다. 상기 하부 전극들(BE)의 각각이, 도 9b에 도시된 바와 같이 중공의 실린더 형태를 갖는 경우, 상기 상부 전극(TE)은 상기 하부 전극들(BE) 각각의 내벽을 덮을 수 있다. 상기 유전막(DL)은 상기 하부 전극들(BE) 각각의 상면 및 측벽들을 콘포멀하게 덮을 수 있고, 상기 상부 전극(TE)과 상기 층간 절연막(110) 사이로 연장될 수 있다.
상기 하부 전극들의(BE) 각각은, 또 다른 예로, 도 9c에 도시된 바와 같이, 상기 층간 절연막(110) 상에 제공되는 상부 절연막(114) 내에 제공될 수 있다. 상기 하부 전극들(BE)의 각각은 하부가 막힌 중공의 실린더 형태를 가지되, 상기 하부 전극들(BE)의 측벽들은 상기 상부 절연막(114)에 접할 수 있다. 몇몇 실시예들에 따르면, 상기 하부 전극들(BE) 각각은 상기 상부 절연막(114) 상으로 연장되는 연장부들을 가질 수 있다.
이 경우, 상기 상부 전극(TE)은 상기 상부 절연막(114) 상에 제공될 수 있고, 상기 하부 전극들(BE) 각각의 내벽을 덮을 수 있다. 상기 유전막(DL)은 상기 하부 전극들(BE)과 상기 상부 전극(TE) 사이에 제공될 수 있다. 상기 유전막(DL)은 상기 하부 전극들(BE) 각각의 상면 및 내벽을 콘포멀하게 덮을 수 있고, 상기 상부 전극(TE)과 상기 상부 절연막(114) 사이로 연장될 수 있다.
상기 유전막(DL)은 도 2, 도 3, 도 5, 도 6, 도 7, 또는 도 8을 참조하여 설명한 유전막(DL)과 실질적으로 동일할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 유전막을 포함하는 커패시터를 포함하되,
    상기 유전막은:
    상기 제1 전극과 상기 제2 전극 사이의 제1 실리콘 산화막;
    상기 제1 전극과 상기 제1 실리콘 산화막 사이의 제1 고유전막;
    상기 제1 고유전막과 상기 제2 전극 사이의 제1 알루미늄 산화막을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 고유전막의 두께는 상기 제1 실리콘 산화막의 두께 및 상기 제2 실리콘 산화막의 두께보다 큰 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 실리콘 산화막의 두께는 상기 제1 알루미늄 산화막의 두께보다 작은 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 고유전막은 결정질이고,
    상기 제1 실리콘 산화막 및 상기 제1 알루미늄 산화막은 비정질인 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 실리콘 산화막은 상기 제1 고유전막과 상기 제1 알루미늄 산화막 사이에 개재되고,
    상기 유전막은:
    상기 제1 실리콘 산화막과 상기 제1 알루미늄 산화막 사이의 제2 고유전막; 및
    상기 제2 고유전막과 상기 제2 전극 사이의 제2 실리콘 산화막을 더 포함하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 제2 고유전막의 두께는 상기 제1 실리콘 산화막의 두께, 상기 제2 실리콘 산화막의 두께, 및 상기 제1 알루미늄 산화막의 두께보다 큰 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 알루미늄 산화막은 상기 제1 고유전막과 상기 제1 실리콘 산화막 사이에 개재되고,
    상기 유전막은:
    상기 제1 알루미늄 산화막과 상기 제1 실리콘 산화막 사이의 제2 고유전막; 및
    상기 제2 고유전막과 상기 제2 전극 사이의 제2 알루미늄 산화막을 더 포함하는 반도체 소자.
  8. 기판 상에 차례로 적층된 제1 전극, 유전막, 및 제2 전극을 포함하는 커패시터를 포함하되,
    상기 유전막은:
    상기 제1 전극 상의 제1 고유전막;
    상기 제1 고유전막 상의 제2 고유전막;
    상기 제1 고유전막과 상기 제2 고유전막 사이의 제1 누설 방지 산화막; 및
    상기 제2 고유전막 상에 차례로 적층된 제2 누설 방지 산화막 및 제3 누설 방지 산화막을 포함하고,
    상기 제1 누설 방지 산화막은 실리콘 산화막 또는 알루미늄 산화막이고,
    상기 제2 및 제3 누설 방지 산화막들 중에서 어느 하나는 실리콘 산화막이고, 나머지 하나는 알루미늄 산화막인 반도체 소자.
  9. 제8 항에 있어서,
    상기 제1 고유전막의 두께는 상기 제2 고유전막의 두께보다 큰 반도체 소자.
  10. 제8 항에 있어서,
    상기 제1 및 제2 고유전막은 지르코늄 산화막이되,
    상기 제1 고유전막의 유전율은 상기 제2 고유전막의 유전율보다 큰 반도체 소자.
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