KR101584100B1 - 금속 실리케이트 막의 형성 방법 및 이를 이용한 반도체 소자의 형성 방법 - Google Patents

금속 실리케이트 막의 형성 방법 및 이를 이용한 반도체 소자의 형성 방법 Download PDF

Info

Publication number
KR101584100B1
KR101584100B1 KR1020090103565A KR20090103565A KR101584100B1 KR 101584100 B1 KR101584100 B1 KR 101584100B1 KR 1020090103565 A KR1020090103565 A KR 1020090103565A KR 20090103565 A KR20090103565 A KR 20090103565A KR 101584100 B1 KR101584100 B1 KR 101584100B1
Authority
KR
South Korea
Prior art keywords
silicon
metal
homoleptic
precursors
precursor
Prior art date
Application number
KR1020090103565A
Other languages
English (en)
Other versions
KR20110046872A (ko
Inventor
이종철
박기연
오세훈
김윤수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090103565A priority Critical patent/KR101584100B1/ko
Priority to US12/909,947 priority patent/US8258064B2/en
Publication of KR20110046872A publication Critical patent/KR20110046872A/ko
Application granted granted Critical
Publication of KR101584100B1 publication Critical patent/KR101584100B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45529—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations specially adapted for making a layer stack of alternating different compositions or gradient compositions
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45531—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations specially adapted for making ternary or higher compositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02145—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing aluminium, e.g. AlSiOx
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02148—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing hafnium, e.g. HfSiOx or HfSiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02159—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing zirconium, e.g. ZrSiOx
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

실리콘 조성의 산포가 균일한 금속 실리케이트 막의 형성 방법 및 이를 이용한 트랜지스터용 게이트의 형성 방법 및 캐패시터의 형성 방법이 제공된다.
금속 실리케이트 막을 형성하는 방법은 실리콘 전구체를 사용하며, 상기 실리콘 전구체는 실리콘을 중심으로 각각 연결된 리간드가 모두 동일한 분자 구조를 가지는 호모렙틱(homoleptic) 실리콘 전구체인 것을 특징으로 한다.
호모렙틱 실리콘 전구체, 헤테로렙틱 실리콘 전구체, 리간드, 원자층 증착 방법, 금속 실리케이트 막

Description

금속 실리케이트 막의 형성 방법 및 이를 이용한 반도체 소자의 형성 방법{Methods of fabricating metal silicate layer and methods for semiconductor device using the same}
본 발명은 금속 실리케이트 막, 이를 이용한 반도체 소자의 형성 방법에 관한 것으로서, 특히 실리콘 전구체를 사용한 원자층 증착 방법을 이용한 금속 실리케이트 막의 형성 방법과 이를 이용한 트랜지스터용 게이트의 형성 방법 및 캐패시터의 형성 방법에 관한 것이다.
반도체 소자 등을 형성하기 위해서는 유전상수가 높고 누설 전류가 낮은 절연막을 형성하는 것이 필요하다. 이를 위하여 예를 들어, 금속 실리케이트 막이 사용되고 있다. 그러나, 집적 회로의 크기가 작아짐에 따라 유전상수가 높고 누설 전류가 낮은 금속 실리케이트 막을 형성하는 것이 어려워지는 문제점이 발생하고 있다.
이에 따라, 본 발명이 이루고자 하는 기술적 과제는 유전상수가 높으면서 누설 전류가 낮은 금속 실리케이트 막의 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 유전상수가 높으면서 누설 전류가 낮은 금속 실리케이트 막을 이용한 트랜지스터용 게이트의 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 유전상수가 높으면서 누설 전류가 낮은 금속 실리케이트 막을 이용한 캐패시터의 형성 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 금속 실리케이트 막의 형성 방법이 제공된다.
금속 실리케이트 막을 형성하는 방법은 실리콘 전구체를 사용하며, 상기 실리콘 전구체는 실리콘을 중심으로 각각 연결된 리간드가 모두 동일한 분자 구조를 가지는 호모렙틱(homoleptic) 실리콘 전구체이다.
상기 본 발명에 따른 금속 실리케이트 막의 형성 방법의 일 예에 있어서, 상기 실리콘 전구체는 상기 실리콘을 중심으로 각각 연결된 리간드가 모두 동일한 분자 구조를 가지며 상기 실리콘을 중심으로 대칭적으로 배치되는 호모렙틱 실리콘 전구체일 수 있다.
상기 본 발명에 따른 금속 실리케이트 막의 형성 방법의 다른 예에 있어서, 상기 호모렙틱 실리콘 전구체는 Si(OC2H5)4 일 수 있다.
상기 본 발명에 따른 금속 실리케이트 막의 형성 방법의 또 다른 예에 있어서, 상기 호모렙틱 실리콘 전구체는 Si(NCO)4 일 수 있다.
상기 본 발명에 따른 금속 실리케이트 막의 형성 방법의 또 다른 예에 있어서, 상기 호모렙틱 실리콘 전구체는 SiCl4 일 수 있다.
상기 본 발명에 따른 금속 실리케이트 막의 형성 방법의 또 다른 예에 있어서, 상기 호모렙틱 실리콘 전구체는 Si[N(CH3)2]4 일 수 있다.
상기 금속은 4가 금속; 희토류 계열 원소; 3가 금속; 2가 금속; 및 5가 금속 중 선택되는 하나일 수 있다.
상기 본 발명에 따른 금속 실리케이트 막의 형성 방법의 다른 측면의 일 예에따르면, 상기 금속 실리케이트 막의 형성 방법은 (a) 기판 상에 상기 호모렙틱 실리콘 전구체를 주입하여 상기 기판 상에 실리콘 산화층을 형성하는 단계; (b) 상기 실리콘 산화층 상에 금속 산화층을 형성하는 단계; (c) 상기 단계 (a) 및 단계 (b) 를 순차적으로 n회(여기에서, 상기 n은 양의 정수) 이상 반복하여 상기 실리콘 산화층 상에 상기 금속 산화층이 적층된 구조가 상기 n회 반복하여 구성되는 다중막을 형성하는 단계; 및 (d) 상기 다중막에 열처리를 가하여 상기 금속 실리케이트 막을 형성하는 단계;를 포함하는 원자층 증착 방법일 수 있다.
상기 본 발명에 따른 금속 실리케이트 막의 형성 방법의 다른 측면의 다른 예에 따르면, 상기 금속 실리케이트 막의 형성 방법은 (a) 기판 상에 금속 산화층을 형성하는 단계; (b) 상기 금속 산화층 상에 상기 호모렙틱 실리콘 전구체를 주입하여 상기 금속 산화층 상에 실리콘 산화층을 형성하는 단계; (c) 상기 단계 (a) 및 단계 (b) 를 순차적으로 n회(여기에서, 상기 n은 양의 정수) 이상 반복하여 상기 금속 산화층 상에 상기 실리콘 산화층이 적층된 구조가 상기 n회 반복하여 구성되는 다중막을 형성하는 단계; 및 (d) 상기 다중막에 열처리를 가하여 상기 금속 실리케이트 막을 형성하는 단계;를 포함하는 원자층 증착 방법 일 수 있다.
상기 본 발명에 따른 금속 실리케이트 막의 형성 방법의 또 다른 측면의 일 예에 따르면, 상기 금속 실리케이트 막의 형성 방법은 (a) 기판 상에 금속 전구체들을 주입하여 상기 기판 상에 상기 금속 전구체들의 일부를 흡착시키는 단계; (b) 상기 금속 전구체들 중에서 상기 기판에 흡착되지 않은 여분의 금속 전구체들을 퍼지하는 단계; (c) 상기 흡착된 금속 전구체들 상에 상기 호모렙틱 실리콘 전구체들을 주입하여 상기 흡착된 금속 전구체들 상에 상기 호모렙틱 실리콘 전구체들의 일부를 흡착시키는 단계; (d) 상기 호모렙틱 실리콘 전구체들 중에서 상기 금속 전구체들 상에 흡착되지 않은 여분의 호모렙틱 전구체들을 퍼지하는 단계; (e) 반응 가스를 공급하여 상기 흡착된 호모렙틱 실리콘 전구체들, 상기 흡착된 금속 전구체 및 상기 반응 가스가 서로 반응하여 상기 금속 실리케이트 막을 형성하는 단계; 및 (f) 상기 반응 가스 중에서 반응하지 않은 가스를 퍼지하는 단계;를 포함하는 원자층 증착 방법일 수 있다.
상기 단계 (a) 내지 단계 (b)는 상기 단계 (c) 내지 단계 (d) 이전에 순차적으 로 복수 회 반복될 수 있으며, 상기 단계 (c) 내지 단계 (d) 는 상기 단계 (a) 내지 단계 (b) 단계 이후에 순차적으로 복수 회 반복될 수 있다.
상기 단계 (a) 내지 단계 (f) 로 구성되는 단위 사이클을 복수 회 반복 실시될 수 있으며, 처음부터 소정 회까지의 초기 사이클 동안에 상기 반응 가스를 공급하는 시간은 상기 소정 회 이후의 후기 사이클 동안에 상기 반응 가스를 공급하는 시간보다 상대적으로 짧을 수 있다.
상기 본 발명에 따른 금속 실리케이트 막의 형성 방법의 또 다른 측면의 다른 예에 따르면, 상기 금속 실리케이트 막의 형성 방법은 (a) 기판 상에 호모렙틱 실리콘 전구체들을 주입하여 상기 기판 상에 상기 호모렙틱 실리콘 전구체들의 일부를 흡착시키는 단계; (b) 상기 호모렙틱 실리콘 전구체들 중에서 상기 기판에 흡착되지 않은 여분의 호모렙틱 실리콘 전구체들을 퍼지하는 단계; (c) 상기 흡착된 호모렙틱 실리콘 전구체들 상에 상기 금속 전구체들을 주입하여 상기 흡착된 호모렙틱 실리콘 전구체들 상에 상기 금속 전구체들의 일부를 흡착시키는 단계; (d) 상기 금속 전구체들 중에서 상기 호모렙틱 실리콘 전구체들 상에 흡착되지 않은 여분의 금속 전구체들을 퍼지하는 단계; (e) 반응 가스를 공급하여 상기 흡착된 금속 전구체, 상기 흡착된 호모렙틱 실리콘 전구체들 및 상기 반응 가스가 서로 반응하여 상기 금속 실리케이트 막을 형성하는 단계; 및 (f) 상기 반응 가스 중에서 반응하지 않은 가스를 퍼지하는 단계;를 포함하는 원자층 증착 방법 일 수 있다.
상기 단계 (a) 내지 단계 (b)는 상기 단계 (c) 내지 단계 (d) 이전에 순차적으로 복수 회 반복될 수 있으며, 상기 단계 (c) 내지 단계 (d) 는 상기 단계 (a) 내 지 단계 (b) 단계 이후에 순차적으로 복수 회 반복될 수 있다.
상기 단계 (a) 내지 단계 (f) 로 구성되는 단위 사이클을 복수 회 반복 실시될 수 있으며, 처음부터 소정 회까지의 초기 사이클 동안에 상기 반응 가스를 공급하는 시간은 상기 소정 회 이후의 후기 사이클 동안에 상기 반응 가스를 공급하는 시간보다 상대적으로 짧을 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 트랜지스터용 게이트의 형성 방법이 제공된다.
상기 트랜지스터용 게이트의 형성 방법은 앞에서 제공된 금속 실리케이트 막의 형성 방법을 사용하여 상기 금속 실리케이트 막을 형성하는 단계; 및 상기 금속 실리케이트 막 상에 도전막을 형성하는 단계;를 포함한다. 상기 금속 실리케이트 막은 상기 트랜지스터용 게이트의 유전체를 구성한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 캐패시터의 형성 방법이 제공된다.
상기 캐패시터의 형성 방법은 앞에서 제공된 금속 실리케이트 막의 형성 방법을 사용하여 상기 금속 실리케이트 막을 형성하는 단계; 및 상기 금속 실리케이트 막 상에 도전막을 형성하는 단계;를 포함한다. 상기 금속 실리케이트 막은 상기 캐패시터의 유전체를 구성한다.
본 발명에 따른 금속 실리케이트 막의 형성 방법에 의하면, 실리콘 조성의 산포가 균일한 금속 실리케이트 막을 구현할 수 있게 된다.
또한, 본 발명에 따른 트랜지스터용 게이트의 형성 방법 및 캐패시터의 형성 방법에 의하면, 전기적 특성이 우수한 반도체 소자를 구현할 수 있게 된다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명 의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 구성요소가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 "층"이라는 용어는, 물체들이 포개져 생기는 구조체의 일부를지칭하기 위하여 사용한다. 따라서, "층"이라는 용어는 물체들의 두께에 의해 의미가 한정되어 해석될 필요는 없다.
본 명세서에서 금속 실리케이트 막(metal silicate film)은 실리콘, 하나 또는 그 이상의 금속들 및 산소를 포함하는 막을 지칭한다. 금속 실리케이트 막은 MxSiyOz 로 표시될 수 있는데, 여기에서 M 은 하나 또는 그 이상의 금속들을 가리키고, x, y, z 는 양의 실수이다. 상기 금속은 4가 금속; 3가 금속; 2가 금속; 5가 금속; 및 희토류 계열 원소 중 선택되는 하나일 수 있다. 예를 들어, 상기 4가 금속은 Zr, Hf 또는 Ti을 포함할 수 있고, 상기 3가 금속은 Sc, Y, Al, Ga 또는 In을 포함할 수 있고, 상기 2가 금속은 Ba, Sr 또는 Ca을 포함할 수 있고, 상기 5가 금속은 Nb 또는 Ta을 포함할 수 있다. 상기 희토류 계열 원소는 원자번호 57번에서 70번까지의 원소를 의미한다.
제1실시예
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 금속 실리케이트 막을 형성하는 방법을 도시하는 플로우 차트이며, 도 2 내지 도 5은 본 발명의 일 실시예에 따른 금속 실리케이트 막을 형성하는 방법을 도시하는 단면도들이다.
도 1 내지 도 5를 참조하면, 우선 반응 공간(미도시) 내의 기판(11) 상에 호모렙틱 실리콘 전구체들(15')을 주입한다(S51).
상기 반응 공간은 기판(11) 상에 층 성장이 일어나도록 그 내부에서의 조건들이 조절될 수 있는 임의의 부피를 의미한다. 상기 반응 공간은 예를 들면 단일 웨이퍼 반응기 내의 반응 챔버일 수도 있으며 또는 증착이 여러 기판들 상에서 동시에 일어나는 배치(batch) 반응기 내의 반응 챔버일 수도 있다.
기판(11)은 그 표면 상에 금속 실리케이트 막을 증착하고자 하는 대상물을 지칭한다. 따라서, 본 발명에서 언급하는 기판(11)은 어떠한 임의의 물질로 구성된 층을 포함하는 대상물을 지칭한다. 예를 들어 기판(11)은 도전성 물질, 반도전성(semi-conductive) 물질 또는 절연성 물질로 구성된 층을 포함하는 대상물을 지 칭할 수 있다.
호모렙틱 실리콘 전구체(Homoleptic silicon precursor)는 실리콘을 중심으로 각각 연결된 리간드(ligand)가 모두 동일한 분자(또는 원자) 구조를 가지는 실리콘 전구체이다. 리간드로 작용하는 분자(또는 원자)는 실리콘 원자와 배위공유 결합을 할 때 전자쌍을 줄 수 있다. 상기 리간드는 실리콘을 중심으로 각각 대칭적으로 연결될 수 있다. 즉, 상기 리간드는 실리콘을 중심으로 각각 3차원 공간에서 또는 2차원 평면에서 대칭적으로 배치될 수 있다.
예를 들면, 상기 호모렙틱 실리콘 전구체는 Si(OC2H5)4 일 수 있다. 이 경우 실리콘을 중심으로 각각 연결된 리간드는 4개이며, 상기 리간드는 모두 동일한 OC2H5 의 분자 구조를 가진다.
또 다른 예를 들면, 상기 호모렙틱 실리콘 전구체는 Si(NCO)4 일 수 있다. 이 경우 실리콘을 중심으로 각각 연결된 리간드는 4개이며, 상기 리간드는 모두 동일한 NCO 의 분자 구조를 가진다.
또 다른 예를 들면, 상기 호모렙틱 실리콘 전구체는 Si[N(CH3)2]4 일 수 있다. 이 경우 실리콘을 중심으로 각각 연결된 리간드는 4개이며, 상기 리간드는 모두 동일한 N(CH3)2 의 분자 구조를 가진다.
또 다른 예를 들면, 상기 호모렙틱 실리콘 전구체는 SiCl4 일 수 있다. 이 경우 실리콘을 중심으로 각각 연결된 리간드는 4개이며, 상기 리간드는 모두 동일 한 Cl 의 원자 구조를 가진다.
상기 호모렙틱 실리콘 전구체는 실리콘을 중심으로 동일한 리간드가 각각 대칭적으로 연결되므로 실리콘과 리간드 사이의 결합 에너지가 3차원 공간에서(또는 2차원 평면에서) 대칭적이다. 따라서, 기판(11)의 표면에 호모렙틱 실리콘 전구체가 흡착, 결합 또는 탈착되는 정도가 균일한 효과를 기대할 수 있다. 이는 후속 공정에서 형성되는 금속 실리케이트 막 내의 실리콘 조성의 산포가 균일하게 되므로 바람직하다.
기판(11) 상에 주입된 호모렙틱 실리콘 전구체들(15') 중의 일부(15)는 기판(11)의 표면에 흡착된다(S51). 상기 흡착(adsorption)은 호모렙틱 실리콘 전구체들(15')의 분자들이 기판(11)의 표면에 물리적 및/또는 화학적으로 부착되는 것을 의미한다.
계속하여, 호모렙틱 실리콘 전구체들(15')중에서 기판(11)에 흡착되지 않은(미반응된) 여분의 호모렙틱 실리콘 전구체들은 비활성 가스(예를 들어, N2, He, Ar)를 사용하여 퍼지(purge)한다(S52). 따라서, 상기 퍼지 이후에는 기판(11)의 표면 상에는 흡착된 호모렙틱 실리콘 전구체(15)들만이 존재하게 된다.
계속하여, 흡착된 호모렙틱 실리콘 전구체들(15) 상에 금속 전구체들(20')을 주입한다(S53).
금속 전구체들(20')들은 하프늄 전구체들일 수 있으며, 예를 들어, Hf[N(CH 3)2]4, Hf[N(CH3)(C2H5)]4, Hf[N(C2H5)2]4, Hf(Ot-C4H9)4, Hf(BH4)4, Hf(Cp)[N(CH3)2]3, Hf(CH3Cp)[N(CH3)2]3, Hf(C2H5Cp)[N(CH302)3, 또는 Hf(Cp)[N(CH3)(C2H5)]3 일 수 있다.
또한 금속 전구체들(20')들은 지르코늄 전구체들일 수 있으며, 예를 들어, Zr[N(CH3)2]4, Zr[N(CH3)(C2H5)]4, Zr[N(C2H5)2]4, Zr(Ot-C4H9)4 또는 Zr(BH4)4 일 수 있다.
이 외에도 금속 전구체들(20')은 티타늄(Ti) 전구체들, 탄탈륨(Ta) 전구체들, 루세늄(Ru) 전구체들을 포함할 수 있다.
그러나, 본 발명에서 지칭되는 금속 전구체들(20')의 종류 및 화학 조성은 상기 예들에 한정되지 않으며, 당업자들에게 통상적으로 알려진 모든 금속 전구체들은 본 발명에 적용될 수 있다.
계속하여, 흡착된 호모렙틱 실리콘 전구체들(15) 상에 금속 전구체들(20') 중의 일부(20)가 기판(11) 및/또는 호모렙틱 실리콘 전구체들(15) 상에 흡착된다(S53).
그리고, 금속 전구체들(20') 중에서 기판(11) 및/또는 호모렙틱 실리콘 전구체들(15) 상에 흡착되지 않은(미반응된) 여분의 금속 전구체들은 비활성 가스(예를 들어, N2, He, Ar)를 사용하여 퍼지(purge)한다(S54). 따라서, 상기 퍼지 이후에는 기판(11)의 표면 상에는 흡착된 호모렙틱 실리콘 전구체(15)들과 흡착된 금속 전구체들(20)이 존재한다.
계속하여, 반응 공간(미도시) 내에 반응 가스를 공급하여 흡착된 금속 전구체들(20)과 흡착된 호모렙틱 실리콘 전구체(15) 및 상기 반응 가스가 서로 반응하 여 기판(11) 상에 금속 실리케이트 막을 형성하게 된다(S55). 상기 반응 가스는 물, 오존(O3) 및 산소(O2)의 플라즈마-여기된(plasma excited) 종들로 구성되는 군으로부터 선택되는 기상의 종들을 포함할 수 있다. 계속하여 상기 반응 공간 내에 공급된 반응 가스 중에서 미반응된 가스를 비활성 가스(예를 들어, N2, He, Ar)를 사용하여 퍼지(purge)한다(S56).
도 2 내지 도 5에서 설명한 상기 호모렙틱 실리콘 전구체, 상기 금속 전구체 및 상기 반응 가스가 상기 반응 공간 내에 주입되는 방향은 상기 금속 실리케이트 막이 기판(11) 상에 형성되는 표면과 평행한 방향(X2)이거나 수직한 방향(X1)일 수 있다.
만약, 상기 호모렙틱 실리콘 전구체, 상기 금속 전구체 및 상기 반응 가스가 상기 반응 공간 내에 주입되는 방향이 상기 X1 방향인 경우에는, 상기 호모렙틱 실리콘 전구체, 상기 금속 전구체 및 상기 반응 가스는 상기 X2 방향으로 확산되어 기판(11)의 표면 상에 흡착, 결합 또는 탈착되어 상기 금속 실리케이트 막이 형성된다.
상기 호모렙틱 실리콘 전구체는 실리콘을 중심으로 동일한 리간드가 각각 대칭적으로 연결되므로 실리콘과 리간드 사이의 결합 에너지가 3차원 공간에서(또는 2차원 평면에서) 대칭적이다. 따라서, 기판(11)의 표면에 호모렙틱 실리콘 전구체가 흡착, 결합 또는 탈착되는 정도가 X2 방향에 걸쳐 균일한 효과를 기대할 수 있다. 이는 후속 공정에서 형성되는 금속 실리케이트 막 내의 실리콘 조성의 산포가 균일하게 되므로 바람직하다.
도 2 내지 도 5에서 도시된 금속 실리케이트 막의 형성 방법은 원자층 증착 방법(Atomic Layer Deposition, ALD)을 포함한다. 원자층 증착 방법은 전구체들을 반응 공간 내에 주입하여 원자층 수준의 두께로 기판 상에 흡착하고 퍼지하는 단계들 이후에 반응 가스를 주입하여 소정의 박막을 형성하는 증착 방법이다. 본 명세서의 도면들에서는 단일 원자층이 표면 상에 흡착되는 구성을 도시하였으나, 이는 설명의 편의를 위함이며, 본 발명의 범위가 복수의 원자층이 기판의 표면 상에 흡착되는 경우도 포함할 수 있다는 것은 명백하다.
도 6은 본 발명의 일 실시예에 따른 금속 실리케이트 막을 형성하는 사이클을 보여주는 타이밍도이다.
도 6을 참조하면, 호모렙틱 실리콘 전구체를 제1시간(t1) 동안 주입하는 단계, 미반응된 호모렙틱 실리콘 전구체를 퍼지하기 위하여 비활성가스를 제2시간(t2) 동안 주입하는 단계, 금속 전구체를 제3시간(t3) 동안 주입하는 단계, 미반응된 금속 전구체를 퍼지하기 위하여 비활성가스를 제4시간(t4) 동안 주입하는 단계, 반응 가스를 제5시간(t5)동안 주입하는 단계, 및 미반응된 반응 가스를 제6시간(t6) 동안 주입하는 단계가 순차적으로 진행된다.
본 발명의 변형된 일 실시예에 따르면, 호모렙틱 실리콘 전구체를 제1시간(t1) 동안 주입하는 단계 및 미반응된 호모렙틱 실리콘 전구체를 퍼지하기 위하여 비활성가스를 제2시간(t2) 동안 주입하는 단계가 금속 전구체를 제3시간(t3) 동안 주입하는 단계, 및 미반응된 금속 전구체를 퍼지하기 위하여 비활성가스를 제4 시간(t4) 동안 주입하는 단계 이전에 순차적으로 복수회 반복될 수 있다.
또한, 본 발명의 변형된 다른 실시예에 따르면, 금속 전구체를 제3시간(t3) 동안 주입하는 단계, 및 미반응된 금속 전구체를 퍼지하기 위하여 비활성가스를 제4시간(t4) 동안 주입하는 단계가 호모렙틱 실리콘 전구체를 제1시간(t1) 동안 주입하는 단계 및 미반응된 호모렙틱 실리콘 전구체를 퍼지하기 위하여 비활성가스를 제2시간(t2) 동안 주입하는 단계 이후에 순차적으로 복수회 반복될 수 있다.
또한, 본 발명의 변형된 또 다른 실시예에 따르면, 호모렙틱 실리콘 전구체를 제1시간(t1) 동안 주입하는 단계, 미반응된 호모렙틱 실리콘 전구체를 퍼지하기 위하여 비활성가스를 제2시간(t2) 동안 주입하는 단계, 금속 전구체를 제3시간(t3) 동안 주입하는 단계, 미반응된 금속 전구체를 퍼지하기 위하여 비활성가스를 제4시간(t4) 동안 주입하는 단계, 반응 가스를 제5시간(t5)동안 주입하는 단계, 및 미반응된 반응 가스를 제6시간(t6) 동안 주입하는 단계로 구성되는 단위 사이클을 복수 회 반복 실시할 수 있다.
제2실시예
도 7은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 금속 실리케이트 막을 형성하는 방법을 도시하는 플로우 차트이며, 도 8 내지 도 11은 본 발명의 다른 실시예에 따른 금속 실리케이트 막을 형성하는 방법을 도시하는 단면도들이다.
도 7 내지 도 11을 참조하면, 우선 반응 공간(미도시) 내의 기판(11) 상에 금속 전구체들(20')을 주입한다(S41).
상기 반응 공간은 기판(11) 상에 층 성장이 일어나도록 그 내부에서의 조건들이 조절될 수 있는 임의의 부피를 의미한다. 상기 반응 공간은 예를 들면 단일 웨이퍼 반응기 내의 반응 챔버일 수도 있으며 또는 증착이 여러 기판들 상에서 동시에 일어나는 배치(batch) 반응기 내의 반응 챔버일 수도 있다.
기판(11)은 그 표면 상에 금속 실리케이트 막을 증착하고자 하는 대상물을 지칭한다. 따라서, 본 발명에서 언급하는 기판(11)은 어떠한 임의의 물질로 구성된 층을 포함하는 대상물을 지칭한다. 예를 들어 기판(11)은 도전성 물질, 반도전성(semi-conductive) 물질 또는 절연성 물질로 구성된 층을 포함하는 대상물을 지칭할 수 있다.
금속 전구체들(20')의 종류 및 화학 조성은 도 1 내지 도 5를 참조하여 이미 설명한 것과 동일하므로 여기에서는 그 설명을 생략한다.
기판(11) 상에 주입된 금속 전구체들(20') 중의 일부(20)는 기판(11)의 표면에 흡착된다(S41). 상기 흡착(adsorption)은 금속 전구체들(20') 의 분자들이 기판(11)의 표면에 물리적 및/또는 화학적으로 부착되는 것을 의미하며, 바람직하게는 화학적 흡착을 의미한다. 이하에서 언급하는 '흡착'이라는 용어는 모두 상기 내용을 반영한다.
계속하여, 금속 전구체들(20') 중에서 기판(11)에 흡착되지 않은(미반응된) 여분의 금속 전구체들은 비활성 가스(예를 들어, N2, He, Ar)를 사용하여 퍼 지(purge)한다(S452). 따라서, 상기 퍼지 이후에는 기판(11)의 표면 상에는 흡착된 금속 전구체들 (20)들만이 존재하게 된다.
계속하여, 흡착된 금속 전구체들(20) 상에 호모렙틱 실리콘 전구체들(15')을 주입한다(S43).
호모렙틱 실리콘 전구체(Homoleptic silicon precursor)는 실리콘을 중심으로 각각 연결된 리간드(ligand)가 모두 동일한 분자(또는 원자) 구조를 가지는 실리콘 전구체이다. 리간드로 작용하는 분자(또는 원자)는 실리콘 원자와 배위공유 결합을 할 때 전자쌍을 줄 수 있다. 상기 리간드는 실리콘을 중심으로 각각 대칭적으로 연결될 수 있다. 즉, 상기 리간드는 실리콘을 중심으로 각각 3차원 공간에서 또는 2차원 평면에서 대칭적으로 배치될 수 있다.
예를 들면, 상기 호모렙틱 실리콘 전구체는 Si(OC2H5)4 일 수 있다. 이 경우 실리콘을 중심으로 각각 연결된 리간드는 4개이며, 상기 리간드는 모두 동일한 OC2H5 의 분자 구조를 가진다.
또 다른 예를 들면, 상기 호모렙틱 실리콘 전구체는 Si(NCO)4 일 수 있다. 이 경우 실리콘을 중심으로 각각 연결된 리간드는 4개이며, 상기 리간드는 모두 동일한 NCO 의 분자 구조를 가진다.
또 다른 예를 들면, 상기 호모렙틱 실리콘 전구체는 Si[N(CH3)2]4 일 수 있다. 이 경우 실리콘을 중심으로 각각 연결된 리간드는 4개이며, 상기 리간드는 모 두 동일한 N(CH3)2 의 분자 구조를 가진다.
또 다른 예를 들면, 상기 호모렙틱 실리콘 전구체는 SiCl4 일 수 있다. 이 경우 실리콘을 중심으로 각각 연결된 리간드는 4개이며, 상기 리간드는 모두 동일한 Cl 의 원자 구조를 가진다.
상기 호모렙틱 실리콘 전구체는 실리콘을 중심으로 동일한 리간드가 각각 대칭적으로 연결되므로 실리콘과 리간드 사이의 결합 에너지가 3차원 공간에서(또는 2차원 평면에서) 대칭적이다. 따라서, 흡착된 금속 전구체들(20)의 표면 상에 호모렙틱 실리콘 전구체가 흡착, 결합 또는 탈착되는 정도가 균일한 효과를 기대할 수 있다. 이는 후속 공정에서 형성되는 금속 실리케이트 막 내의 실리콘 조성의 산포가 균일하게 되므로 바람직하다.
흡착된 금속 전구체들(20)의 표면 상에 주입된 호모렙틱 실리콘 전구체들(15') 중의 일부(15)는 기판(11) 및/또는 금속 전구체들(20)의 표면에 흡착된다(S43). 상기 흡착(adsorption)은 호모렙틱 실리콘 전구체들(15')의 분자들이 기판(11) 및/또는 금속 전구체들(20)의 표면에 물리적 및/또는 화학적으로 부착되는 것을 의미한다.
계속하여, 호모렙틱 실리콘 전구체들(15')중에서 기판(11) 및/또는 금속 전구체들(20)의 표면에 흡착되지 않은(미반응된) 여분의 호모렙틱 실리콘 전구체들은 비활성 가스(예를 들어, N2, He, Ar)를 사용하여 퍼지(purge)한다(S44). 따라서, 상기 퍼지 이후에는 기판(11)의 표면 상에는 흡착된 금속 전구체들(20) 및 흡착된 호 모렙틱 실리콘 전구체(15)들만이 존재하게 된다.
계속하여, 반응 공간(미도시) 내에 반응 가스를 공급하여 흡착된 금속 전구체들(20)과 흡착된 호모렙틱 실리콘 전구체(15) 및 상기 반응 가스가 서로 반응하여 기판(11) 상에 금속 실리케이트 막을 형성하게 된다(S45). 상기 반응 가스에 대한 설명은 도 1 내지 도 5를 참조하여 이미 설명한 것과 동일하므로 여기에서는 그 설명을 생략한다.
계속하여 상기 반응 공간 내에 공급된 반응 가스 중에서 미반응된 가스를 비활성 가스(예를 들어, N2, He, Ar)를 사용하여 퍼지(purge)한다(S46).
도 8 내지 도 11에서 설명한 상기 호모렙틱 실리콘 전구체, 상기 금속 전구체 및 상기 반응 가스가 상기 반응 공간 내에 주입되는 방향은 상기 금속 실리케이트 막이 기판(11) 상에 형성되는 표면과 평행한 방향(X2)이거나 수직한 방향(X1)일 수 있다.
만약, 상기 호모렙틱 실리콘 전구체, 상기 금속 전구체 및 상기 반응 가스가 상기 반응 공간 내에 주입되는 방향이 상기 X1 방향인 경우에는, 상기 호모렙틱 실리콘 전구체, 상기 금속 전구체 및 상기 반응 가스는 상기 X2 방향으로 확산되어 기판(11)의 표면 상에 흡착, 결합 또는 탈착되어 상기 금속 실리케이트 막이 형성된다.
상기 호모렙틱 실리콘 전구체는 실리콘을 중심으로 동일한 리간드가 각각 대칭적으로 연결되므로 실리콘과 리간드 사이의 결합 에너지가 3차원 공간에서(또는 2차원 평면에서) 대칭적이다. 따라서, 기판(11)의 표면에 호모렙틱 실리콘 전구체가 흡착, 결합 또는 탈착되는 정도가 X2 방향에 걸쳐 균일한 효과를 기대할 수 있다. 이는 후속 공정에서 형성되는 금속 실리케이트 막 내의 실리콘 조성의 산포가 균일하게 되므로 바람직하다.
도 2 내지 도 5에서 도시된 금속 실리케이트 막의 형성 방법은 원자층 증착 방법(Atomic Layer Deposition, ALD)을 포함한다. 원자층 증착 방법에 대한 설명은 도 1 내지 도 5를 참조하여 이미 설명한 것과 동일하므로 여기에서는 그 설명을 생략한다.
도 12는 본 발명의 다른 실시예에 따른 금속 실리케이트 막을 형성하는 사이클을 보여주는 타이밍도이다.
도 12을 참조하면, 금속 전구체를 제1시간(s1) 동안 주입하는 단계, 미반응된 금속 전구체를 퍼지하기 위하여 비활성가스를 제2시간(s2) 동안 주입하는 단계, 호모렙틱 실리콘 전구체를 제3시간(s3) 동안 주입하는 단계, 미반응된 호모렙틱 실리콘 전구체를 퍼지하기 위하여 비활성가스를 제4시간(s4) 동안 주입하는 단계, 반응 가스를 제5시간(s5)동안 주입하는 단계, 및 미반응된 반응 가스를 제6시간(s6) 동안 주입하는 단계가 순차적으로 진행된다.
본 발명의 변형된 일 실시예에 따르면, 금속 전구체를 제1시간(s1) 동안 주입하는 단계 및 미반응된 금속 전구체를 퍼지하기 위하여 비활성가스를 제2시간(s2) 동안 주입하는 단계가 금속 전구체를 호모렙틱 실리콘 전구체를 제3시간(s3) 동안 주입하는 단계, 및 미반응된 호모렙틱 실리콘 전구체를 퍼지하기 위하 여 비활성가스를 제4시간(s4) 동안 주입하는 단계 이전에 순차적으로 복수회 반복될 수 있다.
또한, 본 발명의 변형된 다른 실시예에 따르면, 금속 전구체를 호모렙틱 실리콘 전구체를 제3시간(s3) 동안 주입하는 단계, 및 미반응된 호모렙틱 실리콘 전구체를 퍼지하기 위하여 비활성가스를 제4시간(s4) 동안 주입하는 단계가 금속 전구체를 제1시간(s1) 동안 주입하는 단계 및 미반응된 금속 전구체를 퍼지하기 위하여 비활성가스를 제2시간(s2) 동안 주입하는 단계 이후에 순차적으로 복수회 반복될 수 있다.
또한, 본 발명의 변형된 또 다른 실시예에 따르면, 금속 전구체를 제1시간(s1) 동안 주입하는 단계, 미반응된 금속 전구체를 퍼지하기 위하여 비활성가스를 제2시간(s2) 동안 주입하는 단계, 호모렙틱 실리콘 전구체를 제3시간(s3) 동안 주입하는 단계, 미반응된 호모렙틱 실리콘 전구체를 퍼지하기 위하여 비활성가스를 제4시간(s4) 동안 주입하는 단계, 반응 가스를 제5시간(s5)동안 주입하는 단계, 및 미반응된 반응 가스를 제6시간(s6) 동안 주입하는 단계로 구성되는 단위 사이클을 복수 회 반복 실시할 수 있다.
제3실시예
도 13은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 금속 실리케이트 막의 증착 사이클을 보여주는 도면이고, 도 14는 본 발명의 다른 실시예에 따른 사이클별 반응 가스 공급 시간을 나타낸 도면이다.
앞에서 설명한 바와 같이 금속 실리케이트 막을 형성하는 방법은 반응 가스를 주입하는 단계를 포함한다. 상기 반응 가스는 오존 또는 산소와 같은 산화제의 특성을 가질 수 있다. 반응 가스의 농도 및 공급량을 증대시키게 되면, 금속 실리케이트 막 내의 불순물, 예컨대, 탄소 성분이 상기 반응 가스와 결합되어 제거되므로 금속 실리케이트 막 내의 불순물이 감소되어 누설 전류가 감소되는 효과를 얻을 수 있다. 나아가 금속 실리케이트 막의 증착 공정시 충분한 양의 반응 가스가 공급되면, 반응성이 개선되어 단차 도포 능력이 개선되는 효과도 얻을 수 있다.
그러나, 반응 가스의 공급 시간을 증대시키게 되면, 전체적인 증착 공정 시간이 상당 시간 증대되어, 제조비용이 상승되는 원인이 된다. 또한, 금속 실리케이트 막의 하부막이 금속 전극막일 경우, 산화제의 특성을 가지는 반응 가스의 공급량이 증대되면 상기 반응 가스가 상기 금속 전극막과 반응을 일으켜 금속 실리케이트 막과 금속 전극막 사이에 불필요한 산화막이 발생된다. 금속 실리케이트 막이 캐패시터의 유전막으로 구성되는 경우, 이러한 불필요한 산화막은 유전막의 유효 산화막 두께(Toxeq)를 증대시켜, 캐패시터의 전기적 특성을 저감시키는 원인으로 작용하게 된다.
한편, 본 발명의 변형된 실시예에서 도 6 및 도 12에 도시된 단계들로 구성된 단위 사이클을 복수 회 반복 실시하여 금속 실리케이트 막을 원자층 증착 방법으로 형성하는 구성을 이미 설명하였다.
도 13을 참조하면, 처음부터 소정 회까지의 초기 사이클과 상기 소정 회 이후의 후기 사이클로 전체 사이클이 구성된다.
도 14를 참조하면, (a)의 경우, 단위 사이클을 90회 반복하는 전체 사이클 동안 반응 가스를 주입하는 시간(도 6의 t5, 또는 도 12의 s5)은 동일하게(예를 들어, 30초) 진행할 수 있다.
(b)의 경우, 단위 사이클을 90회 반복하는 전체 사이클은 단위 사이클을 처음부터 20회 반복하는 초기 사이클과 상기 20회 이후의 후기 사이클로 구성된다. 초기 사이클 동안 반응 가스를 주입하는 시간(도 6의 t5, 또는 도 12의 s5)은 2초로 설정되며, 후기 사이클 동안 반응 가스를 주입하는 시간(도 6의 t5, 또는 도 12의 s5)은 30초로 설정된다. 즉, 처음부터 소정 회(20회)까지의 초기 사이클 동안에 상기 반응 가스를 공급하는 시간은 상기 소정 회(20회) 이후의 후기 사이클 동안에 상기 반응 가스를 공급하는 시간보다 상대적으로 짧다.
(c)의 경우, 단위 사이클을 90회 반복하는 전체 사이클은 단위 사이클을 처음부터 70회 반복하는 초기 사이클과 상기 70회 이후의 후기 사이클로 구성된다. 초기 사이클 동안 반응 가스를 주입하는 시간(도 6의 t5, 또는 도 12의 s5)은 2초로 설정되며, 후기 사이클 동안 반응 가스를 주입하는 시간(도 6의 t5, 또는 도 12의 s5)은 30초로 설정된다. 즉, 처음부터 소정 회(70회)까지의 초기 사이클 동안에 상기 반응 가스를 공급하는 시간은 상기 소정 회(70회) 이후의 후기 사이클 동안에 상기 반응 가스를 공급하는 시간보다 상대적으로 짧다.
이와 같이 본 발명의 변형된 실시예에 따르면, 금속 실리케이트 막을 원자층 증착 방법으로 형성하는 공정시, 초기 사이클은 상대적으로 적은 양의 반응 가스를 공급하고, 후기 사이클은 상대적으로 많은 양의 반응 가스를 공급한다.
이에 따라, 초기 사이클 진행시 하부막의 산화를 방지하여 산화 부산물 발생을 억제하고, 후기 사이클 진행시 충분량의 산화제(반응 가스)를 공급하여 유전막내의 불순물(탄소 성분)을 제거하여 누설원을 제거하고, 금속 실리케이트 막의 물질 성분비를 최적화하여 유전율을 상승시킬 수 있다. 또한, 반응 가스 공급 시간을 사이클별로 조절하므로써, 전체적인 금속 실리케이트 막 형성 공정 시간을 단축할 수 있다.
제4실시예
도 15는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 금속 실리케이트 막을 형성하는 방법을 도시하는 플로우 차트이며, 도 16 내지 도 17은 본 발명의 다른 실시예에 따른 금속 실리케이트 막을 형성하는 방법을 도시하는 단면도들이다.
도 15 내지 도 17을 참조하면, 우선 기판(11) 상에 금속 산화층(31)을 형성한다(S31). 금속 산화층(31)은 기판(11) 상에 전구체들을 주입하여 흡착시키는 단계; 미반응된 상기 전구체들을 퍼지하는 단계; 반응 가스들을 주입하여 상기 전구체들과 상기 반응 가스들이 반응하여 금속 산화층을 형성하는 단계; 미반응된 반응 가스들 및 부산물을 퍼지하는 단계;를 포함하는 원자층 증착 방법에 의해 형성될 수 있다.
예를 들어, 금속 산화층(31)은 산화 탄탈륨(Ta2O5)층, 산화 하프늄(HfO2)층, 산화 지르코늄(ZrO2)층, 또는 산화 알루미늄(Al2O3)층 등을 포함할 수 있다. 이 경우 상기 전구체들은 각각 Ta(OC2H5)5, Hf[(C2H5)(CH3)N]4, Zr[(C2H5)(CH3)N]4, Al(CH3)3 일 수 있다. 그러나 이러한 예들은 본 발명의 범위를 한정하지 않으면, 당업자들에게 통상적으로 알려진 모든 금속 산화층과 전구체는 모두 본 발명에 적용될 수 있다.
계속하여, 금속 산화층(31) 상에 호모렙틱 실리콘 전구체들을 주입하여 실리콘 산화층(15)을 형성할 수 있다(S32).
실리콘 산화층(15) 은 금속 산화층(31) 상에 호모렙틱 실리콘 전구체들을 주입하여 흡착시키는 단계; 미반응된 상기 호모렙틱 실리콘 전구체들을 퍼지하는 단계; 반응 가스들을 주입하여 상기 호모렙틱 실리콘 전구체들과 상기 반응 가스들이 반응하여 실리콘 산화층(15)을 형성하는 단계; 미반응된 반응 가스들 및 부산물을 퍼지하는 단계;를 포함하는 원자층 증착 방법에 의해 형성될 수 있다.
상기 호모렙틱 실리콘 전구체들의 구조 및 종류에 대한 설명은 도 1 내지 도 5를 참조하여 이미 설명한 것과 동일하므로 여기에서는 그 설명을 생략한다.
상기 호모렙틱 실리콘 전구체는 실리콘을 중심으로 동일한 리간드가 각각 대칭적으로 연결되므로 실리콘과 리간드 사이의 결합 에너지가 3차원 공간에서(또는 2차원 평면에서) 대칭적이다. 따라서, 기판 및/또는 하지막의 표면 상에 호모렙틱 실리콘 전구체가 흡착, 결합 또는 탈착되는 정도가 균일한 효과를 기대할 수 있다. 이는 후속 공정에서 형성되는 금속 실리케이트 막 내의 실리콘 조성의 산포가 균일 하게 되므로 바람직하다.
계속하여, 금속 산화층(31)을 형성하는 단계와 실리콘 산화층(15)을 형성하는 단계를 순차적으로 n회 (여기에서, 상기 n은 양의 정수) 이상 반복하여 금속 산화층(31) 상에 실리콘 산화층(15)이 적층된 구조가 상기 n회 반복하여 구성되는 다중막(41)을 형성한다(S33). 도 17에서는 상기 n이 2 인 경우를 도해하였지만, 상기 n은 임의의 양의 정수인 경우에 적용될 수 있다는 것은 명백하다.
계속하여, 다중막(41)에 열처리를 가하여 금속 산화층(31)과 실리콘 산화층(15)이 반응하여 금속 실리케이트 막을 형성한다(S35).
제5실시예
도 18는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 금속 실리케이트 막을 형성하는 방법을 도시하는 플로우 차트이며, 도 19 내지 도 20은 본 발명의 다른 실시예에 따른 금속 실리케이트 막을 형성하는 방법을 도시하는 단면도들이다.
도 18 내지 도 20을 참조하면, 우선 기판(11) 상에 호모렙틱 실리콘 전구체를 주입하여 실리콘 산화층(15)을 형성한다(S21).
실리콘 산화층(15) 은 기판(11) 상에 호모렙틱 실리콘 전구체들을 주입하여 흡착시키는 단계; 미반응된 상기 호모렙틱 실리콘 전구체들을 퍼지하는 단계; 반응 가스들을 주입하여 상기 호모렙틱 실리콘 전구체들과 상기 반응 가스들이 반응하여 실리콘 산화층(15)을 형성하는 단계; 미반응된 반응 가스들 및 부산물을 퍼지하는 단계;를 포함하는 원자층 증착 방법에 의해 형성될 수 있다.
상기 호모렙틱 실리콘 전구체들의 구조 및 종류에 대한 설명은 도 1 내지 도 5를 참조하여 이미 설명한 것과 동일하므로 여기에서는 그 설명을 생략한다.
상기 호모렙틱 실리콘 전구체는 실리콘을 중심으로 동일한 리간드가 각각 대칭적으로 연결되므로 실리콘과 리간드 사이의 결합 에너지가 3차원 공간에서(또는 2차원 평면에서) 대칭적이다. 따라서, 기판 및/또는 하지막의 표면 상에 호모렙틱 실리콘 전구체가 흡착, 결합 또는 탈착되는 정도가 균일한 효과를 기대할 수 있다. 이는 후속 공정에서 형성되는 금속 실리케이트 막 내의 실리콘 조성의 산포가 균일하게 되므로 바람직하다.
계속하여, 실리콘 산화층(15) 상에 금속 산화층(31)을 형성할 수 있다(S22).
금속 산화층(31)의 종류 및 형성 방법등은 도 15 내지 도 17을 참조하여 이미 설명한 것과 동일하므로 여기에서는 그 설명을 생략한다.
계속하여, 실리콘 산화층(15) 을 형성하는 단계와 금속 산화층(31)을 형성하는 단계를 순차적으로 n회 (여기에서, 상기 n은 양의 정수) 이상 반복하여 실리콘 산화층(15) 상에 금속 산화층(31) 이 적층된 구조가 상기 n회 반복하여 구성되는 다중막(51)을 형성한다(S23). 도 20에서는 상기 n이 2 인 경우를 도해하였지만, 상기 n은 임의의 양의 정수인 경우에 적용될 수 있다는 것은 명백하다.
계속하여, 다중막(51)에 열처리를 가하여 금속 산화층(31)과 실리콘 산화층(15)이 반응하여 금속 실리케이트 막을 형성한다(S25).
제6실시예
도 21은 본 발명의 기술적 사상에 의한 실시예에 따른 캐패시터의 형성 방법을 설명하기 위한 단면도이다.
도 21을 참조하면, 반도체 기판(100)상에 콘택 플러그(105)를 갖는 층간 절연막(110)을 형성한다. 반도체 기판(100)과 층간 절연막(110) 사이에 모스 트랜지스터와 같은 회로 소자 및 연결 부재가 형성되어 있을 수 있다. 또한, 상기 층간 절연막(110) 내에 형성되는 콘택 플러그(105)는 도전성 물질, 예를 들어 TiN막으로 형성될 수 있으며, 콘택 플러그(105)는 상기 모스 트랜지스터의 전극 영역 또는 상기 전극 영역과 전기적으로 연결되는 연결 부재와 콘택되도록 형성된다. 콘택 플러그(105)와 콘택되도록 층간 절연막(110) 상부에 하부 전극(115)을 형성한다. 하부 전극(115)은 그 표면적이 극대화될 수 있도록 3차원적인 형태, 예컨대 콘케이브(concave) 또는 실린더(cylinder) 형태로 형성될 수 있다. 이와 같은 하부 전극(115)은 자연 산화막의 발생으로 인한 캐패시턴스의 감소를 방지하기 위하여 금속 전극 예컨대, TiN와 같은 금속 질화막 또는 Ru 및 Pt와 같은 귀금속막으로 형성될 수 있다. 이때, 상기 하부 전극(115) 사이의 층간 절연막(110) 표면은 에치 스톱퍼(120)로 덮여 있을 수 있다.
그 후, 하부 전극(115) 및 에치 스톱퍼(120) 표면에 유전막(125)을 형성한다. 상기 유전막(125)은 유전율이 높으며 누설 전류면에서 안정한 금속 실리케이트 막으로 형성될 수 있다. 예를 들어, 금속 실리케이트 막은 HfxSi1 - xO2, ZrySi1 - yO2 또 는 이들의 조합(여기에서, 상기 x 및 y는 0보다 크고 1보다 작은 값을 가지는 실수)으로 구성될 수 있으며, 도 1 내지 도 20에서 도해한 금속 실리케이트 막의 형성 방법에 의해 구현될 수 있다.
유전막(125) 상에 도전막(130)을 형성하며, 도전막(130)은 캐패시터의 상부 전극을 구성한다.
캐패시터의 용량을 증대시키기 위하여 표면적을 넓히기 위하여 캐패시터의 높이가 증대된다. 따라서, 유전막(125)을 증착하기 위하여 우수한 단차 도포성이 요구된다. 이를 위하여 금속 실리케이트 막으로 구성되는 유전막(125)은 원자층 증착 방법에 의하여 형성될 수 있으며, 우수한 단차 도포성을 확보하기 위하여 본 발명의 실시예에 따른 금속 실리케이트 막의 형성 방법이 사용될 수 있다.
도 22는 호모렙틱 실리콘 전구체를 사용하여 캐패시터의 유전막을 형성하는 과정의 일부를 도해한 단면도이며, 도 23은 헤테로렙틱 실리콘 전구체를 사용하여 캐패시터의 유전막을 형성하는 과정의 일부를 도해한 단면도이다.
도 22 및 도 23은 도 21의 점선영역(A)에 대응하는 부분을 확대한 단면도들이다.
도 22를 참조하면, 하부 전극(115) 상에 금속 산화층(122)를 형성한 후, 금속 산화층(122) 상에 호모렙틱 실리콘 전구체들을 주입한다. 상기 호모렙틱 실리콘 전구체들의 일부(124)는 금속 산화층(122) 상에 흡착된다.
상기 호모렙틱 실리콘 전구체들의 구조 및 종류에 대한 설명은 도 1 내지 도 5를 참조하여 이미 설명한 것과 동일하므로 여기에서는 그 설명을 생략한다.
호모렙틱 실리콘 전구체들은 반도체 기판(100)의 주평면에 평행한 방향인 X1 방향으로 주입되며, 반도체 기판(100)의 주평면에 수직인 방향인 X2 방향으로 확산되어 금속 산화층(122) 상에 흡착된다.
상기 호모렙틱 실리콘 전구체는 실리콘을 중심으로 동일한 리간드가 각각 연결되므로(바람직하게는 대칭적으로 연결되므로) 실리콘과 리간드 사이의 결합 에너지가 3차원 공간에서(또는 2차원 평면에서) 대칭적이다. 따라서, 금속 산화층(122)의 표면에 호모렙틱 실리콘 전구체가 흡착, 결합 또는 탈착되는 정도가 X2 방향에 걸쳐(구체적으로 상부 영역(T)과 하부 영역(B)에 걸쳐) 균일한 효과를 기대할 수 있다. 이는 후속 공정에서 형성되는 금속 실리케이트 막 내의 실리콘 조성의 산포가 균일하게 되므로 바람직하다.
금속 산화층(122) 및 흡착된 실리콘 전구체(124)는 후속의 공정(반응 가스 공급 및/또는 열처리)에 의하여 상호 반응하여 금속 실리케이트 막으로 구성되는 유전막(도 21의 125)을 형성한다.
도 24는 헤테로렙틱 실리콘 전구체의 분자 구조를 도해한 도면이다.
도 24를 참조하면, 헤테로렙틱 실리콘 전구체(3-DMASiH)는 실리콘을 중심으로 연결된 리간드가 동일하지 않으므로, 실리콘과 리간드 사이의 결합 에너지가 3차원 공간에서 대칭적이지 않게 된다. 구체적으로, 실리콘과 질소 사이의 결합 에너지는 470 kJ/mol 이며, 실리콘과 수소 사이의 결합 에너지는 299 kJ/mol 이므로, 실리콘과 수소 사이의 결합은 상대적으로 용이하게 분리된다. 따라서, 헤테로렙틱 실리콘 전구체는 3차원 공간 상에서 선택적으로 흡착, 결합 및 탈착이 발생하므로, 도 23을 참조하면, 금속 산화층(122)의 표면에 헤테로렙틱 실리콘 전구체가 흡착, 결합 또는 탈착되는 정도가 X2 방향에 걸쳐(구체적으로 상부 영역(T)과 하부 영역(B)에 걸쳐) 불균일하게 된다. 이는 후속 공정에서 형성되는 금속 실리케이트 막 내의 실리콘 조성의 산포가 불균일하게 되므로 바람직하지 못하다.
도 25는 실리콘 전구체들의 종류에 따른 캐패시터 유전막의 유효 산화막 두께(Toxeq)를 비교한 그래프이다.
도 25를 참조하면, 헤테로렙틱 실리콘 전구체를 사용하여 형성된 금속 실리케이트 막으로 구성된 유전막을 사용한 경우, 헤테로렙틱 실리콘 전구체의 주입 시간이 증대될수록 유전막의 유효 산화막 두께(Toxeq)가 상대적으로 급격히 증가하여, 캐패시터의 전기적 특성이 저감된다.
이와 대조적으로, 호모렙틱 실리콘 전구체를 사용하여 형성된 금속 실리케이트 막으로 구성된 유전막을 사용한 경우, 호모렙틱 실리콘 전구체의 주입 시간이 증대될수록 유전막의 유효 산화막 두께(Toxeq)가 상대적으로 완만하게 증가하여, 캐패시터의 전기적 특성이 양호하게 된다.
이러한 현상은 도 22 및 도 23에서 각각 비교한 실리콘 전구체의 흡착 현상의 차이에 기인하는 것으로 판단된다. 즉, 헤테로렙틱 실리콘 전구체의 경우, 캐패시터의 상부 영역과 하부 영역에 불균일하게 흡착되지만, 호모렙틱 실리콘 전구체의 경우, 캐패시터의 상부 영역과 하부 영역에 균일하게 흡착되기 때문인 것으로 판단된다.
도 26은 실리콘 전구체들의 종류에 따른 캐패시터 유전막의 누설 전류를 비 교한 그래프이다.
도 26을 참조하면, 헤테로렙틱 실리콘 전구체를 사용하여 형성된 금속 실리케이트 막으로 구성된 유전막을 사용한 경우, 캐패시터 유전막의 누설 전류가 상대적으로 높다.
이와 대조적으로, 호모렙틱 실리콘 전구체를 사용하여 형성된 금속 실리케이트 막으로 구성된 유전막을 사용한 경우, 캐패시터 유전막의 누설 전류가 상대적으로 낮아, 캐패시터의 전기적 특성이 양호하게 된다.
이러한 차이점의 원인은 도 22 및 도 23에서 각각 비교한 실리콘 전구체의 흡착 현상의 차이에 기인하는 것으로 판단된다. 즉, 헤테로렙틱 실리콘 전구체의 경우, 캐패시터의 상부 영역과 하부 영역에 불균일하게 흡착되지만, 호모렙틱 실리콘 전구체의 경우, 캐패시터의 상부 영역과 하부 영역에 균일하게 흡착되기 때문인 것으로 판단된다.
제7실시예
도 27은 본 발명의 기술적 사상에 의한 실시예에 따른 트랜지스터용 게이트의 형성 방법을 설명하기 위한 단면도이다.
도 27을 참조하면, 전계 효과 트랜지스터의 단면이 도시된다. 트랜지스터는 높은 농도로 p 도핑된 실리콘 기판(210)을 포함한다. 실리콘 기판(210)은 n 도핑된 실리콘 소스(230)과 n 도핑된 실리콘 드레인(240)이 형성되고, 그 사이에 채널 영역(220)이 존재한다. 게이트 유전체(260)는 채널 영역(220) 상에 위치한다. 도전막 으로 구성된 게이트 전극(250)은 게이트 유전체(260) 상에 위치하여, 매개된 게이트 유전체(260)에 의해 채널 영역(220)으로부터 분리된다. 게이트 유전체(260)는 유전율이 높으며 누설 전류면에서 안정한 금속 실리케이트 막으로 형성될 수 있다. 예를 들어, 금속 실리케이트 막은 HfxSi1-xO2, ZrySi1-yO2 또는 이들의 조합(여기에서, 상기 x 및 y는 0보다 크고 1보다 작은 값을 가지는 실수)으로 구성될 수 있으며, 도 1 내지 도 20에서 도해한 금속 실리케이트 막의 형성 방법에 의해 구현될 수 있다.
제8실시예
도 28은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 카드(400)를 보여주는 개략도이다.
도 28을 참조하면, 제어기(410)와 메모리(420)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(410)의 명령에 따라서, 메모리(420)와 제어기(410)는 데이타를 주고받을 수 있다. 이에 따라, 카드(400)는 메모리(420)에 데이타를 저장하거나 또는 메모리(420)로부터 데이타를 외부로 출력할 수 있다.
메모리(420)는 도 1 내지 도 27에서 설명한 금속 실리케이트 막을 사용한 메모리 소자를 포함할 수 있다. 여기에 사용되는 메모리 소자는 그 종류에 제한되지 않고, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 상전이 메모리(phase change RAM; PRAM) 등을 포함할 수 있다.
이러한 카드(400)는 다양한 휴대용 전자 장치, 예컨대 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드에 이용될 수 있다.
도 29는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 시스템(500)을 보여주는 블록도이다.
도 29를 참조하면, 프로세서(510), 입/출력 장치(530) 및 메모리(520)는 버스(bus, 540)를 이용하여 서로 데이타 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고, 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 시스템(500)의 데이타를 입력 또는 출력하는데 이용될 수 있다. 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이타를 교환할 수 있다.
메모리(520)는 프로세서(510)의 동작을 위한 코드 및 데이타를 저장할 수 있다. 메모리(520)는 도 1 내지 도 27에서 설명한 금속 실리케이트 막을 사용한 메모리 소자를 포함할 수 있다. 여기에 사용되는 메모리 소자는 그 종류에 제한되지 않고, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 상전이 메모리(phase change RAM; PRAM) 등을 포함할 수 있다.
예를 들어, 이러한 시스템(500)은 다양한 휴대용 전자 장치, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 금속 실리케이트 막을 형성하는 방법을 도시하는 플로우 차트이며;
도 2 내지 도 5은 본 발명의 일 실시예에 따른 금속 실리케이트 막을 형성하는 방법을 도시하는 단면도들이며;
도 6은 본 발명의 일 실시예에 따른 금속 실리케이트 막을 형성하는 사이클을 보여주는 타이밍도이며;
도 7은 본 발명의 다른 실시예에 따른 금속 실리케이트 막을 형성하는 방법을 도시하는 플로우 차트이며,
도 8 내지 도 11은 본 발명의 다른 실시예에 따른 금속 실리케이트 막을 형성하는 방법을 도시하는 단면도들이며;
도 12는 본 발명의 다른 실시예에 따른 금속 실리케이트 막을 형성하는 사이클을 보여주는 타이밍도이며;
도 13은 본 발명의 실시예에 따른 금속 실리케이트 막의 증착 사이클을 보여주는 도면이며;
도 14는 본 발명의 실시예에 따른 사이클별 반응 가스 공급 시간을 나타낸 도면이며;
도 15는 본 발명의 다른 실시예에 따른 금속 실리케이트 막을 형성하는 방법을 도시하는 플로우 차트이며;
도 16 내지 도 17은 본 발명의 다른 실시예에 따른 금속 실리케이트 막을 형 성하는 방법을 도시하는 단면도들이며;
도 18는 본 발명의 다른 실시예에 따른 금속 실리케이트 막을 형성하는 방법을 도시하는 플로우 차트이며,
도 19 내지 도 20은 본 발명의 다른 실시예에 따른 금속 실리케이트 막을 형성하는 방법을 도시하는 단면도들이며;
도 21은 본 발명의 실시예에 따른 캐패시터의 형성 방법을 설명하기 위한 단면도이며;
도 22는 호모렙틱 실리콘 전구체를 사용하여 캐패시터의 유전막을 형성하는 과정의 일부를 도해한 단면도이며;
도 23은 헤테로렙틱 실리콘 전구체를 사용하여 캐패시터의 유전막을 형성하는 과정의 일부를 도해한 단면도이며;
도 24는 헤테로렙틱 실리콘 전구체의 분자 구조를 도해한 도면이며;
도 25는 실리콘 전구체들의 종류에 따른 캐패시터 유전막의 유효 산화막 두께(Toxeq)를 비교한 그래프이며;
도 26은 실리콘 전구체들의 종류에 따른 캐패시터 유전막의 누설 전류를 비교한 그래프이며;
도 27은 본 발명의 실시예에 따른 트랜지스터용 게이트의 형성 방법을 설명하기 위한 단면도이며;
도 28은 본 발명의 다른 실시예에 따른 카드를 보여주는 개략도이며; 그리고,
도 29는 본 발명의 다른 실시예에 따른 시스템을 보여주는 블록도이다.

Claims (10)

  1. 실리콘을 중심으로 각각 연결된 리간드가 모두 동일한 분자 구조를 가지는 호모렙틱(homoleptic) 실리콘 전구체를 사용하여 금속 실리케이트 막을 형성하는 금속 실리케이트 막의 형성 방법으로서,
    상기 호모렙틱 실리콘 전구체는 상기 리간드가 상기 실리콘을 중심으로 대칭적으로 배치되는 전구체이며,
    기판 상에 상기 호모렙틱 실리콘 전구체와 금속 전구체를 순차적으로 공급하거나, 또는 상기 금속 전구체와 상기 호모렙틱 실리콘 전구체를 순차적으로 공급하며,
    상기 공급된 상기 금속 전구체와 상기 호모렙틱 실리콘 전구체가 하부층 상에 콘포말한 층을 형성하도록, 상기 호모렙틱 실리콘 전구체와 상기 금속 전구체 중 상기 하부층 상에 흡착되거나 반응하지 않은 상기 호모렙틱 실리콘 전구체와 상기 금속 전구체의 잔류물이 퍼지되며,
    흡착된 상기 호모렙틱 실리콘 전구체와 흡착된 상기 금속 전구체와 반응 가스가 서로 반응하여 상기 금속 실리케이트 막을 형성하도록 상기 반응 가스가 주입되고,
    상기 반응 가스는 제1 사이클 및 상기 제1 사이클 이후의 제2 사이클로 구성되는 총 사이클 내에서 주입되며, 상기 제1 사이클의 기간이 상기 제2 사이클의 기간보다 짧은 것을 특징으로 하는 금속 실리케이트 막의 형성 방법.
  2. 제1항에 있어서,
    상기 제1 사이클 및 상기 제2 사이클은 각각 상기 호모렙틱 실리콘 전구체의 공급, 제1 퍼징, 상기 금속 전구체의 공급, 제2 퍼징, 상기 반응 가스의 공급 및 제3 퍼징을 순차적으로 수행하는 단계를 포함하거나,
    상기 제1 사이클 및 상기 제2 사이클은 각각 상기 금속 전구체의 공급, 제1 퍼징, 상기 호모렙틱 실리콘 전구체의 공급, 제2 퍼징, 상기 반응 가스의 공급 및 제3 퍼징을 순차적으로 수행하는 단계를 포함하는 것을 특징으로 하는 금속 실리케이트 막의 형성 방법.
  3. 제1항에 있어서,
    상기 호모렙틱 실리콘 전구체는 Si(OC2H5)4 인 것을 특징으로 하는 금속 실리케이트 막의 형성 방법.
  4. 제1항에 있어서,
    상기 호모렙틱 실리콘 전구체는 Si(NCO)4 인 것을 특징으로 하는 금속 실리케이트 막의 형성 방법.
  5. 제1항에 있어서,
    상기 호모렙틱 실리콘 전구체는 SiCl4 인 것을 특징으로 하는 금속 실리케이트 막의 형성 방법.
  6. 제1항에 있어서,
    상기 호모렙틱 실리콘 전구체는 Si[N(CH3)2]4 인 것을 특징으로 하는 금속 실리케이트 막의 형성 방법.
  7. 제1항에 있어서,
    상기 금속 실리케이트 막의 형성 방법은
    (a) 상기 기판 상에 상기 호모렙틱 실리콘 전구체를 공급하여 상기 기판 상에 실리콘 산화층을 형성하는 단계;
    (b) 상기 실리콘 산화층 상에 금속 산화층을 형성하는 단계;
    (c) 상기 단계 (a) 및 단계 (b) 를 순차적으로 n회(여기에서, 상기 n은 양의 정수) 반복하여 상기 실리콘 산화층 상에 상기 금속 산화층이 적층된 구조가 반복하여 구성되는 다중막을 형성하는 단계; 및
    (d) 상기 다중막에 열처리를 가하여 상기 금속 실리케이트 막을 형성하는 단계;를 포함하는 원자층 증착 방법인 것을 특징으로 하는 금속 실리케이트 막의 형성 방법.
  8. 제1항에 있어서,
    상기 금속 실리케이트 막의 형성 방법은
    (a) 상기 기판 상에 금속 산화층을 형성하는 단계;
    (b) 상기 금속 산화층 상에 상기 호모렙틱 실리콘 전구체를 공급하여 상기 금속 산화층 상에 실리콘 산화층을 형성하는 단계;
    (c) 상기 단계 (a) 및 단계 (b) 를 순차적으로 n회(여기에서, 상기 n은 양의 정수) 반복하여 상기 금속 산화층 상에 상기 실리콘 산화층이 적층된 구조가 반복하여 구성되는 다중막을 형성하는 단계; 및
    (d) 상기 다중막에 열처리를 가하여 상기 금속 실리케이트 막을 형성하는 단계;를 포함하는 원자층 증착 방법인 것을 특징으로 하는 금속 실리케이트 막의 형성 방법.
  9. 제1항에 있어서,
    상기 금속 실리케이트 막의 형성 방법은
    (a) 상기 기판 상에 금속 전구체들을 공급하여 상기 기판 상에 상기 금속 전구체들의 일부를 흡착시키고, 상기 금속 전구체들 중에서 상기 기판에 흡착되지 않은 여분의 금속 전구체들을 퍼지하는 단계;
    (b) 상기 단계 (a)를 n회 (여기에서, 상기 n은 양의 정수) 반복하는 단계;
    (c) 상기 흡착된 금속 전구체들 상에 상기 호모렙틱 실리콘 전구체들을 공급하여 상기 흡착된 금속 전구체들 상에 상기 호모렙틱 실리콘 전구체들의 일부를 흡착시키고, 상기 호모렙틱 실리콘 전구체들 중에서 상기 금속 전구체들 상에 흡착되지 않은 여분의 호모렙틱 전구체들을 퍼지하는 단계;
    (d) 상기 단계 (c)를 m회 (여기에서, 상기 m은 양의 정수) 반복하는 단계;
    (e) 반응 가스를 공급하여 상기 흡착된 호모렙틱 실리콘 전구체들, 상기 흡착된 금속 전구체 및 상기 반응 가스가 서로 반응하여 상기 금속 실리케이트 막을 형성하는 단계; 및
    (f) 상기 반응 가스 중에서 반응하지 않은 가스를 퍼지하는 단계;를 포함하는 원자층 증착 방법인 것을 특징으로 하는 금속 실리케이트 막의 형성 방법.
  10. 제1항에 있어서,
    상기 금속 실리케이트 막의 형성 방법은
    (a) 상기 기판 상에 호모렙틱 실리콘 전구체들을 공급하여 상기 기판 상에 상기 호모렙틱 실리콘 전구체들의 일부를 흡착시키고, 상기 호모렙틱 실리콘 전구체들 중에서 상기 기판에 흡착되지 않은 여분의 호모렙틱 실리콘 전구체들을 퍼지하는 단계;
    (b) 상기 단계 (a)를 n회 (여기에서, 상기 n은 양의 정수) 반복하는 단계;
    (c) 상기 흡착된 호모렙틱 실리콘 전구체들 상에 상기 금속 전구체들을 공급하여 상기 흡착된 호모렙틱 실리콘 전구체들 상에 상기 금속 전구체들의 일부를 흡착시키고, 상기 금속 전구체들 중에서 상기 호모렙틱 실리콘 전구체들 상에 흡착되지 않은 여분의 금속 전구체들을 퍼지하는 단계;
    (d) 상기 단계 (c)를 m회 (여기에서, 상기 m은 양의 정수) 반복하는 단계;
    (e) 반응 가스를 공급하여 상기 흡착된 금속 전구체, 상기 흡착된 호모렙틱 실리콘 전구체들 및 상기 반응 가스가 서로 반응하여 상기 금속 실리케이트 막을 형성하는 단계; 및
    (f) 상기 반응 가스 중에서 반응하지 않은 가스를 퍼지하는 단계;를 포함하는 원자층 증착 방법인 것을 특징으로 하는 금속 실리케이트 막의 형성 방법.
KR1020090103565A 2009-10-29 2009-10-29 금속 실리케이트 막의 형성 방법 및 이를 이용한 반도체 소자의 형성 방법 KR101584100B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090103565A KR101584100B1 (ko) 2009-10-29 2009-10-29 금속 실리케이트 막의 형성 방법 및 이를 이용한 반도체 소자의 형성 방법
US12/909,947 US8258064B2 (en) 2009-10-29 2010-10-22 Methods of forming a metal silicate layer and methods of fabricating a semiconductor device including the metal silicate layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090103565A KR101584100B1 (ko) 2009-10-29 2009-10-29 금속 실리케이트 막의 형성 방법 및 이를 이용한 반도체 소자의 형성 방법

Publications (2)

Publication Number Publication Date
KR20110046872A KR20110046872A (ko) 2011-05-06
KR101584100B1 true KR101584100B1 (ko) 2016-01-13

Family

ID=43925890

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090103565A KR101584100B1 (ko) 2009-10-29 2009-10-29 금속 실리케이트 막의 형성 방법 및 이를 이용한 반도체 소자의 형성 방법

Country Status (2)

Country Link
US (1) US8258064B2 (ko)
KR (1) KR101584100B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130113085A1 (en) * 2011-11-04 2013-05-09 Applied Materials, Inc. Atomic Layer Deposition Of Films Using Precursors Containing Hafnium Or Zirconium
TWI559381B (zh) * 2013-02-19 2016-11-21 應用材料股份有限公司 金屬合金薄膜的原子層沉積
KR101993355B1 (ko) * 2013-03-13 2019-09-30 삼성전자주식회사 반도체 장치의 제조 방법
KR102052664B1 (ko) 2013-03-15 2019-12-06 삼성전자주식회사 트리알킬실란 계열의 실리콘 전구체 및 이를 이용하는 박막 형성 방법
KR102363899B1 (ko) 2014-01-13 2022-02-15 어플라이드 머티어리얼스, 인코포레이티드 공간적인 원자 층 증착에 의한 자기-정렬 이중 패터닝
KR102494126B1 (ko) 2016-04-26 2023-02-02 삼성전자주식회사 커패시터를 포함하는 반도체 소자
US11401599B2 (en) * 2018-06-18 2022-08-02 Applied Materials, Inc. Erosion resistant metal silicate coatings

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009170439A (ja) 2008-01-10 2009-07-30 Panasonic Corp ゲート絶縁膜の形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4102072B2 (ja) 2002-01-08 2008-06-18 株式会社東芝 半導体装置
US6858547B2 (en) * 2002-06-14 2005-02-22 Applied Materials, Inc. System and method for forming a gate dielectric
TW200408015A (en) 2002-08-18 2004-05-16 Asml Us Inc Atomic layer deposition of high K metal silicates
JP2005322668A (ja) * 2004-05-06 2005-11-17 Renesas Technology Corp 成膜装置および成膜方法
US20050252449A1 (en) * 2004-05-12 2005-11-17 Nguyen Son T Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system
KR100809685B1 (ko) * 2005-09-13 2008-03-06 삼성전자주식회사 유전막, 이 유전막 제조방법 및 이를 이용한 ｍｉｍ캐패시터의 제조방법
US7425761B2 (en) * 2005-10-28 2008-09-16 Samsung Electronics Co., Ltd. Method of manufacturing a dielectric film in a capacitor
US7795160B2 (en) 2006-07-21 2010-09-14 Asm America Inc. ALD of metal silicate films
US7776765B2 (en) * 2006-08-31 2010-08-17 Micron Technology, Inc. Tantalum silicon oxynitride high-k dielectrics and metal gates
US8507389B2 (en) * 2009-07-17 2013-08-13 Applied Materials, Inc. Methods for forming dielectric layers

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009170439A (ja) 2008-01-10 2009-07-30 Panasonic Corp ゲート絶縁膜の形成方法

Also Published As

Publication number Publication date
KR20110046872A (ko) 2011-05-06
US20110104907A1 (en) 2011-05-05
US8258064B2 (en) 2012-09-04

Similar Documents

Publication Publication Date Title
KR102636173B1 (ko) 원자층 증착에 의해 기판 상에 전이 금속 니오븀 질화물막을 형성하기 위한 방법 및 관련 반도체 소자 구조물
KR101584100B1 (ko) 금속 실리케이트 막의 형성 방법 및 이를 이용한 반도체 소자의 형성 방법
KR100584996B1 (ko) 산화하프늄과 산화알루미늄이 혼합된 유전막을 갖는캐패시터 및 그 제조 방법
TWI394203B (zh) 利用原子層沉積法形成氮化鈦薄膜之方法
KR100640654B1 (ko) ＺｒＯ2 박막 형성 방법 및 이를 포함하는 반도체 메모리소자의 커패시터 제조 방법
KR100716652B1 (ko) 나노컴포지트 유전막을 갖는 캐패시터 및 그의 제조 방법
KR101929224B1 (ko) 반도체 소자의 제조 방법
TW201824597A (zh) 關聯電子材料中之摻雜劑濃度控制
JP2007150242A (ja) 半導体素子のキャパシタ製造方法
KR100703833B1 (ko) 이중 유전막을 구비한 캐패시터의 제조 방법
KR102635125B1 (ko) 증착 억제제 및 이를 이용한 유전막 형성 방법
US7425761B2 (en) Method of manufacturing a dielectric film in a capacitor
KR20140114480A (ko) 박막 형성 방법
US10062699B1 (en) Capacitor for semiconductor memory element and method for manufacturing the same
KR102052664B1 (ko) 트리알킬실란 계열의 실리콘 전구체 및 이를 이용하는 박막 형성 방법
KR100716642B1 (ko) 캐패시터의 유전막 및 그의 제조방법
KR20070106286A (ko) 루틸구조로 결정화된 티타늄산화막의 형성 방법 및 그를이용한 캐패시터의 제조 방법
KR100744656B1 (ko) 캐패시터 제조 방법
KR100753037B1 (ko) 캐패시터 및 캐패시터 제조 방법
US20210066592A1 (en) Deposition Of Metal-Organic Oxide Films
KR100794718B1 (ko) 엠아이엠 캐패시터 형성방법
KR20050067454A (ko) 인시츄 오존처리와 원자층증착법을 이용한 유전막 제조방법
KR100604665B1 (ko) 하프늄이 함유된 유전막을 갖는 캐패시터 및 그 제조 방법
KR20070114519A (ko) 캐패시터의 유전막 및 그 제조 방법과 이를 이용한 반도체소자의 캐패시터 및 그 제조 방법
KR100582405B1 (ko) 캐패시터 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 5