KR100582405B1 - 캐패시터 및 그 제조 방법 - Google Patents

Abstract

본 발명은 하부전극과 유전막의 계면에 기생산화물층이 형성되는 것을 방지할 수 있는 캐패시터의 제조 방법을 제공하기 위한 것으로, 본 발명은 하부전극을 형성하는 단계, 상기 하부전극 상에 산화배리어층(AlTi)을 형성하는 단계, 상기 산화배리어층 상에 하프늄과 알루미늄이 혼합된 유전막을 형성하는 단계, 상기 유전막내에 잔류하는 불순물을 제거하기 위한 후처리 단계, 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하고, 이와 같은 본 발명은 HfAlO가 갖는 높은 유전상수 및 낮은 누설전류특성을 이용하면서도 하부전극과 HfAlO 사이에 내산화성이 우수한 AlTi층을 형성해주어 하부전극과 HfAlO 사이에 기생캐패시터가 형성되는 것을 방지할 수 있는 효과가 있다.

캐패시터, AlTi, HfAlO, 내산화성, 하프늄, ALD

Description

캐패시터 및 그 제조 방법{CAPACITOR AND METHOD FOR FABRICATING THE SAME}

도 1은 종래기술에 따른 Hf_xAl_yO_z 캐패시터의 구조를 도시한 도면,

도 2는 본 발명의 실시예에 따른 캐패시터의 구조를 도시한 도면,

도 3a 내지 도 3d는 도 2에 도시된 캐패시터의 제조 방법을 도시한 공정 단면도,

도 4는 AlTi_x의 증착메카니즘을 나타낸 도면,

도 5는 Hf_xAl_yO_z의 증착메카니즘을 나타낸 도면.

* 도면의 주요 부분에 대한 부호의 설명

21 : 하부전극 22 : AlTi_x

23 : Hf_xAl_yO_z 24 : 상부전극

본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.

반도체소자가 미세화됨에 따라 캐패시터의 캐패시턴스값(Cs)을 확보하는 문제는 DRAM를 개발하는 공정에서 가장 핵심적인 공정중의 하나이다.

일반적인 ONO을 이용하는 캐패시터에서 Cs를 확보하기 위해 캐패시터의 표면적을 넓히는 방법을 이용하고 있으며, 그 하나의 방법이 캐패시터의 높이를 증가시키는 방법이다. 그러나, 캐패시터의 높이를 증가시키는 방법은 후속 금속배선을 위한 콘택의 깊이가 높아져 콘택형성을 위한 마스크 및 식각공정의 공정마진이 급격히 감소하는 문제가 있다.

이를 해결하기 위해 캐패시터의 유전막을 고유전상수(High k)를 갖는 유전막으로 대체하는 방법이 제안되었다. 상기 고유전상수를 갖는 유전막은 ALD를 이용한 Al₂O₃, HfO₂가 제안되었다. 이에 따라 캐패시터의 전극구조를 SIS(Silicon Insulator Silicon)에서 MIM(Meta Insulator Metal) 구조로 변화시켜 기생캐패시턴스를 감소시키고, 이로써 Cs를 확보하는 방향으로 공정이 개발되고 있다.

상기 HfO₂는 유전상수(k)가 25 정도로 매우 커서 Cs 확보에 유리하나, 낮은 결정화 온도 및 두께 증가에 따라 결정화가 진행되어 누설전류가 증가하는 단점이 있다.

그리고, Al₂O₃는 비결정성이 높아 누설전류특성이 우수하나, 유전상수(k)가 9 정도로 상대적으로 낮은 단점이 있다.

따라서, HfO₂는 단독으로 사용하지 않고, 비결정성이 높아 누설전류가 작은 Al₂O₃를 적층하여 Al₂O₃/HfO₂/Al₂O ₃와 같이 적층 구조로 공정을 개발하고 있다.

그러나, 위와 같이 Al₂O₃/HfO₂/Al₂O₃ 적층 구조로 형성하는 경우에는, 유전상수가 작은 Al₂O₃를 이용함에 따라 Cs에 있어서 많은 감소를 수반할 수 밖에 없다. 또한, Al₂O₃/HfO₂/Al₂O₃ 적층 구조의 경우, 고온의 열안정성이 취약하여 고온공정이 진행될 경우 많은 누설전류를 발생시키는 단점이 있다.

따라서, 최근에는 TMA(알루미늄소스)와 TEMAH(하프늄소스)를 이용하여 300℃ 이하의 온도에서 ALD를 이용하여 Hf_xAl_yO_z 박막을 캐패시터의 유전막으로 적용하고자 하는 방법이 제안되었다.

도 1은 종래기술에 따른 Hf_xAl_yO_z 캐패시터의 구조를 도시한 도면이다.

도 1에 도시된 바아 같이, 하부전극(11), 하부전극(11) 상의 Hf_xAl_yO_z(12), Hf_xAl_yO_z(12) 상의 상부전극(13)으로 구성된다. 여기서, Hf_x Al_yO_z(12)는 ALD 방식을 이용하여 하프늄(Hf)과 알루미늄(Al)이 소정 비율로 혼합된 혼합산화막이다. 그리고, 하부전극(11)은 TiN이고, 상부전극(13)은 TiN과 폴리실리콘의 적층이다.

이와 같은 Hf_xAl_yO_z(12)는 높은 비정질특성으로 인해 누설전류가 작고 유전상수는 HfO₂와 거의 유사하게 유지할 수 있으며, 고온에서의 열안정성이 뛰어나다.

한편, Hf_xAl_yO_z(12)는 증착후에 막내에 C, N 등의 불순물이 다량으로 함유되어 있기 때문에 반드시 불순물제거를 위한 열처리 또는 플라즈마처리공정을 진행해야만 한다. 이때, 고온의 산소분위기에서 열처리하거나, O₃ 플라즈마처리공정을 진행한다.

그러나, 이와 같은 열처리 또는 플라즈마처리공정시에 하부전극(11)과 Hf_xAl_yO_z(12) 사이에 낮은 유전상수를 갖는 기생산화물층(14)이 형성되어 기생캐패시터가 형성되고, 이로써 Cs가 급격히 감소하는 문제를 초래한다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 하부전극과 유전막의 계면에 기생산화물층이 형성되는 것을 방지할 수 있는 캐패시터 및 그의 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하 본 발명의 캐패시터는 하부전극, 상기 하부전극 상의 산화배리어층 역할을 하는 AlTi_x(x=1∼4), 상기 AlTi_x 상의 하프늄과 알루미늄이 혼합된 유전막, 및 상기 유전막 상의 상부전극을 포함하는 것을 특징으로 한다.

그리고, 본 발명의 캐패시터의 제조 방법은 하부전극을 형성하는 단계, 상기 하부전극 상에 산화배리어층 역할을 하는 AlTi_x(x=1∼4)을 형성하는 단계, 상기 AlTi_x 상에 하프늄과 알루미늄이 혼합된 유전막을 형성하는 단계, 및 상기 유전막내에 잔류하는 불순물을 제거하기 위한 후처리 단계, 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 AlTi_x는 플라즈마여기원자층증착방식(PEALD)으로 형성하는 것을 특징으로 하며, 상기 유전막은 Hf_xAl_yO_z로 형성하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 실시예에 따른 캐패시터의 구조를 도시한 도면이다.

도 2에 도시된 바와 같이, 하부전극(21), 하부전극(21) 상의 하프늄과 알루미늄이 혼합된 Hf_xAl_yO_z(23), Hf_xAl_yO_z (23) 상의 상부전극(24)으로 구성되며, 하부전극(21)과 Hf_xAl_yO_z(23) 사이에 산소확산배리어층인 AlTi_x(x=1∼4, 22)이 삽입되어 있다.

도 2에서, Hf_xAl_yO_z(23)는 ALD 방식을 이용하여 하프늄(Hf)과 알루미늄(Al)이 소정 비율(x=1∼3, y=1∼3, z=1∼3)로 혼합된 혼합산화막이다. 그리고, 하부전극(21)은 TiN이고, 상부전극(24)은 TiN과 폴리실리콘의 적층이다. 마지막으 로, AlTi_x(22)은 높은 녹는점과 높은 내산화성을 갖는 금속간화합물(Intermetallic compound)이다.

위와 같이, 하부전극(21)과 Hf_xAl_yO_z(23) 사이에 형성된 AlTi_x (22)은 Hf_xAl_yO_z(23) 증착후에 진행하는 열처리 또는 플라즈마처리시에 하부전극(21)과 Hf_xAl_yO_z(23) 사이에 낮은 유전상수를 갖는 기생산화물층이 형성되는 것을 방지하기 위한 산화배리어층 역할을 한다.

도 3a 내지 도 3d는 도 2에 도시된 캐패시터의 제조 방법을 도시한 공정 단면도이다.

도 3a에 도시된 바와 같이, 하부전극(21)을 형성한다. 이때, 하부전극(21)은 TiN으로 형성하는데, TiN은 TiCl₄ 가스와 NH₃ 가스를 이용한 CVD 방법으로 200Å 두께로 증착한다.

도 3b에 도시된 바와 같이, 하부전극(21) 상에 AlTi_x(22)을 형성한다. 이때, AlTi_x(22)은 PEALD(Plasma Enhanced Atomica Layer Deposition)를 이용하여 증착한다. PEALD는 ALD 공정시에 플라즈마를 이용하므로써 반응을 활성화시켜 단차피복성(Step coverage)을 향상시키고, 증착효율이 좋은 것으로 알려져 있다.

원자층증착 방식(ALD)은 공지된 바와 같이, 먼저 소스가스를 공급하여 기판 표면에 한 층의 소스를 화학적으로 흡착(Chemical Adsorption)시키고 여분의 물리적 흡착된 소스들은 퍼지가스를 흘려보내어 퍼지시킨 다음, 한 층의 소스에 반응가 스를 공급하여 한 층의 소스와 반응가스를 화학반응시켜 원하는 원자층 박막을 증착하고 여분의 반응가스는 퍼지가스를 흘려보내 퍼지시키는 과정을 한 주기로 하여 박막을 증착한다. 상술한 바와 같은 원자층증착방식(ALD)은 표면 반응 메카니즘(Surface Reaction Mechanism)을 이용하므로써 안정된 박막을 얻을 수 있을 뿐만 아니라 균일한 박막을 얻을 수 있다. 또한, 소스가스와 반응가스를 서로 분리시켜 순차적으로 주입 및 퍼지시키기 때문에 화학기상증착법(CVD)에 비해 가스 위상 반응(Gas Phase Reaction)에 의한 파티클(Particle) 생성을 억제하는 것으로 알려져 있다.

도 4는 AlTi_x(22)의 증착메카니즘을 나타낸 도면이다. 이하, 도 4를 참조하여 AlTi_x(22)의 원자층증착 공정에 대해 살펴보기로 한다.

AlTi_x(22)의 원자층증착 공정은 다음의 단위사이클1을 통해 진행된다.

[단위사이클 1]

TMA/Ar/H₂/Ar/TiCl₄/Ar/H₂/Ar

단위사이클1은, 알루미늄 소스 공급 과정(T₁), 퍼지 과정(T₂), H₂ 플라즈마여기 과정(T3), 퍼지과정(T4), 티타늄소스 공급 과정(T₅), 퍼지 과정(T₆), H₂ 플라즈마여기 과정(T₇), 퍼지 과정(T₈)을 단위사이클로 하고, 이 단위사이클을 여러번 반복 진행하여 요구되는 두께의 AlTi_x(22)을 증착한다. AlTi_x(22)의 증착공정시 웨이 퍼의 온도는 250℃∼550℃이고, 챔버의 압력은 0.2torr∼1torr 범위이다.

T₁ 과정에서 챔버 내부에 알루미늄 소스인 TMA를 흘려주어 웨이퍼 상부에 TMA 흡착층을 형성하는 과정으로서, 이때, TMA는 100sccm∼150sccm 유량으로 1초∼5초동안 흘려준다.

다음에, T₂ 과정에서 미반응 TMA 소스를 제거하기 위해 질소(N₂) 가스를 1초∼5초 동안 플로우시킨다. 여기서, 퍼지 가스로는 질소외에 아르곤(Ar)과 같은 비활성 가스를 이용할 수도 있다.

다음으로, 챔버 내부에 H₂를 공급한 후(T₃) 플라즈마를 여기시켜 TMA 소스를 환원시키고, 다시 퍼지과정(T₄)을 진행하여 부산물을 제거한다.

다음으로, T₅ 과정동안 티타늄소스인 TiCl₄를 1초∼5초 동안 흘려주어 TiCl₄와 환원된 TMA 사이의 반응을 유도하여 원자층 단위의 AlTi_x(22)을 증착한다.

다음에, 퍼지과정(T₆)을 진행하고, 챔버 내부에 H₂를 공급한 후(T₇) 플라즈마를 여기시켜 AlTi를 환원시키고, 다시 퍼지과정(T₈)을 진행하여 부산물을 제거한다.

마지막으로, 반응부산물을 제거하기 위해 질소(N₂) 가스를 1초∼5초동안 플로우시킨다. 여기서, 퍼지 가스로는 질소외에 아르곤(Ar)과 같은 비활성 가스를 이용할 수도 있다.

이와 같은 방법을 통해 증착한 AlTi_x(22)은 스텝커버리지(Stepcoverage)가 100%에 가까워 균일한 두께로 형성된다. 바람직하게, AlTi_x(22)은 20Å∼30Å 두께로 증착한다.

도 4와 같은 메카니즘에 의해 AlTi_x(22)을 증착한 후에, 도 3c에 도시된 바와 같이, AlTi_x(22) 상에 Hf_xAl_yO_z(23)를 증착한다. 이때, Hf _xAl_yO_z(23)는 ALD 방식으로 증착한다. ALD 방식이 펄스 단위로 진행되는 것은 잘 알려진 사실이며, Hf_xAl_yO_z(23)는 Hf, Al 및 O가 소정비율(x=1∼3, y=1∼3, z=1∼3)로 균일하게 섞여 있는 산화막이다.

Hf_xAl_yO_z(23)의 증착공정은 다음의 단위사이클2를 통해 진행된다.

[단위사이클 2]

[Hf/N₂/O₃/N₂/Al/N₂/O₃/N₂]_n

위 단위사이클2에서 Hf는 하프늄소스, Al은 알루미늄소스, O₃는 산화원, N₂는 퍼지가스이다. 그리고, n은 위 단위사이클2의 반복횟수를 나타낸다.

도 5는 단위사이클2를 이용한 Hf_xAl_yO_z(23)의 증착메카니즘을 나타낸 도면이다.

도 5를 참조하면, 단위사이클2에서 Hf/N₂/O₃/N₂는 Hf 소스 공급, 퍼지가스(N₂), 산화원(O₃) 공급 및 퍼지(N₂)로 구성된 사이클을 일컬으며, Al/N₂/O₃/N₂은 Al 소스 공급, 퍼지(N₂), 산화원(O₃ ) 및 퍼지(N₂)로 구성된 사이클을 일컫는다. 상기한 바와 같은 단위사이클2를 n회 반복 진행하므로써 요구되는 두께의 HfAlO를 증착한다.

HfAlO의 증착시 챔버의 온도를 200℃∼350℃, 압력을 0.1torr∼10torr로 유지한 상태에서 진행하며, Al 소스로는 TMA[Tri-Methyl Aluminum; Al(CH₃)₃], TMA[Modified Tri-Methyl Aluminum; MTMA; Al(CH₃)₃N(CH₂)₅ CH₃]를 이용할 수도 있다.

그리고, 산화원으로는 O₃외에 H₂O, 산소 플라즈마를 이용할 수도 있고, 퍼지 가스로는 질소외에 아르곤(Ar)과 같은 비활성 가스를 이용할 수도 있다.

그리고, 하프늄소스로 HfCl₄, Hf(NO₃)₄, Hf(NCH₂C₂ H₅)₄ 및 Hf(OC₂H₅)₄ 중에서 선택된 하나의 소스를 기화기에서 기화시켜 공급한다.

Hf_xAl_yO_z(23)의 증착공정은 다음과 같은 단위사이클3에 의해서도 가능하다.

[단위사이클 3]

[(Hf-Al)/N₂/O₃/N₂]_n

위 단위사이클3에서 Hf-Al은 하프늄과 알루미늄이 하나의 분자내에 존재하는 단일 분자소스를 의미하는 것으로, 예를 들면, HfAl(MMP)₂(OiPr)₅ 이다.

단위사이클2에서는 하프늄과 알루미늄을 개별적으로 공급하여 주었으나, 단위사이클3에서는 하프늄과 알루미늄이 하나의 분자로 구성된 소스를 사용하므로써 소스의 공급을 간단히 할 수 있고, 전체 사이클 시간을 감소시킬 수 있다.

단위사이클3에 따르면, Hf-Al 혼합 소스 공급, 퍼지(N₂), 산화원(O₃) 공급 및 퍼지(N₂)로 구성된 사이클을 n회 반복한다.

먼저, 증착챔버의 온도를 200℃∼350℃, 압력을 0.1torr∼10torr로 유지한 상태에서 상온을 유지하고 있는 HfAl(MMP)₂(OiPr)₅ 소스를 증착챔버 내부로 0.1초∼3초간 플로우시켜 HfAl(MMP)₂(OiPr)₅ 소스를 흡착시킨다. 다음에, 미반응 HfAl(MMP)₂(OiPr)₅ 소스를 제거하기 위해 질소(N₂) 가스를 0.1초∼5초간 플로우시키는 퍼지 과정을 수행하고, 반응가스인 O₃ 가스를 0.1초∼3초간 플로우시켜 흡착된 HfAl(MMP)₂(OiPr)₅ 소스와 O₃ 사이의 반응을 유도하여 HfO₂ 와 Al₂O₃가 혼합된 구성된 원자층 단위의 [HfO₂]_1-x[Al₂O₃]_x 구조를 증착한다. 다음에, 미반응 O₃ 및 반응부산물을 제거하기 위해 질소(N₂) 가스를 0.1초∼5초간 플로우시키는 퍼지 과정을 수행한다.

위와 같이, Hf와 Al이 균일하게 섞여 있는 Hf_xAl_yO_z(23)를 형성하기 위해서는 다음과 같은 조건을 만족해야 한다. 즉, Hf와 Al의 혼합 효과에 의해 비정질 박막을 형성하므로써 우수한 전기적 특성을 확보하기 위해서는 Al의 비율이 30%∼60%가 되도록 조성비를 조절한다.

결국, ALD 방식으로 증착한 Hf_xAl_yO_z(23)는 높은 비정질특성으로 인해 누설전 류가 작고 유전상수는 HfO₂와 유사한 값을 유지할 수 있다. 그리고, 고온에서 열안정성이 뛰어나다.

그러나, 막내 C,H,N 등의 불순물이 다량함유되어 있으므로, 열처리 또는 플라즈마처리와 같은 후처리공정을 통해 불순물을 제거해준다.

다시 도 3c를 참조하면, 후처리 공정은 산소(O₂) 분위기에서 열처리하거나, O₃ 플라즈마처리공정을 진행한다.

이러한 불순물 제거시에 Hf_xAl_yO_z(23)와 하부전극(21) 사이에 내산화성이 우수한 AlTi층(22)이 존재하므로 기생산화물층이 형성되는 것을 방지한다. 따라서, Hf_xAl_yO_z(23)의 높은 유전상수와 비정질특성을 이용할 수 있다.

도 3d에 도시된 바와 같이, Hf_xAl_yO_z(23) 상에 상부전극(24)을 형성한다. 이때, 상부전극은 TiN과 폴리실리콘의 적층구조이다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 Hf_xAl_yO_z가 갖는 높은 유전상수 및 낮은 누설전류특성을 이 용하면서도 하부전극과 Hf_xAl_yO_z 사이에 내산화성이 우수한 AlTi _x을 형성해주어 하부전극과 Hf_xAl_yO_z 사이에 기생캐패시터가 형성되는 것을 방지할 수 있는 효과가 있다.

Claims (9)

1. 삭제
2. 하부전극;

   상기 하부전극 상의 산화배리어층 역할을 하는 AlTi_x(x=1∼4);

   상기 AlTi_x 상의 하프늄과 알루미늄이 혼합된 유전막; 및

   상기 유전막 상의 상부전극

   을 포함하는 캐패시터.
3. 제2항에 있어서,

   상기 유전막은, Hf_xAl_yO_z(x=1∼3, y=1∼3, z=1∼3)인 것을 특징으로 하는 캐패시터.
4. 삭제
5. 하부전극을 형성하는 단계;

   상기 하부전극 상에 산화배리어층 역할을 하는 AlTi_x(x=1∼4)을 형성하는 단계;

   상기 AlTi_x 상에 하프늄과 알루미늄이 혼합된 유전막을 형성하는 단계;

   상기 유전막내에 잔류하는 불순물을 제거하기 위한 후처리 단계; 및

   상기 유전막 상에 상부전극을 형성하는 단계

   를 포함하는 캐패시터의 제조 방법.
6. 제5항에 있어서,

   상기 AlTi_x는 플라즈마여기원자층증착방식(PEALD)으로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
7. 제6항에 있어서,

   상기 AlTi_x의 플라즈마여기원자층증착방식은,

   알루미늄 소스 공급 과정, 퍼지 과정, H₂ 플라즈마여기 과정, 퍼지과정, 티타늄소스 공급 과정, 퍼지 과정, H₂ 플라즈마여기 과정, 퍼지 과정을 단위사이클로 하고, 상기 단위사이클을 여러번 반복 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.
8. 제5항에 있어서,

   상기 AlTi_x는,

   20Å∼30Å 두께로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
9. 제5항에 있어서,

   상기 유전막은,

   Hf_xAl_yO_z(x=1∼3, y=1∼3, z=1∼3)로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.

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