KR20040072351A - 커패시터를 갖는 반도체 소자의 형성방법 - Google Patents

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Abstract

커패시터를 갖는 반도체 소자의 형성방법을 제공한다. 이 방법은 반도체기판 상에 하부전극을 형성하는 단계를 구비한다. 하부전극의 표면에 고유전막을 증착하고, 증착된 고유전막에 오존(O3) 가스를 사용하는 오존 열처리를 수행한다. 오존 열처리된 고유전막 상에 상부전극을 형성한다. 이때, 고유전막은 실리콘산화막에 비하여 높은 유전상수를 갖는 절연막이며, 오존 가스의 농도는 180g/m3이상이다. 이에 따라, 고유전막의 두께가 증가할지라도, 고유전막을 충분히 큐어링할 수 있다. 결과적으로, 종래의 고유전막의 증착 및 산소 열처리를 수차례 반복하는 것에 비하여 생산성을 향상시킬 수 있다.

Description

커패시터를 갖는 반도체 소자의 형성방법{Method of forming semiconductor device having a capacitor}
본 발명은 반도체 소자의 형성방법에 관한 것으로, 특히, 커패시터를 갖는 반도체 소자의 형성방법에 관한 것이다.
일반적으로, 반도체 소자 중 커패시터는 하부전극, 상부전극 및 상부전극과 하부전극 사이에 개재된 유전막으로 구성된다. 반도체 소자의 고집적화 경향에 따라, 커패시터의 크기도 점점 감소하고 있다. 특히, 디램 소자의 단위 셀에 포함되는 커패시터의 경우, 고집적화에 따른 집적도가 더욱 심화되어 커패시터의 정전용량이 큰 문제점으로 대두되고 있다. 이에 따라, 커패시터의 정전용량을 증가시키기 위한 여러가지 방안들이 제안되고 있다.
이러한 방안들 중에 높은 유전상수를 갖는 절연막으로 유전막을 형성하는 방법이 제안된 바 있다. 고유전상수의 유전막(이하, 고유전막이라 함)들 중 탄탈늄산화막(TaO)은 새로운 유전막으로 각광받는 물질막 중에 하나이다. 탄탈늄산화막으로 유전막을 형성할 경우, 탄탈늄산화막을 증착한 후에, 산소분위기의 열처리를 수행하여 증착된 탄탈늄산화막을 큐어링하는 것은 공지된 사실이다. 산소 열처리는 탄탈늄산화막의 증착시, 증착된 탄탈늄산화막 내부에 발생되는 베이켄시(vacancy)들을 제거하는 것을 목적으로 한다. 증착된 탄탈늄산화막 내부의 베이켄시는 누설전류의 원인이 되기 때문이다.
하지만, 종래의 산소 열처리로 증착된 탄탈늄산화막을 큐어링할 경우, 증착된 탄탈늄산화막의 일부분이 큐어링되지 않을 수 있다. 이는, 증착된 탄탈늄산화막의 두께가 두꺼울수록 심화된다. 증착된 탄탈늄산화막의 큐어링되지 않은 부분 내의 베이컨시로 인하여 상부전극 및 하부전극간의 누설전류가 발생할 수 있다. 이를 해결하기 위한 방안으로, 수십 옹스트롬(Å) 내외의 얇은 두께를 갖는 탄탈늄산화막을 증착 공정 및 산소 열처리 공정을 수차례로 반복함으로써, 원하는 두께의 탄탈늄산화막을 구현하는 방법이 제안된 바 있다. 그러나, 이 또한, 증착 공정 및 열처리 공정을 수차례 반복함으로써, 스루풋(throughput)이 감소하여 생산성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 생산성을 향상시킬 수 있는 커패시터를 갖는 반도체 소자의 형성방법을 제공하는 데 있다.
도 1 내지 도 3은 본 발명의 바람직한 실시예에 따른 커패시터를 갖는 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
상술한 기술적 과제를 해결하기 위한 커패시터를 갖는 반도체 소자의 형성방법을 제공한다. 이 방법은 반도체기판 상에 하부전극을 형성하는 단계를 포함한다. 상기 하부전극의 표면에 고유전막을 증착하고, 상기 증착된 고유전막에 오존(O3) 가스를 사용하는 오존 열처리를 수행한다. 상기 오존 열처리된 고유전막 상에 상부전극을 형성한다. 상기 고유전막은 실리콘산화막에 비하여 높은 유전상수를 갖는 절연막이며, 상기 오존(O3) 가스의 농도는 180g/m3이상이다.
구체적으로, 상기 하부전극은 도핑된 폴리실리콘막, 도전성 금속질화막 및 귀금속막으로 구성된 일군에서 선택된 하나로 형성하는 것이 바람직하다. 상기 하부전극이 도핑된 폴리실리콘막으로 형성될 경우에, 상기 고유전막을 증착하기 전에, 상기 하부전극 표면에 계면산화 방지막을 형성하는 단계를 더 포함하는 것이 바람직하다. 이때, 상기 계면산화 방지막은 실리콘질화막 또는 알루미늄산화막으로 형성한다. 상기 고유전막은 탄탈늄산화막(TaO), 탄탈늄티타늄산화막(TaTiO), 하프늄산화막(HfO), 란탄늄산화막(LaO), 지르코늄산화막(ZrO), 하프늄알루미늄산화막(HfAlO), 하프늄탄탈늄산화막(HfTaO), BST막, 하프늄산화질화막(HfON), Al2O3/TiO, Al2O3/HfO 및 스트로튬티타늄산화막(SrTiO)으로 구성된 그룹에서 선택된 적어도 하나로 형성하는 것이 바람직하다. 상기 오존 열처리는 산소(O2) 가스를 더 포함하여 수행하는 것이 바람직하다. 상기 오존 가스의 농도는 180g/m3내지 300g/m3이고, 상기 오존 열처리의 공정온도는 20℃ 내지 800℃인 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 3은 본 발명의 바람직한 실시예에 따른 커패시터를 갖는 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 반도체기판(101) 상에 층간절연막(103)을 형성하고, 상기 층간절연막(103)을 관통하여 상기 반도체기판(101)의 소정영역과 접촉하는 콘택플러그(105)를 형성한다. 상기 층간절연막(103)은 실리콘산화막으로 형성할 수 있다. 상기 콘택플러그(105)가 접촉하는 상기 반도체기판(101)은 디램 셀을 구성하는 모스 트랜지스터의 소오스/드레인 영역(미도시함)일 수 있다. 상기 콘택플러그(105)는 도전막으로 형성한다. 예컨대, 도핑된 폴리실리콘막으로 형성할 수 있다.
상기 콘택플러그(105)를 갖는 반도체기판(101) 전면에 식각방지막(106) 및 몰드절연막(107)을 차례로 형성한다. 상기 몰드절연막(107)은 실리콘산화막으로 형성할 수 있다. 상기 식각방지막(106)은 상기 몰드절연막(107)에 대하여 식각선택비를 갖는 절연막, 예컨대, 실리콘질화막으로 형성할 수 있다.
상기 몰드절연막(107) 및 상기 식각방지막(106)을 연속적으로 패터닝하여 상기 콘택플러그(105)의 상부면을 노출시키는 하부전극홀(109)을 형성한다. 상기 하부전극홀(109)을 갖는 반도체기판(101) 전면에 콘포말한 하부전극막(111)을 형성하고, 상기 하부전극막(111) 상에 상기 하부전극홀(109)을 충분히 채우는 희생절연막(113)을 형성한다. 상기 하부전극막(111)은 도핑된 폴리실리콘막, 도전성 금속질화막 및 귀금속막으로 구성된 일군에서 선택된 하나로 형성할 수 있다. 상기 도전성 금속질화막으로는 TiN막, TaN막 또는 WN막등이 있다. 상기 귀금속막은 Ru막 또는 Pt막등이 있다. 상기 희생절연막(113)은 상기 몰드절연막(107)과 동일한 식각율을 갖는 절연막으로 형성한다. 즉, 상기 희생절연막(113)은 상기 몰드절연막(107)과 동일한 절연막으로 형성할 수 있다. 예를 들면, 실리콘산화막으로 형성할 수 있다.
상기 희생절연막(113) 및 상기 하부전극막(111)을 상기 몰드절연막(107)의 상부면이 노출될때까지 평탄화시키어 상기 하부전극홀(109) 내에 적층된 하부전극(111a) 및 희생절연막 패턴(113a)을 형성한다.
도 3을 참조하면, 상기 희생절연막 패턴(113a) 및 상기 몰드절연막(107)을 등방성 식각, 예컨대, 습식식각으로 식각하여 제거한다. 이에 따라, 상기 하부전극(111a)의 외부측벽이 노출된다. 이때, 상기 층간절연막(103)은 상기 식각방지막(106)에 의해 식각되지 않는다. 본 실시예에서는 상기 하부전극(111a)을 실린더형으로 도시하였지만, 상기 하부전극(111a)은 다른 형태로도 형성될 수 있다.
이어서, 반도체기판(101) 전면에 콘포말한 고유전막(117)을 증착한다. 상기 고유전막(117)은 실리콘산화막에 비하여 높은 유전상수를 갖는 절연막이다. 예를 들면, 탄탈늄산화막(TaO), 탄탈늄티타늄산화막(TaTiO), 하프늄산화막(HfO), 란탄늄산화막(LaO), 지르코늄산화막(ZrO), 하프늄알루미늄산화막(HfAlO), 하프늄탄탈늄산화막(HfTaO), BST막, 하프늄산화질화막(HfON), Al2O3/TiO, Al2O3/HfO 및 스트로튬티타늄산화막(SrTiO) 으로 구성된 그룹에서 선택된 적어도 하나로 형성하는 것이 바람직하다.
상기 고유전막(117)을 갖는 반도체기판(101)에 오존(O3) 가스를 사용하는 오존 열처리를 수행한다. 상기 오존 가스의 농도는 180g/m3이상이다. 바람직하게는, 180g/m3내지 300g/m3으로 진행한다. 상기 오존 열처리는 상기 오존 가스와 더불어 산소(O2) 가스를 더 포함하여 수행하는 것이 바람직하다. 상기 오존 열처리의 공정온도는 20℃ 내지 800℃인 것이 바람직하다.
상술한 조건의 오존 열처리는 고유전막(117)이 수백 옹스트롬(Å)의 두께로 증착될지라도, 충분히 큐어링하여 상기 고유전막(117)내의 베이컨시(vacancy)를 제거할 수 있다. 이에 따라, 상기 고유전막(117)의 증착 및 상기 오존 열처리를 단 1회 진행할지라도, 원하는 두께의 상기 고유전막(117)을 형성할 수 있다. 결과적으로, 커패시터의 누설전류를 방지함과 동시에, 종래의 얇은 고유전막의 증착 및 산소 열처리를 수차례 반복하여 유전막을 형성하는 것에 비하여 스루풋(throughput)을 증가시켜 반도체 제품의 생산성을 향상시킬 수 있다.
상기 하부전극(111a)이 도핑된 폴리실리콘막으로 형성될 경우, 상기 고유전막(117)을 형성하기 전에 계면산화 방지막(115)을 형성하는 것이 바람직하다. 상기 계면산화 방지막(115)은 상기 오존 열처리시 발생할 수 있는 상기 하부전극(111a)의 산화를 방지하는 역활을 한다. 상기 계면산화 방지막(115)은 실리콘질화막 또는 알루미늄산화막으로 형성하는 것이 바람직하다. 실리콘질화막으로 상기 계면산화 방지막(115)을 형성할 경우에는, 원자층 적층법(Atomic Layer Deposition)으로 형성될 수 있다. 이와는 달리, 상기 하부전극(111a)의 표면에 급속 열질화공정(Rapid Thermal Nitridation)을 수행하여 형성할 수 있다. 상기 계면산화 방지막(115)을 형성하기 전에, 상기 하부전극(111a)의 불순물 농도를 증가시키기 위한 도핑공정을 더 수행할 수 있다.
상기 오존 열처리된 고유전막(117) 상에 상부전극(119)을 형성한다. 상기 상부전극(119)은 도핑된 폴리실리콘막, 도전성 금속질화막 및 귀금속막으로 구성된 그룹에서 선택된 하나로 형성할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 하부전극의 표면에 고유전막을 형성한 후에, 180g/m3이상의 오존농도에서 오존 열처리를 진행한다. 이로 인하여, 상기 고유전막이 두꺼워질지라도, 상기 고유전막의 하부까지 충분히 큐어링시킬 수 있다.즉, 상기 고유전막의 증착 및 상기 오존 열처리를 1회만 진행할지라도, 우수한 특성의 고유전막을 형성할 수 있다. 결과적으로, 종래의 얇은 고유전막의 증착 및 산소 열처리를 수차례 반복수행하는 것에 비하여 생산성을 향상시킬 수 있다.

Claims (8)

  1. 반도체기판 상에 하부 전극을 형성하는 단계;
    상기 하부 전극의 표면에 고유전막을 증착하는 단계;
    상기 증착된 고유전막에 오존(O3) 가스를 사용하는 오존 열처리를 수행하는 단계; 및
    상기 오존 열처리된 고유전막 상에 상부전극을 형성하는 단계를 포함하되, 상기 고유전막은 실리콘산화막에 비하여 높은 유전상수를 갖는 절연막이고, 상기 오존(O3) 가스의 농도는 180g/m3이상인 것을 특징으로 하는 커패시터를 갖는 반도체 소자의 형성방법.
  2. 제 1 항에 있어서,
    상기 하부 전극을 형성하는 단계는,
    반도체기판 상에 몰드절연막을 형성하는 단계;
    상기 몰드절연막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 하부전극홀을 형성하는 단계;
    상기 하부전극홀을 갖는 반도체기판 전면에 콘포말한 하부전극막 및 상기 하부전극홀을 채우는 희생절연막을 차례로 형성하는 단계;
    상기 희생절연막 및 상기 하부전극막을 상기 몰드절연막이 노출될때가지 평탄화시키어 상기 하부전극홀 내에 적층된 하부 전극 및 희생절연막 패턴을 형성하는 단계; 및
    상기 희생절연막 패턴 및 상기 몰드절연막을 등방성 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 커패시터를 갖는 반도체 소자의 형성방법.
  3. 제 1 항에 있어서,
    상기 하부전극은 도핑된 폴리실리콘막, 도전성 금속질화막 및 귀금속막으로 구성된 일군에서 선택된 하나로 형성하는 것을 특징으로 하는 커패시터를 갖는 반도체 소자의 형성방법.
  4. 제 3 항에 있어서,
    상기 하부전극이 도핑된 폴리실리콘막으로 형성될때, 상기 고유전막을 증착하기 전에, 상기 하부전극의 표면에 계면산화 방지막을 형성하는 단계를 더 포함하되, 상기 계면산화 방지막은 실리콘질화막 또는 알루미늄산화막으로 형성하는 것을 특징으로 하는 커패시터를 갖는 반도체 소자의 형성방법.
  5. 제 1 항에 있어서,
    상기 고유전막은 탄탈늄산화막(TaO), 탄탈늄티타늄산화막(TaTiO), 하프늄산화막(HfO), 란탄늄산화막(LaO), 지르코늄산화막(ZrO), 하프늄알루미늄산화막(HfAlO), 하프늄탄탈늄산화막(HfTaO), BST막, 하프늄산화질화막(HfON), Al2O3/TiO, Al2O3/HfO 및 스트로튬티타늄산화막(SrTiO)으로 구성된 그룹에서 선택된 적어도 하나로 형성하는 것을 특징으로 하는 커패시터를 갖는 반도체 소자의 형성방법.
  6. 제 1 항에 있어서,
    상기 오존 열처리는 산소(O2) 가스를 더 포함하여 수행되는 것을 특징으로 하는 커패시터를 갖는 반도체 소자의 형성방법.
  7. 제 1 항에 있어서,
    상기 오존 가스의 농도는 180g/m3내지 300g/m3인 것을 특징으로 하는 커패시터를 갖는 반도체 소자의 형성방법.
  8. 제 1 항에 있어서,
    상기 오존 열처리의 공정온도는 20℃ 내지 800℃인 것을 특징으로 하는 커패시터를 갖는 반도체 소자의 형성방법.
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* Cited by examiner, † Cited by third party
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KR100798735B1 (ko) * 2005-10-31 2008-01-29 주식회사 하이닉스반도체 캐패시터 및 그 제조 방법

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