KR20040102277A - 유전막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자에서 유전막 증착 및 열처리에 관한 것이다. 본 발명은 유전막 증착 및 열처리를 적어도 2회 이상 반복하여 원하는 두께로 유전막을 형성하는 방법이다. 이와 같은 방법으로 형성된 유전막은 단일막으로 형성된 유전막에 비해 막질이 개선되어 누설 전류가 줄어든다.

Description

유전막 형성방법{Method of forming dielectric films}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 반도체 소자에서 유전막 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라서 소자가 차지하는 면적이 기하급수적으로 감소하여, 최소 전하 축전량을 만족시키기 위한 여러가지 기술들이 개발되어 왔다. 커패시터의 용량을 증가시키는 방법은 크게 두가지의 방법이 있다.
그 하나는 스토리지 전극을 3차원 구조로 형성하여 제한된 면적 내에 스토리지 전극의 표면적을 증가시키는 방법이다. 그러나, 스토리지 전극을 3차원적으로 형성할 경우에 셀 어레이 영역의 표면이 주변회로 영역의 표면보다 매우 높게 형성되어 이들 사이에 높은 단차가 형성된다. 따라서, 후속공정에서 금속 배선을 형성할 경우에 이들 영역 사이에 표면단차에 의해 주변회로 영역과 셀 어레이 영역에 각각 동일한 사진 공정을 적용하기 힘들어지는 문제점 및 단차부위의 경사진 표면에서 사진 공정시 빛의 난반사가 일어나는 문제점 등이 발생한다.
다른 하나는 유전상수가 높은 유전막을 사용하여 커패시터의 용량을 증가시키는 방법이다. 기존에는 SiO2유전막을 사용한 MIS(Metal-Insulator-Semiconductor ) 커패시터 구조를 사용하였으나, 소자의 집적도가 증가함에 따라, 기존의 SiO2유전막을 이용한 MIS구조가 한계에 도달하게 되었다. 따라서, 기존의 SiO2보다 유전율이 높은 다양한 물질의 유전막이 개발되고 있다. 이러한 고(高) 유전(誘電)물질은금속산화물(Metal oxide)로 형성된 막이지만, 소스(source)인 전구체에 존재하는 탄소나 막 형성후 부족한 산소에 의해 누설전류가 높아지는 문제점이 발생한다.
커패시터 용량을 증가시키는 방법 중 상술한 고 유전막에 관한 문제점을 없애기 위해, 일반적으로 유전막을 증착한 후 고온 열처리 공정을 진행한다. 이러한 열처리 공정은 막질의 균질도 및 스텝 커버리지 개선을 위해 널리 수행되어지는 공정이다.
도 1 내지 도 2은 종래 기술에 따른 유전막을 갖는 커패시터 형성 방법을 공정의 순서에 따라 나타낸 단면도이다.
도 1을 참조하면, 소정의 구조가 형성된 반도체 기판(101) 상에 하부전극(103)을 형성하고 원하는 두께의 유전막(105)을 형성한 후 상기 유전막(105)을 고온에서 열처리하여 유전막을 치밀화시킨다.
도 2를 참조하면, 상기 치밀화된 유전막(105h) 상에 상부전극(107)을 형성하여 커패시터를 제조한다.
그러나, 유전막의 두께로 인해 전체적으로 화학적, 물리적으로 균질한 막질 개선이 어렵다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 상기와 같은 종래 기술의 문제점을 해결하기 위해 개선된 유전막 형성방법을 제공한다.
도 1 내지 도 2는 종래 기술에 의한 유전막을 갖는 커패시터 제조방법을 공정의 순서에 따라 나타낸 단면도이다.
도 3은 본 발명에 따른 유전막 형성방법을 공정 순서에 따라 도시한 순서도이다.
도 4 내지 도 6는 본 발명에 의한 유전막을 갖는 커패시터 제조방법을 공정의 순서에 따라 나타낸 단면도이다.
도 7은 유전막이 단일막(종래기술), 이중막, 삼중막인 경우, 각각의 누설전류 특성을 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명
101 : 반도체 기판 103 : 하부전극
105 : 유전막 105h: 열처리된 유전막
107 : 상부전극 201 : 반도체 기판
203 : 하부전극 205 : 제 1 유전막
207 : 제 2 유전막
205h, 207h: 열처리된 유전막 209 : 상부전극
본 발명은 반도체 소자에서 유전막 형성 및 유전막 열처리를 적어도 2회이상반복하여 형성되는 유전막 형성방법이다. 구체적으로 먼저 제 1 유전막을 형성한 후 제 1 유전막 열처리를 실시하여 상기 제 1 유전막을 치밀화시킨다. 다음, 상기 치밀화된 제 1 유전막 상에 제 2 유전막을 형성한 후 제 2 유전막 열처리를 실시하여 전체적으로 균질한 유전막을 형성하며 이를 반복하여 원하는 두께의 이중막 혹은 삼중막 등을 형성한다. 바람직하게 상기 제 1 유전막 및 상기 제 2 유전막은 동일한 유전막이며, 상기 제 1 유전막 및 제 2 유전막은 전체적으로 10Å~500Å으로 형성될 수 있다.
상기 유전막에 대한 일 실시예로 상기 유전막은 HfO2, HfAlOx, HfSiOx, ZrO2, LaOx, PrOx, YOx,Ta2O5중 선택된 어느 하나로 형성될 수 있다. 구체적으로 상기 유전막은 CVD 방법으로 형성될 수 있는데, HfO2는 Hf(Ot-Bu)4, Hf(MMP)4, Hf(NMe2)4, Hf(NEt2)4를 전구체(Precursor)로, HfAlOx는 HfAl(MMP)2(Oi-Pr)5, Hf(MMP)4+ Al(MMP)3를 전구체로, HfSiOx는 Hf(OSiEt3)4, Hf(MMP)4+ Si(MMP)4를 전구체로, ZrO2는 Zr(Ot-Bu)4, Zr(MMP)4를 전구체로, LaOx는 La(NPMP)3, La(EDMDD)3를 전구체로, PrOx는 Pr(EDMDD)3를 전구체로, YOx는 Y(n-BuCp)3를 전구체로, Ta2O5는 Ta(OC2H5)5를 전구체로 하여 형성된다.
상기 유전막 열처리에 대한 일 실시예로 상기 열처리는 O2, O3, N2, Ar, He, 플라즈마 O2, 플라즈마 NH3또는 진공상태 중 선택된 어느 하나의 분위기에서 진행된다. 바람직하게, 상기 유전막 형성 및 열처리를 반복하여 실시하는 단계는 서로 동일한 온도에서 행해진다. 또한 상기 단계는 동일한 챔버 내에서 행해진다.
본 발명의 일 실시예로, 상기 유전막을 이용하여 커패시터를 제조할 수 있다. 먼저 소정의 구조가 형성된 반도체 기판상에 하부전극을 형성하고 상기 하부전극 상에 본 발명과 같이 유전막을 원하는 두께로 형성한다. 그 후 상기 유전막 상에 상부전극을 형성하여 커패시터를 제조한다.
경우에 따라, 상기 유전막 형성 전(前), 상기 하부전극 상에 질화막을 더 형성할 수 있다. 상기 질화막은 유전막과 하부전극간의 계면 특성을 향상시키고, 누설전류 특성을 향상시키기 위한 것이다.
한편, 상기 하부전극 및 상부전극은 다결정 실시콘, 질소 원소를 함유하는 도전성 물질이나 탄소 원소를 함유하는 도전성 물질, 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 백금, 루테늄, 티타늄 실리사이드, 탄탈륨 실리사이드로 이루어진 그룹에서 선택된 어느 하나 또는 이들의 조합막일 수 있다. 상기 하부전극 및 상부전극은 화학적 기상증착법(CVD), 물리적 기상증착법(PVD), 원자층 증착법(ALD), 스퍼터링 등의 막질 증착방법을 사용하여 형성될 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상(위에)"에 있다(또는 형성된다)고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명에 따른 유전막 형성방법을 공정 순서에 따라 도시한 순서도이다. 먼저 제 1 유전막을 형성하고 열처리 한다. 다음 다시 제 1 유전막 상에 제 2 유전막을 형성하고 열처리 한다. 바람직하게, 상기 제 1 유전막과 제 2 유전막은 서로 동일한 유전막일 수 있다.
구체적으로 상기 제 1 및 제 2 유전막은 HfO2, HfAlOx, HfSiOx, ZrO2, LaOx, PrOx, YOx, Ta2O5중 선택된 어느 하나로 형성된다. 구체적으로 상기 제 1 및 제 2 유전막은 CVD 방법으로 형성되는데, HfO2는 Hf(Ot-Bu)4, Hf(MMP)4, Hf(NMe2)4, Hf(NEt2)4를 전구체(Precursor)로, HfAlOx는 HfAl(MMP)2(Oi-Pr)5, Hf(MMP)4+ Al(MMP)3를 전구체로, HfSiOx는 Hf(OSiEt3)4, Hf(MMP)4+ Si(MMP)4를 전구체로, ZrO2는 Zr(Ot-Bu)4, Zr(MMP)4를 전구체로, LaOx는 La(NPMP)3, La(EDMDD)3를 전구체로, PrOx는 Pr(EDMDD)3를 전구체로, YOx는 Y(n-BuCp)3를 전구체로, Ta2O5는 Ta(OC2H5)5를 전구체로 하여 형성된다.
한편, 상기 제 1 유전막 및 제 2 유전막은 전체적으로 10Å~500Å으로 형성되고 상기 열처리는 O2, O3, N2, Ar, He, 플라즈마 O2, 플라즈마 NH3또는 진공상태 중 선택된 어느 하나의 분위기에서 진행될 수 있으며 열처리는 100℃~700℃에서 진행된다.
상기 유전막 형성방법은 여러 분야에서 응용될 수 있으며 대표적으로 커패시터 제조방법에 응용될 수 있다.
도 4 내지 도 6는 도 3과 같은 유전막을 갖는 커패시터 제조방법을 공정의 순서에 따라 나타낸 단면도이다.
도 4을 참조하면, 소정의 구조가 형성된 반도체 기판(201) 상에 하부전극(203)을 형성한다. 다음 상기 하부전극(203) 상에 제 1 유전막(205)을 형성한 후 열처리 한다.
상기 소정의 구조가 형성된 반도체 기판(201)은 일반적으로 메모리 소자를 제조하는 것과 같이 반도체 기판 상에 트랜지스터를 통상의 방법으로 형성한 후 층간 절연막을 형성하고 이를 패터닝하여 드레인 영역을 노출시키는 콘택홀을 형성한 다음에, 상기 콘택홀이 형성된 결과물 전면에 콘택홀을 채우는 도전막을 형성하고 이를 에치벡(etch-back)하여 상기 콘택홀 내부에 드레인 영역과 접촉하는 플러그를 형성한 구조이다. 상기 플러그는 상기 하부전극(203)과 전기적으로 연결되어 있다.
상기 하부전극(203)은 다결정 실시콘, 질소 원소를 함유하는 도전성 물질이나 탄소 원소를 함유하는 도전성 물질, 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 백금, 루테늄, 티타늄 실리사이드, 탄탈륨 실리사이드로 이루어진 그룹에서 선택된 어느하나 또는 이들의 조합막일 수 있다. 상기 하부전극은 화학적 기상증착법(CVD), 물리적 기상증착법(PVD), 원자층 증착법(ALD), 스퍼터링 등의 막질 증착방법을 사용하여 형성될 수 있다.
상기 제 1 유전막(205)은 HfO2, HfAlOx, HfSiOx, ZrO2, LaOx, PrOx, YOx, Ta2O5중 선택된 어느 하나로 형성된다. 구체적으로 상기 유전막(205)은 CVD 방법으로 형성되는데, HfO2는 Hf(Ot-Bu)4, Hf(MMP)4, Hf(NMe2)4, Hf(NEt2)4를 전구체(Precursor)로, HfAlOx는 HfAl(MMP)2(Oi-Pr)5, Hf(MMP)4+ Al(MMP)3를 전구체로, HfSiOx는 Hf(OSiEt3)4, Hf(MMP)4+ Si(MMP)4를 전구체로, ZrO2는 Zr(Ot-Bu)4, Zr(MMP)4를 전구체로, LaOx는 La(NPMP)3, La(EDMDD)3를 전구체로, PrOx는 Pr(EDMDD)3를 전구체로, YOx는 Y(n-BuCp)3를 전구체로, Ta2O5는 Ta(OC2H5)5를 전구체로 하여 형성된다.
또한, 경우에 따라 상기 제 1 유전막(205) 형성 전(前), 상기 하부전극(203) 상에 질화막이 순차적으로 더 형성될 수도 있다. 상기 질화막은 제 1 유전막(205)과 하부전극간의 계면 특성을 향상시키고, 누설전류 특성을 향상시키기 위한 것이다.
상기 열처리는 O2, O3, N2, Ar, He, 플라즈마 O2, 플라즈마 NH3또는 진공상태 중 선택된 어느 하나의 분위기에서 진행될 수 있으며 열처리는 100℃~700℃에서 진행된다.
유전막 형성 후 열처리를 수행함으로써, CVD 공정시 소스가스인 전구체에 포함된 탄소를 제거하고 산소를 공급하여 물리적 화학적으로 균질한 유전막을 형성한다. 이렇게 형성된 유전막은 열처리를 하지 않은 유전막에 비해 누설전류가 적다.
도 5를 참조하면, 상기 열처리가 수행된 제 1 유전막(205h) 상에 다시 제 2 유전막(207)을 형성하고 열처리 한다. 바람직하게는 제 2 유전막(207)은 제 1 유전막(205)과 동일한 유전막을 동일한 방법으로 형성한다.
상기 열처리는 O2, O3, N2, Ar, He, 플라즈마 O2, 플라즈마 NH3또는 진공상태 중 선택된 어느 하나의 분위기에서 진행될 수 있으며 열처리는 100℃~700℃에서 진행된다
바람직하게, 상기 유전막 형성 및 열처리는 동일한 챔버 내에서 연속적으로 행해질 수 있다.
도면에 도시되지 않았지만, 유전막의 형성 및 열처리 과정을 반복하여 원하는 두께의 유전막을 형성할 수 있다.
바람직하게, 상기 유전막(207)은 전체적으로 10Å~500Å으로 형성된다.
치밀화된 유전막 상에 다시 동일한 유전막을 형성한 후 열처리 함으로써, 나중에 형성된 유전막을 균질화시키는 동시에 전에 형성된 유전막을 다시 균질화 시키므로, 1회 열처리한 경우 보다 더 치밀하게 물리적, 화학적으로 균질화된 막을 얻을 수 있다.
따라서 이렇게 형성된 유전막은 1회 열처리한 유전막에 비해 누설전류가 적다.
도 6를 참조하면, 상기 열처리가 수행된 유전막(207h)상에 상부전극(209)을 형성한다.
상기 상부전극(209)은 다결정 실시콘, 다결정 실시콘, 질소 원소를 함유하는 도전성 물질이나 탄소 원소를 함유하는 도전성 물질, 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 백금, 루테늄, 티타늄 실리사이드, 탄탈륨 실리사이드로 이루어진 그룹에서 선택된 어느 하나 또는 이들의 조합막일 수 있다. 상기 상부전극은 화학적 기상증착법(CVD), 물리적 기상증착법(PVD), 원자층 증착법(ALD), 스퍼터링 등의 막질 증착방법을 사용하여 형성될 수 있다.
상기 방법으로 형성된 유전막을 사용한 커패시터는 누설전류가 적어 더 많은 전하를 저장할 수 있다.
도 7은 유전막이 단일막(종래기술), 이중막, 삼중막인 경우, 각각의 누설전류 특성을 나타낸 도면이다.
도 7을 참조하면, 유전막을 단일막(종래기술)으로 형성한 것보다 이중막 또는 삼중막으로 형성한 것이 더 적은 누설전류를 갖는다는 것을 확인할 수 있다.
본 발명과 같은 방법으로 유전막을 형성하는 경우, 종래 단일 유전막 형성후 열처리 하는 방법에 비해 더 적은 누설전류를 얻을 수 있고 따라서 이를 이용하여 커패시터를 제조하는 경우 더 많은 전하를 저장할 수 있다.

Claims (7)

  1. 유전막 형성 및 유전막 열처리를 적어도 2회이상 반복하는 단계를 포함하는 유전막 형성방법.
  2. 제 1항에 있어서,
    상기 유전막 열처리는
    O2, O3, N2, Ar, He, 플라즈마 O2, 플라즈마 NH3또는 진공상태 중 선택된 어느 하나의 분위기에서 진행되는 것을 특징으로 하는 유전막 형성방법.
  3. 제 1항 내지 제 2항 중 어느 하나에 있어서,
    상기 유전막은
    HfO2, HfAlOx, HfSiOx, ZrO2, LaOx, PrOx, YOx, Ta2O5중 선택된 어느 하나인 것을 특징으로 하는 유전막 형성방법.
  4. 하부전극을 형성하는 단계 ;
    상기 하부전극 상에 유전막 형성 및 유전막 열처리를 적어도 2회이상 반복하는 단계;
    상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는커패시터 제조방법.
  5. 제 4항에 있어서,
    상기 유전막 열처리는
    O2, O3, N2, Ar, He, 플라즈마 O2, 플라즈마 NH3또는 진공상태 중 선택된 어느 하나의 분위기에서 진행되는 것을 특징으로 하는 커패시터 제조방법.
  6. 제 4항에 있어서,
    상기 하부전극 형성 후, 상기 유전막 형성 전,
    질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조방법.
  7. 제 4항 내지 제 6항 중 어느 하나에 있어서,
    상기 유전막은
    HfO2, HfAlOx, HfSiOx, ZrO2, LaOx, PrOx, YOx, Ta2O5중 선택된 어느 하나인 것을 특징으로 하는 커패시터 제조방법.
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