KR100753037B1 - 캐패시터 및 캐패시터 제조 방법 - Google Patents

캐패시터 및 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 낮은 누설 전류 특성과 항복 전압 특성을 개선하여 캐패시터의 충전용량을 증대시키는데 적합한 반도체 소자의 캐패시터를 제공하기 위한 것으로, 이를 위한 본 발명의 캐패시터는 하부 전극을 형성하는 단계, 상기 하부 전극 상에 원자층 증착법을 사용하여 [티타늄산화막 증착사이클]m과 [니오븀산화막 증착사이클]n 에서 각각 m회 및 n회 반복 진행하여 상기 티타늄산화막과 상기 니오븀산화막이 혼합된 유전막을 형성하는 단계, 상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법을 포함하여 TiLaO 유전막과 TiNbO 유전막은 하프늄산화막 또는 탄탈륨산화막보다 유전상수가 높기 때문에 누설 전류 특성이 좋을 뿐만 아니라 열 안정성이 우수하기 때문에 캐패시터 소자 형성 이후 집적 과정에서 불가피하게 수반되는 고온 열처리 진행시에도 전기적 특성의 열화가 발생하지 않기 때문에 70㎚급 이하의 금속 배선 공정이 적용되는 반도체 메모리 제품군의 캐패시터 소자의 내구성과 신뢰성을 동시에 향상시키는 효과가 있다.
캐패시터, 유전막, TiLaO, TiNbO, 누설 전류, 충전용량, 유전상수

Description

캐패시터 및 캐패시터 제조 방법{CAPACITOR AND METHOD FOR FORMING USING THE SAME}
도 1은 종래 기술에 따른 캐패시터의 유전막 구조를 도시한 단면도.
도 2는 본 발명의 제1실시예를 설명하기 위한 원자층 증착 개략도.
도 3은 본 발명의 제2실시예를 설명하기 위한 원자층 증착 개략도.
도 4는 본 발명의 제1 및 제2실시예에 따른 캐패시터의 구조를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
41 : 하부 전극 42 : 유전막
43 : 상부 전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 원자층 증착(Atomic Layer Deposition)을 이용한 박막을 채용한 캐패시터 및 이를 이용한 MIM 캐패시터 제조 방법에 관한 것이다.
최근, 미세화된 반도체 공정 기술의 급속한 발전으로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있으며, 동작 전압의 저 전압화가 이루어지고 있다.
그러나 기억 소자의 동작에 필요한 충전 용량은 셀 면적의 감소에도 불구하고, 소프트 에러(soft error)의 발생과 리프리쉬 시간(refresh time)의 단축을 방지하기 위해서 25fF/cell 이상의 충분한 용량이 지속적으로 요구되고 있다.
이러한 상황하에서 Al2O3 유전막을 채용한 SIS(Polysilicon-Insulator-Polysilicon)형태의 캐패시터가 512M 이상의 차세대 DRAM 제품에 필요한 충전 용량을 확보하는데 그 한계를 보이고 있기 때문에 TiN 전극과 HfO2/Al2O3 유전막을 채용한 MIS(Metal-Insulator-Polysilicon)형태 또는 HfO2/Al2O3/HfO2 유전막을 채용한 MIM 캐패시터의 개발이 주류를 이루고 있다.
그러나, 이들 캐패시터의 경우 기대할 수 있는 등가산화막(Tox; Equivalent Oxide Thickness)의 두께의 한계가 12Å 정도이기 때문에 70㎚ 급 이하의 금속 배선 공정이 적용되는 반도체 DRAM 제품군에서 25fF/cell 이상의 셀 충전용량(Cell Capacitance)을 얻기 어렵다.
도 1은 종래 기술에 따른 반도체 소자의 캐패시터 구조를 도시한 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11) 상에 유전막(12)이 형성된다. 유전막(12)은 탄탈륨산화막(Ta2O5, Eg=4.5eV, ε=25), 하프늄산화막(HfO2, Eg=5.7eV, ε=20) 또는 티타늄산화막(TiO2, ε=40∼80)을 사용하며, 이들의 단일막 또는 혼합막을 사용한다. 이어서, 유전막(12) 상에 상부 전극(13)이 형성된다.
그러나, Ru 전극을 채용하면서 등가산화막 두께를 10Å 이하로 낮추면 MIM 캐패시터의 누설 전류가 0.5fA/cell 이상으로 증가하는 문제점이 수반되고 있기 때문에 사실상 제품 적용이 어려운 상황이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 낮은 누설 전류 특성과 항복 전압 특성을 개선하여 캐패시터의 충전용량을 증대시키는데 적합한 캐패시터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 캐패시터는 하부 전극을 형성하는 단계, 상기 하부 전극 상에 원자층 증착법을 사용하여 [티타늄산화막 증착사이클]m과 [니오븀산화막 증착사이클]n 에서 각각 m회 및 n회 반복 진행하여 상기 티타늄산화막과 상기 니오븀산화막이 혼합된 유전막을 형성하는 단계, 상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법을 포함한다.
또한, 본 발명의 캐패시터는 하부 전극을 형성하는 단계, 상기 하부 전극 상에 티타늄 소스 공급, 퍼지, 니오븀 소스 공급, 퍼지, 반응 가스 공급 및 퍼지의 순서를 단위 사이클로 하고, 상기 단위 사이클을 소정 횟수 반복 진행하는 유전막을 형성하는 단계, 상기 유전막 상에 상부 전극을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
(제1실시예)
도 2는 본 발명의 제1실시예를 설명하기 위한 원자층 증착 개략도이다.
살펴보기에 앞서, 원자층 증착법(ALD)은 공지된 바와 같이, 먼저 소스 가스를 공급하여 기판 표면에 한 층의 소스를 화학적으로 흡착(Chemical Adsorption)시키고, 여분의 물리적 흡착된 소스들은 퍼지 가스를 흘려보내어 퍼지시킨 다음, 한 층의 소스에 반응 가스를 공급하여 한 층의 소스와 반응 가스를 화학 반응시켜 원하는 원자층 박막을 증착하고, 여분의 반응 가스는 퍼지 가스를 흘려보내 퍼지 시키는 과정을 한 주기로 하여 박막을 증착한다. 상술한 바와 같은 원자층증착법은 표면 반응 메카니즘(Surface Reaction Mechanism)을 이용하므로써 안정된 박막을 얻을 수 있을 뿐만 아니라 균일한 박막을 얻을 수 있다.
또한, 소스 가스와 반응 가스를 서로 분리시켜 순차적으로 주입 및 퍼지 시키기 때문에 화학기상증착법(CVD)에 비해 가스 위상 반응(Gas Phase Reaction)에 의한 파티클(Particle) 생성을 억제하는 것으로 알려져 있다.
도 2에 도시된 바와 같이, 원자층 증착법을 통해 [티타늄산화막 증착사이클]m과 [메탈산화막 증착사이클]n을 각각 m회 및 n회 반복 진행하여 티타늄산화막과 메탈산화막이 혼합된 유전막을 형성한다. 한편, 그래프의 가로축은 시간(time), 세로축은 플로우율(flow rate)을 나타낸다.
먼저, [티타늄산화막 증착사이클]은 티타늄 소스 주입(제1단계), 퍼지 가스 주입(제2단계), 반응 가스 주입(제3단계) 및 퍼지 가스 주입(제4단계)을 단위 사이클(1 Cycle)로 하는 원자층 증착 공정을 반복 수행하여 원하는 두께의 원자층을 형성한다.
먼저, 티타늄 소스(Ti)를 주입하는 제1단계에서 티타늄 소스(Ti)는 Ti[OCH(CH3)2]4 또는 Ti를 함유한 유기금속화합물을 전구체로 사용하고, 50∼500 sccm의 유량으로 플로우 시켜 웨이퍼 상에 흡착시킨다. 제2단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 티타늄 소스를 챔버로부터 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하며 Ar을 사용할 수 있다.
제3단계는 반응 가스 주입 단계로서, 증착 챔버 내에 반응 가스 O3를 0.1∼ 1slm유량을 플로우한다. 반응 가스는 O3는 100∼500 g/cm3의 농도를 갖는다. 이 때, 반응가스로 O3 뿐만 아니라, O2, O2 플라즈마, N2O, N2O 플라즈마 및 수증기(H2O)로 이루어진 그룹에서 선택된 어느 한 물질을 사용할 수 있다.
반응 가스를 주입하여 기형성된 티타늄층과 반응 가스간의 반응을 유도하여 티타늄산화막(TiO2)을 형성한다.
이어서, 제4단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 반응 가스 및 반응부산물을 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하며 Ar을 사용할 수 있다.
계속해서, 티타늄산화막 상에 메탈산화막을 형성한다. 메탈산화막으로, 란탄산화막(LaO) 또는 니오븀산화막(NbO)을 사용하는데, 그 형성 방법은 다음과 같다.
먼저, 란탄산화막은 란탄 소스(La) 주입(제1단계), 퍼지 가스 주입(제2단계), 반응 가스 주입(제3단계) 및 퍼지 가스 주입(제4단계)을 단위 사이클(1 Cycle)로 하는 원자층 증착 공정을 반복 수행하여 원하는 두께의 원자층을 형성한다.
먼저, 란탄 소스(La)를 주입하는 제1단계에서, La[(CH3)2CH-CH3CONH2], La(CH3)3, La(C2H5)3 및 란탄을 포함하는 유기금속화합물 중에서 선택된 어느 한 물질을 전구체로 사용하고, 0.1∼10torr의 압력, 200∼500℃ 의 기판 온도를 유지하는 챔버 내부로 0.1∼10slm의 유량을 일정하게 유지시키면서 0.25∼5초 동안 플로우 시켜 웨이퍼 상에 흡착시킨다.
제2단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 지르코늄 소스 가스를 챔버로부터 제거한다. 퍼지 가스는 비활성 가스로서 N2 를 사용하며 Ar을 사용할 수 있다.
제3단계는 반응 가스 주입 단계로서, 증착 챔버 내에 반응 가스 O3를 0.1∼1slm유량을 플로우한다. 반응 가스는 O3는 100∼500 g/cm3의 농도를 갖는다. 이 때, 반응가스로 O3 뿐만 아니라, O2, O2 플라즈마, N2O, N2O 플라즈마 및 수증기(H2O)로 이루어진 그룹에서 선택된 어느 한 물질을 사용할 수 있다.
계속해서, 반응 가스를 주입하여 기형성된 란탄층과 반응 가스간의 반응을 유도하여 란탄산화막(AlO)을 형성한다.
이어서, 제4단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 반응 가스 및 반응부산물을 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하며, N2 뿐만 아니라 Ar을 사용할 수 있다. 상기한 메카니즘을 진행하여 란탄산화막을 형성한다. 상기한, [티타늄산화막 증착사이클]m과 [메탈산화막 증착사이클]n에서 m과 n의 비율을 각각 1:1∼5:5 비율 에서 반복 증착하여 50∼150Å 두께의 TiLaO 유전막을 형성한다.
이어서, 니오븀산화막 형성 방법을 알아본다.
먼저, 니오븀산화막은 니오븀 소스 주입(제1단계), 퍼지 가스 주입(제2단계), 반응 가스 주입(제3단계) 및 퍼지 가스 주입(제4단계)을 단위 사이클(1 Cycle) 로 하는 원자층 증착 공정을 반복 수행하여 원하는 두께의 원자층을 형성한다.
먼저, 니오븀 소스를 주입하는 제1단계에서, Nb(OEt)5 또는 니오븀을 포함하는 유기금속화합물 중에서 선택된 물질을 전구체로 사용하고 0.1∼10torr의 압력, 200∼500℃ 의 기판 온도를 유지하는 챔버 내부로 0.1∼10slm의 유량을 일정하게 유지시키면서 0.25∼5초 동안 플로우 시켜 웨이퍼 상에 흡착시킨다.
제2단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 니오븀 소스를 챔버로부터 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하며, N2 뿐만 아니라 Ar을 사용할 수 있다.
제3단계는 반응 가스 주입 단계로서, 증착 챔버 내에 반응 가스 O3를 0.1∼1slm유량을 플로우한다. 반응 가스는 O3는 100∼500 g/cm3의 농도를 갖는다. 이 때, 반응가스로 O3 뿐만 아니라, O2, O2 플라즈마, N2O, N2O 플라즈마 및 수증기(H2O)로 이루어진 그룹에서 선택된 어느 한 물질을 사용할 수 있다.
계속해서, 반응 가스를 주입하여 기형성된 니오븀층과 반응 가스간의 반응을 유도하여 니오븀산화막(NbO)을 형성한다.
이어서, 제4단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 반응 가스 및 반응부산물을 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하며, N2 뿐만 아니라 Ar을 사용할 수 있다.. 상기한 메카니즘을 진행 하여 니오븀산화막을 형성한다. [티타늄산화막 증착사이클]m과 [메탈산화막 증착사이클]n에서 m과 n을 각각 1:1∼5:5 비율로 반복 증착하여 50∼150Å 두께의 TiNbO 유전막을 형성한다.
(제2실시예)
도 3은 본 발명의 제2실시예를 설명하기 위한 원자층 증착 개략도이다.
도3을 참조하면, 티타늄 소스 가스 주입, 퍼지 가스 주입, 메탈 소스 주입, 퍼지 가스 주입, 반응 가스 주입 및 퍼지 가스 주입을 단위 사이클(1 Cycle)로 하는 공정을 반복 수행하여 원하는 두께의 티타늄, 메탈계 성분 및 산화막을 함유하는 유전막을 형성한다. 한편, 그래프의 가로축은 시간(time), 세로축은 플로우율(flow rate)을 나타낸다.
먼저, 1단계는 티타늄 소스를 주입하는 단계로서, 티타늄 소스는 Ti[OCH(CH3)2]4 또는 Ti를 함유한 유기금속화합물을 전구체로 사용하고, 50∼500 sccm의 유량을 플로우시켜 웨이퍼 상에 흡착시킨다.
제2단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 티타늄 소스를 챔버로부터 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하며 N2 뿐만 아니라 Ar을 사용할 수 있다.
이어서, 3단계는 메탈 소스를 주입하는 단계로서, 란탄 소스 또는 니오븀 소스를 주입한다. 먼저, 란탄 소스는 La[(CH3)2CH-CH3CONH2], La(CH3)3, La(C2H5)3 및 란 탄을 포함하는 유기금속화합물 중에서 선택된 어느 한 물질을 전구체로 사용하고, 0.1∼10torr의 압력, 200∼500℃ 의 기판 온도를 유지하는 챔버 내부로 0.1∼10slm의 유량을 일정하게 유지시키면서 0.25∼5초 동안 플로우 시켜 웨이퍼 상에 흡착시킨다.
또한, 니오븀 소스는 Nb(OEt)5 또는 니오븀을 포함하는 유기금속화합물 중에서 선택된 물질을 전구체로 사용하고 0.1∼10torr의 압력, 200∼500℃ 의 기판 온도를 유지하는 챔버 내부로 0.1∼10slm의 유량을 일정하게 유지시키면서 0.25∼5초 동안 플로우 시켜 웨이퍼 상에 흡착시킨다.
제4단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 메탈 소스 가스를 챔버로부터 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하며, N2 뿐만 아니라 Ar을 사용할 수 있다.
제5단계는 반응 가스 주입 단계로서, 증착 챔버 내에 반응 가스 O3를 0.1∼1slm유량을 플로우한다. 반응 가스는 O3는 100∼500 g/cm3의 농도를 갖는다. 이 때, 반응가스로 O3 뿐만 아니라, O2, O2 플라즈마, N2O, N2O 플라즈마 및 수증기(H2O)로 이루어진 그룹에서 선택된 어느 한 물질을 사용할 수 있다.
계속해서, 반응 가스를 주입하여 기형성된 소스층 즉, 란탄늄층 또는 니오븀층과 반응 가스간의 반응을 유도하여 티타늄란탄산화막(TiLaO) 또는 티타늄니오븀산화막(TiNbO)을 형성한다.
이어서, 제6단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 반응 가스 및 반응부산물을 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하며, N2 뿐만 아니라 Ar을 사용할 수 있다.
상술한 바와 같이, 티타늄 소스 공급, 퍼지, 메탈 소스 공급, 퍼지, 반응가스 공급 및 퍼지를 진행하는 것을 단위 사이클로 한다. 이 때, 단위 사이클을 소정 횟수 반복 진행하되, 메탈 소스의 경우 1:1∼5:5 비율로 메탈 소스의 플로우 횟수를 제거하여 TiLaO 유전막, TiNbO 유전막을 형성한다.
도 4는 본 발명의 제1 및 제2실시예에 따른 TiLaO 또는 TiNbO를 유전막으로 사용하는 캐패시터 구조를 도시한 단면도이다.
도4를 참조하면, 하부 전극(41) 상에 티타늄, 메탈계 성분 및 산소를 함유하는 유전막(42)이 형성된다.
하부 전극(41)은 TiN, Ru, RuO2, TaN, W, WN, Ir, IrO2 및 Pt로 이루어진 그룹에서 선택된 어느 한 물질을 사용하고, 100∼500Å 두께로 형성된다.
이어서, 티타늄, 메탈계 성분 및 산소가 함유된 유전막(42)은 ALD 또는 PEALD 방법으로 200∼500℃의 온도 범위에서 50∼150Å의 두께로 형성된다. 이 때, 유전막(42)은 메탈 소스의 종류에 따라 TiLaO 또는 TiNbO으로 형성되며, 더 자세히는 Ti1 - xLaxO, Ti1 - xNbxO 구조를 갖는다. 이 때, x의 범위는, 0<x≤0.5를 가진다.
계속해서, 도면에 도시하지는 않았지만 티타늄, 메탈계 성분 및 산소를 함유한 유전막(42)을 형성한 후 열처리를 실시한다. 열처리는 박막을 치밀화하거나 박 막 내 또는 표면에 누설 전류의 원인이 되는 잔류 불순물을 휘발시키거나 표면의 거칠기(Roughness)를 완화하여 전계 집중을 방지하고, 결정립(Crystallite) 제거의 목적으로 실시하며 N2, H2, N2/H2, O2, O3 및 NH3 로 이루어진 그룹에서 선택된 어느 한 가스를 사용한다. 선택된 가스를 1∼25sccm의 유량으로 플로우 시키고, 플라즈마 어닐링(Plasma Annealing), 퍼니스(Furnace)열처리 또는 급속열처리(Rapid Thermal Process)와 같은 저온열처리 방법으로 진행된다.
먼저, 플라즈마 어닐링은 200∼500℃의 온도 분위기에서 0.1∼10torr 압력으로 N2, H2, N2/H2, O2, O3 및 NH3 로 구성된 그룹에서 선택된 어느한 가스를 5sccm∼5slm의 유량으로 플로우 시키고, 100∼500W의 RF 파워로 1∼5분 동안 진행한다.
또한, 700∼760torr의 상압 또는 1∼100torr의 감압에서 500∼800℃의 온도 분위기에서 급속열처리를 진행하거나, 동일 분위기에서 조건에서 600∼800℃의 온도 분위기에서 퍼니스열처리를 이용하여 어닐링을 진행한다.
계속해서, 티타늄, 메탈계 성분 및 산소가 함유된 유전막(42) 상에 상부 전극(43)이 형성된다. 상부 전극(43)은 TiN, Ru, RuO2, TaN, W, WN, Ir, IrO2 및 Pt로 이루어진 그룹에서 선택된 어느 한 물질을 사용한다.
그리고 나서, 캐패시터 소자의 금속계 상부 전극 상에 DRAM의 제조 공정 중 Back-End 공정에서의 열공정, 큐어링(Curing; H2, N2 또는 N2/H2 분위기) 공정, 습식 공정(Wet) 및 그 밖의 패키지 공정 및 신뢰성과 관련된 환경 실험(Environment test) 진행 과정에서 습도, 온도 또는 전기적 충격으로부터의 구조적인 안정성을 향상시키기 위한 일종의 보호막 또는 완충층으로 ALD 방식으로 Al2O3, HfO2, Ta2O5, ZrO2, TiO2, La2O3와 같은 산화막 또는 TiN과 같은 금속층을 50∼200Å의 두께로 형성하여 MIM 캐패시터를 보호하는 캡핑막을 형성한다.
상기와 같은 캐패시터는 콘케이브(Concave)형 캐패시터, 실린더(Cylinder)형 캐패시터에 적용할 수 있다.
상술한 바와 같이 TiLaO 또는 TiNbO 유전막을 캐패시터의 유전막으로 채용하면, 등가산화막의 두께를 10Å 이하로 낮춰서 70㎚급 이하의 금속 배선 공정이 채용되는 DRAM 제품군에서 25fF/cell 이상의 충전용량을 얻고자 할 때에 제품의 정상적인 동작 전압하에서는 물론이고, 보다 열악한 환경에서도 신뢰성이 보장될 만한 0.5fA/cell 이하의 안정적인 수준으로 누설 전류 특성을 확보할 수 있다.
또한, 유전막의 내구성을 더욱 향상시킬 수 있는 장점이 있으므로 70㎚ 이하 금속 배선 공정에서 채용하는 512M급 이상의 초고집적 제품군에 적용할 경우 양질의 전기적 특성과 함께 신뢰성 향상 효과를 동시에 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 전하저장전극으로 TiN 또는 Ru와 같은 금속계 물질을 증착시킨 후, 하프늄산화막 또는 탄탈륨산화막 보다 유전상수 값이 큰 TiLaO(ε=30∼60) 박막을 캐패시터의 유전막으로 채용하면, 5∼10Å 두께의 등가산화막을 얻을 수 있기 때문에, 하프늄산화막 또는 탄탈륨산화막을 유전막으로 채용하는 것보다 상대적으로 큰 충전 용량을 얻을 수 있으며, 전도성을 띤 란탄(La)이 충분히 화학적, 전기적으로 안정성을 갖고 Ti와 결합된 상태로 도너 역할을 하기 때문에 전극과의 접촉 계면에서 기생 저항 성분을 감소시켜, 티타늄산화막만을 유전막으로 채용하여 MIM 캐패시터를 구성하는 것보다 누설전류 발생을 효과적으로 억제할 수 있다.
또한, La-O 결합으로 인해, 열적 강도와 함게 전기적 강도가 향상되어 우수한 항복 전계 특성을 함께 얻을 수 있다.
또한, TiLaO 유전막과 TiNbO 유전막은 하프늄산화막 또는 탄탈륨산화막보다 열 안정성이 우수하기 때문에 캐패시터 소자 형성 이후 집적 과정에서 불가피하게 수반되는 고온 열처리 진행시에도 전기적 특성의 열화가 발생하지 않기 때문에 70㎚급 이하의 금속 배선 공정이 적용되는 반도체 메모리 제품군의 캐패시터 소자의 내구성과 신뢰성을 동시에 향상시키는 효과가 있다.

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  9. 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 원자층 증착법을 사용하여 [티타늄산화막 증착사이클]m과 [니오븀산화막 증착사이클]n 에서 각각 m회 및 n회 반복 진행하여 상기 티타늄산화막과 상기 니오븀산화막이 혼합된 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부 전극을 형성하는 단계
    를 포함하는 반도체 소자의 캐패시터 제조 방법.
  10. 제9항에 있어서,
    상기 [티타늄산화막 증착사이클]m과 상기 [니오븀산화막 증착사이클]n의 비율을 각각 1:1∼5:5 비율 내에서 반복 증착하는 반도체 소자의 캐패시터 제조 방법.
  11. 제10항에 있어서,
    상기 [티타늄산화막 증착사이클]m은,
    티타늄 소스를 흡착시키는 단계;
    상기 티타늄 소스 중에서 미반응 티타늄 소스를 제거하기 위한 퍼지 단계;
    반응 가스를 공급하여 상기 흡착된 티타늄 소스와의 반응을 유도하여 원자층 단위의 티타늄산화막을 형성하는 단계; 및
    미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계를 단위 사이클로 하고, 상기 단위 사이클을 소정 횟수 반복하여 형성하는 반도체 소자의 캐패시터 제조 방법.
  12. 제10항에 있어서,
    상기 [니오븀산화막 증착사이클]n은,
    니오븀 소스를 흡착시키는 단계;
    상기 니오븀 소스 중에서 미반응 니오븀 소스를 제거하기 위한 퍼지 단계;
    반응 가스를 공급하여 상기 흡착된 니오븀 소스와의 반응을 유도하여 원자층 단위의 니오븀산화막을 형성하는 단계; 및
    미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계를 단위 사이클로 하고, 상기 단위 사이클을 소정 횟수 반복하여 형성하는 반도체 소자의 캐패시터 제조 방법.
  13. 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 티타늄 소스 공급, 퍼지, 니오븀 소스 공급, 퍼지, 반응 가스 공급 및 퍼지의 순서를 단위 사이클로 하고, 상기 단위 사이클을 소정 횟수 반복 진행하는 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부 전극을 형성하는 단계
    를 포함하는 반도체 소자의 캐패시터 제조 방법.
  14. 제11항 또는 제13항에 있어서,
    상기 티타늄 소스는,
    Ti[OCH(CH3)2]4 또는 Ti를 함유한 유기금속화합물을 전구체로 사용하고, 50∼500 sccm의 유량을 플로우시키는 반도체 소자의 캐패시터 제조 방법.
  15. 삭제
  16. 제12항 또는 제13항에 있어서,
    상기 니오븀 소스는,
    Nb(OEt)5 또는 Nb를 함유한 유기금속화합물을 사용하며 0.1∼10torr의 압력, 200∼500℃ 의 기판 온도를 유지하는 챔버 내부로 0.1∼10slm의 유량을 일정하게 유지시키면서 0.25∼5초 동안 플로우 시켜 웨이퍼 상에 흡착시키는 반도체 소자의 캐패시터 제조 방법.
  17. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 반응 가스는,
    O3, O2, O2 플라즈마, N2O, N2O 플라즈마 및 수증기(H2O)로 이루어진 그룹에서 선택된 어느 한 물질을 사용하는 반도체 소자의 캐패시터 제조 방법.
  18. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 퍼지는,
    N2 또는 Ar을 플로우하는 반도체 소자의 캐패시터 제조 방법.
  19. 제11항 또는 제13항에 있어서,
    상기 유전막을 형성하는 단계는,
    열처리 단계를 더 포함하는 반도체 소자의 캐패시터 제조 방법.
  20. 제19항에 있어서,
    상기 열처리는,
    플라즈마 어닐링, 퍼니스열처리 및 급속열처리의 방법 중에서 선택된 방법을 사용하는 반도체 소자의 캐패시터 제조 방법.
  21. 제20항에 있어서,
    상기 플라즈마 어닐링은
    분위기 가스로 N2, H2, N2/H2, O2, O3 및 NH3로 구성된 그룹 중에서 선택된 어느 한 가스를 5sccm∼5slm의 유량으로 플로우시키며, 200∼500℃의 온도 분위기에서 0.1∼10torr의 압력 분위기, 100∼500Ｗ의 RF 파워 조건에서 1∼5분 동안 진행하는 반도체 소자의 캐패시터 제조 방법.
  22. 제20항에 있어서,
    상기 퍼니스열처리는,
    700∼760torr의 상압 또는 1∼100torr의 감압 분위기 600∼800℃의 온도 분위기에서 진행하는 반도체 소자의 캐패시터 제조 방법.
  23. 제20항에 있어서,
    상기 급속열처리는,
    700∼760torr의 상압 또는 1∼100torr의 감압 분위기, 500∼800℃의 온도 분위기에서 진행하는 반도체 소자의 캐패시터 제조 방법.
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