KR100971430B1 - 반도체 소자의 캐패시터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 누설 전류 발생을 효과적으로 억제할 수 있을 뿐만 아니라 항복 전압 특성을 개선하여 소자의 전기적 특성과 함께 캐패시터의 충전용량을 증대시키는데 적합한 반도체 소자의 캐패시터 및 그 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 캐패시터는 하부 전극; 상기 하부 전극 상의 TixPryOz 유전막; 및 상기 TixPryOz 유전막 상의 상부 전극를 포함하며, 이에 따라 본 발명은 TixPryOz 유전막은 하프늄산화막, 탄탈륨산화막 및 티타늄산화막 보다 열적/전기적 안정성이 우수하기 때문에 60㎚급 이하의 금속 배선 공정이 적용되는 반도체 메모리 제품군의 캐패시터 소자의 내구성과 신뢰성을 동시에 향상시킬 수 있는 효과가 있다.
캐패시터, 유전막, 고유전 물질, 원자층 증착, 유전율, 누설 전류

Description

반도체 소자의 캐패시터 및 그 제조 방법{CAPACITOR IN SEMICONDUCTOR DEVICE AND FABRICATING USING THE SAME}
도 1은 종래 기술에 따른 반도체 소자의 캐패시터 구조를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 TixPryOz 유전막을 채용한 캐패시터의 구조를 도시한 도면.
도 3은 본 발명의 일실시예를 설명하기 위한 원자층 증착법의 개략도.
도 4는 본 발명의 다른 실시예를 설명하기 위한 원자층 증착법의 개략도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 하부 전극 22 : TixPryOz 유전막
23 : 상부 전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 및 그 제조 방법에 관한 것이다.
최근 미세화된 반도체 공정 기술의 급속한 발전으로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 있으며, 동작 전압의 저전압화가 이루어지고 있다. 그러나, 기억 소자의 동작에 필요한 충전용량은 셀 면적 감소에도 불구하고 소프트 에러(soft error)의 발생과 리프레시 시간(refresh time)의 단축을 방지하기 위해서 25fF/cell 이상의 충분한 용량이 지속적으로 요구되고 있다. 이러한 상황하에서 알루미늄산화막(Al2O3)을 유전막으로 채용한 SIS(Polysilicon-Insulator-Polysilicon) 형태의 캐패시터가 512M 이상의 차세대 DRAM 제품에 필요한 충전용량을 확보하는데 그 한계를 보이고 있기 때문에 TiN 전극과 하프늄산화막/알루미늄산화막(HfO2/Al2O3) 유전막을 채용한 MIS(Metal-Insulator-Polysilicon) 형태또는 하프늄산화막/알루미늄산화막/하프늄산화막(HfO2/Al2O3/HfO2) 유전막을 채용한 MIM(Metal-Insulator-Metal) 형태의 캐패시터 개발이 그 동안 주류를 이루어왔다. 그러나, 이들 캐패시터의 경우 기대할 수 있는 등가산화막의 두께(TOX; Equivalent Oxide Thickness)가 11Å 정도이기 때문에 60㎚급 이하의 금속 배선 공정이 적용되는 반도체 DRAM 제품군에서 25fF/cell 이상의 셀 충전용량(Cell Capacitance)을 얻기 어렵다.
도 1은 종래 기술에 따른 반도체 소자의 캐패시터의 구조를 도시한 단면도이다.
도 1에 도시된 바와 같이, 하부 전극(11) 상에 유전막(12)이 형성되고, 유전막(12) 상에 상부 전극(13)이 형성된다. 이 때 유전막(12)은 티타늄산화막, 탄탈륨산화막 및 하프늄산화막 중에서 선택된 물질을 사용한다.
상술한 바와 같이, 하부 전극으로 Ru와 같은 노벨 메탈(novel metal)을 채용하고, 티타늄산화막(TiO2), 탄탈륨산화막(Ta2O5), 하프늄산화막(HfO2)과 같은 단일 유전막을 채용한 반도체 MIM 캐패시터의 소자의 경우 등가산화막 두께를 10Å 이하로 낮추면, 누설 전류가 0.5fA/cell 이상으로 증가하는 문제점이 수반되고 있기 때문에 아직까지는 사실상 제품 적용이 어려운 상황이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 누설 전류 발생을 효과적으로 억제할 수 있을 뿐만 아니라 항복 전압 특성을 개선하여 소자의 전기적 특성과 함께 캐패시터의 충전용량을 증대시키는데 적합한 반도체 소자의 캐패시터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 캐패시터는 하부 전극, 상기 하부 전극 상의 TixPryOz 유전막, 및 상기 TixPryOz 유전막 상의 상부 전극을 포함한다.
또한, 하부 전극을 형성하는 단계, 상기 하부 전극 상에 TixPryOz 유전막을 형성하는 단계, 및 상기 TixPryOz 유전막 상에 상부 전극을 형성하는 단계를 포함한다.
본 발명에서는 MIM 캐패시터의 전기적 두께인 등가산화막 두께를 10Å 이하로 낮춰서 60㎚급 이하의 금속 배선 공정이 채용되는 DRAM 제품군에서 25fF/cell 이상의 충전 용량을 얻고자 할 때에 제품의 정상적인 동작 전압 하에서는 물론이고, 보다 가혹적인 동작 전압 하에서도 신뢰성이 보장될 만한 0.5fA/cell 이하의 안정적인 수준으로 누설 전류 특성을 확보하기 위해 다음과 같은 방법을 사용하였다.
기본적으로 본 발명에서는 등가산화막 두께를 10Å 이하로 낮추었을 때, 종래의 티타늄산화막(TiO2), 탄탈륨산화막(Ta2O5) 또는 하프늄산화막(HfO2)을 유전막으로 사용한 MIM 캐패시터에서 문제점으로 지적되었던 누설 전류 증가 문제와 열안정성 부족 문제를 개선하기 위하여 티타늄산화막 박막 속에 프라세오디뮴(Pr; Praseodymium)을 도핑한 TixPryOz 박막을 캐패시터 유전막으로 사용하는 기술을 핵심으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 TixPryOz 유전막을 채용한 캐패시터의 구조를 도시한 도면이다.
도 2에 도시된 바와 같이, 하부 전극(21) 상에 TixPryOz 유전막(22)이 형성된다. 하부 전극(21)은 TiN, Ru, RuO2, TaN, W, WN, Ir, IrO2 및 Pt으로 이루어진 그룹에서 선택된 어느 한 금속계 도전 물질로 형성하며, 100∼500Å의 두께로 형성된다. 이어서, TixPryOz 유전막(22)은 ALD 또는 PEALD 방법으로 200∼500℃의 온도 분위기에서 50∼150Å의 두께로 형성된다. TixPryOz 유전막(22)은 TixPryOz로 구성되는데, 여기서, x,y,z는 몰분율(mole fraction)이고 x=0.05∼0.5, x+y+z=1 이며, x/y는 0.1∼10인 것을 특징으로 한다.
다음으로, TixPryOz 유전막(22)을 열처리한다. 열처리는 플라즈마 어닐링, 퍼니스열처리 및 급속열처리의 방법 중에서 선택된 방법을 사용하여 실시할 수 있으며, N2, H2, N2/H2, O2, O3 및 NH3 로 이루어진 분위기 가스 중에서 선택된 어느 한 가스를 5sccm∼5slm의 유량으로 플로우시키면서 실시할 수 있다. 플라즈마 어닐링은 200∼500℃의 온도 분위기, 0.1∼10torr의 압력 분위기, 100∼500Ｗ의 RF 파워 조건에서 1∼5분 동안 진행할 수 있다. 퍼니스열처리는 700∼760torr의 상압 또는 1∼100torr의 감압 분위기에서 600∼800℃의 온도로 실시할 수 있다. 그리고, 급속열처리는 700∼760torr의 상압 또는 1∼100torr의 감압 분위기에서 500∼800℃의 온도로 실시할 수 있다.
계속해서, TixPryOz 유전막(22) 상에 상부 전극(23)이 형성된다. 상부 전극(23)은 TiN, Ru, RuO2, TaN, W, WN, Ir, IrO2 및 Pt으로 이루어진 그룹에서 선택된 어느 한 금속계 도전 물질로 형성된다.
한편, 상기와 같은 캐패시터는 콘케이브(Concave)형 캐패시터 및 실린더형(Cylinder) 캐패시터에 적용할 수 있다.
이어서, 도면에 도시하지 않았지만, 하부 전극(21), TixPryOz 유전막(22) 및 상부 전극(23)을 차례로 형성한 후, 캐패시터 소자의 금속계 상부 전극 상에 DRAM의 제조 공정 중 Back-End 공정에서의 열공정 및 큐어링(Curing; H2, N2 또는 N2/H2 분위기) 공정, 그 밖의 패키지(package) 공정 및 신뢰성과 관련된 환경 실험(Environment test) 진행 과정에서 습도, 온도 또는 전기적 충격으로부터의 구조적인 안정성을 향상시키기 위한 일종의 보호막 또는 완충층으로 ALD 방식으로 Al2O3, HfO2, Ta2O5, ZrO2, TiO2와 같은 산화막 또는 TiN과 같은 금속층을 50∼200Å의 두께로 형성하여 MIM 캐패시터를 보호하는 캡핑막을 형성한다.
상술한 바와 같이, TixPryOz 유전막은 증착조건(예컨대, 온도, 압력, 플로우비율)과 박막의 물리/화학적 상태 변화에 따라 유전 상수 값을 30∼60 범위 내에서 조절가능하다. 예컨대, Pr 성분이 도핑된 함유량에 따라 누설 전류 발생 수준(Leakage current density)과 항복 전압(Breakdown voltage) 수준을 제어할 수 있다. Pr 은 일종의 전도성을 띤 약간의 전자주개(conductive lightly donor) 역할을 하면서 충분히 화학적, 전기적으로 안정성을 갖고 Ti와 결합되어 있다.
즉, 전하저장전극의 종류와 캐패시터의 사양에 따라 TixPryOz 유전막 증착 공정을 통해 유전 특성 제어가 실제 가능하기 때문에 종래의 티타늄산화막, 탄탈륨산화막 또는 하프늄산화막을 채용한 MIM 캐패시터의 유전성의 한계와 누설 전류 발생 문제점을 보다 효과적으로 극복할 수 있을 뿐만 아니라 프라세오디뮴-산소(Pr-O) 간의 결합에 의해 열안정성이 증대되어 메모리 제품의 성능과 신뢰성을 향상시킬 수 있다.
이하, 상기한 TixPryOz 유전막을 형성하기 위한 원자층 증착법을 알아본다.
도 3은 본 발명의 실시예를 설명하기 위한 원자층 증착법의 개략도이다.
살펴보기에 앞서, 원자층 증착법(ALD)은 공지된 바와 같이, 먼저 소스 가스를 공급하여 기판 표면에 한 층의 소스를 화학적으로 흡착(Chemical Adsorption)시키고, 여분의 물리적 흡착된 소스들은 퍼지 가스를 흘려보내어 퍼지시킨 다음, 한 층의 소스에 반응 가스를 공급하여 한 층의 소스와 반응 가스를 화학 반응시켜 원하는 원자층 박막을 증착하고, 여분의 반응 가스는 퍼지 가스를 흘려보내 퍼지 시키는 과정을 한 주기로 하여 이 주기를 반복 수행하므로써 원하는 두께의 박막을 증착하는 것이다. 상술한 바와 같은 원자층증착법(ALD)은 표면 반응 메카니즘(Surface Reaction Mechanism)을 이용하므로써 안정된 박막을 얻을 수 있을 뿐만 아니라 균일한 박막을 얻을 수 있다.
또한, 소스 가스와 반응 가스를 서로 분리시켜 순차적으로 주입 및 퍼지 시키기 때문에 화학기상증착법(CVD)에 비해 가스 위상 반응(Gas Phase Reaction)에 의한 파티클(Particle) 생성을 억제하는 것으로 알려져 있다.
도 3을 참조하면, 원자층증착법을 통해 티타늄산화막 증착사이클(TiO)과 프라세오디뮴산화막 증착사이클(PrO)을 각각 m회 및 n회 반복 진행하여 티타늄산화막(TiO)과 프라세오디뮴산화막(PrO)이 혼합된 TixPryOz 유전막을 형성한다. 그래프에서 가로축은 시간(time), 세로축은 플로우율(Flow rate)을 나타낸다.
먼저, 티타늄산화막 증착사이클은 티타늄 소스 주입(제1단계), 퍼지 가스 주입(제2단계), 반응 가스 주입(제3단계) 및 퍼지 가스 주입(제4단계)을 단위 사이클(1 Cycle)로 하는 원자층 증착 공정을 반복 수행하여 원하는 두께의 원자층을 증 착한다.
티타늄 소스(Ti)를 주입하는 제1단계에서 티타늄 소스(Ti)는 Ti[OCH(CH3)2]4 와 같은 Ti를 함유한 유기금속화합물을 전구체로 사용하고, 50∼500sccm의 유량을 플로우시켜 웨이퍼 상에 흡착시킨다.
제2단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 하프늄 소스 가스를 챔버로부터 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하는데, N2 뿐만 아니라 Ar 가스를 사용할 수 있다.
제3단계는 반응 가스 주입 단계로서, 증착 챔버 내에 반응 가스로 O3(농도:200±20g/m3), O2 , O2 플라즈마, N2O, N2O 플라즈마 및 수증기(H2O)로 이루어진 그룹 중에서 선택된 어느 한 물질을 사용하며 0.1∼1slm을 플로우시킨다. 이와 같이 반응 가스와 웨이퍼 상에 흡착된 티타늄 소스와의 반응을 유도하여 티타늄산화막(TiO2)을 형성한다.
이어서, 제4단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 반응 가스 및 반응부산물을 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하는데, N2 뿐만 아니라 Ar 가스를 사용할 수 있다.
계속해서, 티타늄산화막(TiO) 상에 프라세오디뮴산화막(PrO)을 형성한다.
먼저, 프라세오디뮴산화막 증착사이클은 프라세오디뮴 소스 주입(제1단계), 퍼지 가스 주입(제2단계), 반응 가스 주입(제3단계) 및 퍼지 가스 주입(제4단계)을 단위 사이클(1 Cycle)로 하는 원자층 증착 공정을 반복 수행하여 원하는 두께의 원자층을 형성한다.
먼저, 프라세오디뮴 소스(Pr)를 주입하는 제1단계에서, 프라세오디뮴 소스Pr[(CH3)2CH-CH3CONH2], Pr(CH3)3 및 Pr(C2H5)3 와 같은 Pr을 함유한 유기금속화합물을 전구체로 사용한다.
제2단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 이트륨 소스를 챔버로부터 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하는데, N2 뿐만 아니라 Ar 가스를 사용할 수 있다.
제3단계는 반응 가스 주입 단계로서, 증착 챔버 내에 반응 가스 O3(농도:200±20g/m3), O2 , O2 플라즈마, N2O, N2O 플라즈마 및 수증기(H2O)로 이루어진 그룹 중에서 선택된 어느 한 물질을 사용하며 0.1∼1slm을 플로우시킨다. 이와 같이, 반응 가스와 웨이퍼 상에 흡착된 프라세오디뮴층의 반응을 유도하여 프라세오디뮴산화막(PrO)을 형성한다.
이어서, 제4단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 반응 가스 및 반응부산물을 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하는데, N2 뿐만 아니라 Ar 가스를 사용할 수 있다.
상기한, 티타늄산화막 증착사이클과 프라세오디뮴산화막 증착사이클을 m회 및 n회를 각각 5:5 비율 이하로 반복 증착하는데 이는, Ti 성분이 Pr 성분 보다 상대적으로 많이 존재하도록 유도하여 유전성이 크게 떨어지지 않도록 하기 위함이다. 상기한 공정을 통해 50∼150Å 두께의 TixPryOz 유전막을 형성한다.
도 4는 본 발명의 다른 실시예에 따른 원자층 증착법의 개략도이다.
도 4를 참조하면, 티타늄 소스 주입, 퍼지 가스 주입, 프라세오디뮴 소스 주입, 퍼지 가스 주입, 반응 가스 주입 및 퍼지 가스 주입을 단위 사이클(1 Cycle)로 하는 공정을 반복 진행하여 원하는 두께의 TixPryOz 유전막을 형성한다. 그래프에서 가로축은 시간(time), 세로축은 플로우율(Flow rate)을 나타낸다.
먼저, 1단계는 티타늄 소스(Ti)를 주입하는 단계로서, 티타늄 소스(Ti)는 Ti[OCH(CH3)2]4와 같은 Ti를 함유한 유기금속화합물을 전구체로 사용하고, 50∼500sccm의 유량을 플로우 시켜 웨이퍼 상에 흡착시키고, 제2단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 티타늄 소스를 챔버로부터 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하는데, N2 뿐만 아니라 Ar 가스를 사용할 수 있다.
이어서, 3단계는 프라세오디뮴 소스(Pr)를 주입하는 단계로서, 프라세오디뮴 소스(Pr)는 Pr[(CH3)2CH-CH3CONH2], Pr(CH3)3 및 Pr(C2H5)3 와 같은 Pr을 함유한 유기금속화합물을 전구체로 사용하고 플로우시켜, 웨이퍼 상에 흡착시킨다.
제4단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 프라세오디뮴 소스를 챔버로부터 제거한다. 퍼지 가스는 비활성 가스로서 N2 를 사용하는데, N2 뿐만 아니라 Ar 가스를 사용할 수 있다.
제5단계는 반응 가스 주입 단계로서, 증착 챔버 내에 반응 가스로 O3(농도:200±20g/m3), O2 , O2 플라즈마, N2O, N2O 플라즈마 및 수증기(H2O)로 이루어진 그룹 중에서 선택된 어느 한 물질을 사용하며 0.1∼1slm을 플로우시킨다. 이와 같이, 반응 가스와 기형성된 소스층과의 반응을 유도하여 티타늄프라세오디뮴산화막(TixPryOz)을 형성한다.
이어서, 제6단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 반응 가스 및 반응부산물을 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하는데, N2 뿐만 아니라 Ar 가스를 사용할 수 있다.
이와 같이, 티타늄 소스 공급, 퍼지, 프라세오디뮴 소스 공급, 퍼지, 반응가스 공급 및 퍼지를 진행하는 것을 단위 사이클로 하고, 단위 사이클을 소정 횟수 반복 진행하되, 5:5 비율 이하로 프라세오디뮴 소스 공급 횟수를 제어하는데 이는 Ti 성분이 Pr 성분 보다 상대적으로 많이 존재하도록 유도하여 유전성이 크게 떨어지지 않게 하기 위함이다. 이와 같은 공정을 통헤 50∼150Å 두께의 TixPryOz 유전막을 형성한다.
한편, 실시예와 다른 실시예에 따른 ALD 사이클 진행 중에 적어도 어느 한 단계(Step)에서 플라즈마를 방전시켜 막질(Film Quality)을 향상시키는 PE-ALD를 진행할 수 있다.
상술한 바와 같이, 본 발명은 DRAM 제조 공정에 사용되는 캐패시터의 제조 방법에 관한 것으로서, 유전율이 종래의 하프늄산화막(ε=20) 또는 탄탈륨산화막(ε=25) 보다 크고, 티타늄산화막(ε=40∼80)보다 누설 전류가 작으면서 항복전압은 큰 티타늄프라세오디뮴산화막(ε=30∼70)을 유전막으로 사용하여 60㎚급 이하의 DRAM 제품군에서 30fF/cell 이상의 높은 충전 용량 값을 얻을 수 있는 일련의 MIM형 캐패시터를 제조할 수 있다.
또한, 티타늄산화막 증착 사이클과 프라세오디뮴산화막 증착 사이클을 5 사이클 초과로 반복하여 TixPryOz 유전막을 형성하면, TEM 이미지로 관찰했을 때, 티타늄산화막과 프라세오디뮴산화막이 적층 구조로 보인다. 그러나, 5 사이클 이상으로 반복하면 티타늄산화막과 프라세오디뮴산화막이 적층은 되지만, TixPryOz 상태의 혼합 상태가 된다. 결과적으로 티타늄산화막과 프라세오디뮴산화막을 각각 5 사이클 이상으로 증착하면 TiO/PrO, PrO/TiO, TiO/PrO/TiO, PrO/TiO/PrO 및 다중 구조로도 형성할 수 있다.
본 발명은 DRAM의 게이트 유전체 물질과 플래쉬 소자의 플로팅 게이트의 유전체로 TixPryOz 유전막이 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 전하저장전극으로 TiN 또는 Ru와 같은 금속계 물질을 증착한 후, 하프늄산화막 또는 탄탈륨산화막 보다 유전상수값이 큰 TixPryOz 박막을 캐패시터 유전막으로 채용하면 5∼10Å 이하의 등가산화막 두께(TOX)를 얻을 수 있기 대문에 하프늄산화막 또는 탄탈륨산화막을 유전막으로 채용해서 캐패시터를 구성하는 것보다 상대적으로 큰 충전용량을 얻을 수 있다.
또한, 일종의 전도성을 띤 프라세오디뮴이 충분히 화학적, 전기적으로 안정성을 갖고, Ti와 결합된 상태로 도너역할을 하기 때문에 전극과의 접촉 계면에서 기생 저항 성분을 감소시켜 티타늄산화막을 유전막으로 채용하여 MIM 캐패시터를 구성하는 것보다 누설 전류 발생을 효과적으로 억제시킬 수 있는 효과가 있다.
또한, Pr-O 결합으로 인해 열적 강도와 함게 전기적 강도가 향상되어 우수한 항복 전계 특성을 얻을 수 있는 효과가 있다.
결론적으로, TixPryOz 유전막은 하프늄산화막, 탄탈륨산화막 및 티타늄산화막 보다 열적/전기적 안정성이 우수하기 때문에 60㎚급 이하의 금속 배선 공정이 적용되는 반도체 메모리 제품군의 캐패시터 소자의 내구성과 신뢰성을 동시에 향상시킬 수 있는 효과가 있다.

Claims (23)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 티타늄산화막에 프라세오디뮴(Pr)이 도핑된 TixPryOz 유전막을 형성하는 단계;
    상기 TixPryOz(x,y,z는 몰분율)유전막을 열처리하는 단계; 및
    상기 TixPryOz 유전막 상에 상부 전극을 형성하는 단계
    를 포함하는 반도체 소자의 캐패시터 제조 방법.
  5. 제4항에 있어서,
    상기 TixPryOz 유전막을 형성하는 단계에서,
    원자층증착법을 사용하여, 티타늄산화막 증착단위사이클과 프라세오디뮴산화막 증착단위사이클을 각각 m회 및 n회 반복 진행하여 상기 티타늄산화막과 상기 프라세오디뮴산화막이 혼합된 상기 TixPryOz 유전막을 형성하는 반도체 소자의 캐패시터 제조 방법.
  6. 제5항에 있어서,
    상기 m과 n의 비율을 조절하여 Ti 성분이 Pr 성분 보다 많도록 하는 반도체 소자의 캐패시터 제조 방법.
  7. 제5항에 있어서,
    상기 티타늄산화막 증착단위사이클은,
    티타늄 소스 공급, 퍼지, 반응 가스 공급 및 퍼지로 구성되는 반도체 소자의 캐패시터 제조 방법.
  8. 제5항에 있어서,
    상기 프라세오디뮴산화막 증착단위사이클은,
    프라세오디뮴 소스 공급, 퍼지, 반응 가스 공급 및 퍼지로 구성되는 반도체 소자의 캐패시터 제조 방법.
  9. 제4항에 있어서,
    상기 TixPryOz 유전막을 형성하는 단계는,
    티타늄 소스 공급, 퍼지, 프라세오디뮴 소스 공급, 퍼지, 반응 가스 공급 및 퍼지의 순서를 증착단위사이클로 하고, 상기 증착단위사이클을 소정 횟수 반복 진행하는 반도체 소자의 캐패시터 제조 방법.
  10. 제7항 또는 제9항에 있어서,
    상기 티타늄 소스는,
    Ti를 함유한 유기금속화합물을 전구체로 사용하고, 50∼500sccm의 유량을 플 로우시키는 반도체 소자의 캐패시터 제조 방법.
  11. 제4항에 있어서,
    상기 TixPryOz 유전막에서 x,y,z는 몰분율로 x=0.05 ~ 0.5, x+y+z=1 및 x/y는 0.1 ~ 10인 반도체 소자의 캐패시터 제조 방법.
  12. 제8항 또는 제9항에 있어서,
    상기 프라세오디뮴 소스는,
    Pr을 함유한 유기금속화합물을 전구체로 사용하는 반도체 소자의 캐패시터 제조 방법.
  13. 제12항에 있어서,
    상기 프라세오디뮴 소스는 Pr[(CH3)2CH-CH3CONH2], Pr(CH3)3, 및 Pr(C2H5)3 으로 이루어진 그룹 중에서 선택된 어느 한 물질을 사용하는 반도체 소자의 캐패시터 제조 방법.
  14. 제9항에 있어서,
    상기 TixPryOz 유전막을 형성하는 단계에서,
    상기 티타늄 소스와 상기 프라세오디뮴 소스 공급 횟수를 조절하여 티타늄 성분이 프라세오디뮴 성분 보다 많도록 하는 반도체 소자의 캐패시터 제조 방법.
  15. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 반응 가스는,
    O3(농도:200±20g/m3), O2 , O2 플라즈마, N2O, N2O 플라즈마 및 수증기(H2O)로 이루어진 그룹 중에서 선택된 어느 한 물질을 사용하며 0.1∼1slm을 플로우하는 반도체 소자의 캐패시터 제조 방법.
  16. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 증착단위사이클 진행 중에 적어도 어느 한 단계에서 플라즈마를 방전시켜 막질을 향상시키는 반도체 소자의 캐패시터 제조 방법.
  17. 제4항에 있어서,
    상기 상부 전극 상에 캡핑막을 형성하는 단계를 더 포함하는 반도체 소자의 캐패시터 제조 방법.
  18. 제4항에 있어서,
    상기 열처리는 플라즈마 어닐링, 퍼니스열처리 및 급속열처리의 방법 중에서 선택된 방법을 사용하는 반도체 소자의 캐패시터 제조 방법.
  19. 제4항에 있어서,
    상기 열처리는, N2, H2, N2/H2, O2, O3 및 NH3 로 이루어진 분위기 가스 중에서 선택된 어느 한 가스를 5sccm∼5slm의 유량으로 플로우시키는 반도체 소자의 캐패시터 제조 방법.
  20. 제18항에 있어서,
    상기 플라즈마 어닐링은 200∼500℃의 온도 분위기에서 0.1∼10torr의 압력 분위기에서 플로우하는 반도체 소자의 캐패시터 제조 방법.
  21. 제20항에 있어서,
    상기 플라즈마 어닐링은,
    100∼500Ｗ의 RF 파워 조건에서 1∼5분 동안 진행하는 반도체 소자의 캐패시터 제조 방법.
  22. 제18항에 있어서,
    상기 퍼니스열처리는,
    700∼760torr의 상압 또는 1∼100torr의 감압 분위기 600∼800℃의 온도 분위기에서 진행하는 반도체 소자의 캐패시터 제조 방법.
  23. 제18항에 있어서,
    상기 급속열처리는 700∼760torr의 상압 또는 1∼100torr의 감압 분위기, 500∼800℃의 온도 분위기에서 진행하는 반도체 소자의 캐패시터 제조 방법.
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