KR100772101B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material

Abstract

본 발명은 충분한 충전용량을 확보하면서 누설전류 및 항복전압 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 스토리지 노드 콘택이 형성된 반도체 기판을 제공하는 단계와, 상기 스토리지 노드 콘택과 연결되게 금속 스토리지전극을 형성하는 단계와, 상기 금속 스토리지전극 상에 TixZryOz 유전막을 형성하는 단계와, 상기 TixZryOz 유전막 상에 금속 플레이트전극을 형성하는 단계를 포함한다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
도 2는 본 발명에 따른 TixZryOz 유전막 증착 과정을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 층간절연막
3 : 콘택홀 4 : 스토리지 노드 콘택
10 : 스토리지전극 20 : TixZryOz 유전막
30 : 플레이트전극 40 : 캐패시터
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 소망하는 충전용량을 확보하면서 누설전류 특성 또한 확보할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
최근 반도체 제조 기술의 발달로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다. 이에 따라, 소자의 리프레쉬 시간(refresh time)이 단축되고 소프트 에러(soft error)가 발생한다는 문제점들이 야기되고 있고, 이러한 문제를 방지하기 위해, 25fF/셀 이상의 높은 충전용량을 갖고 누설전류 발생이 적은 캐패시터의 개발이 지속적으로 요구되고 있다.
주지된 바와 같이, 캐패시터의 충전용량은 전극 표면적 및 유전체의 유전상수에 비례하고, 전극간 거리에 해당하는 유전막 두께, 보다 정확하게는, 유전막의 등가산화막 두께(Tox: equivalent SiO2 thickness)에 반비례한다. 그러므로, 고집적 소자에서 요구되는 큰 충전용량을 갖는 캐패시터를 구현하기 위해서는 높은 유전율을 가지면서 등가산화막 두께를 낮출 수 있는 유전막을 사용해야 한다.
종래 Si3N4(ε=7) 박막을 유전막으로 사용하는 NO(Nitride-Oxide) 캐패시터가 고집적화에 따르는 충전용량 확보에 한계를 나타내게 되면서, 충분한 충전용량 확보를 위해, Si3N4(ε=7) 보다 높은 유전상수를 갖는 Al2O3(ε=9), HfO2(ε=20) 및 Ta2O5(ε=25) 등을 단일 유전체로 적용한 SIS(Polisilicon-Insulator-Polisilicon) 구조의 캐패시터들이 제안되었다.
그런데, Al2O3(ε=9)막은 유전상수가 Si3N4(ε=7)막과 별 차이가 없기 때문에 높은 충전용량 확보에 한계가 있고, 한편, HfO2막은 유전상수가 20 정도이므로 충전용량 확보 측면에서는 유리하지만, 등가산화막의 두께를 15Å이하로 낮추면 누설전류가 증가하고 항복전압 강도가 크게 작아져 반복적인 전기적 충격에 취약하기 때문에 캐패시터의 내구성을 저하시킨다는 문제점이 있다. 또한, Ta2O5(ε=25)막은 비교적 큰 유전상수를 갖지만 누설전류에 취약할 뿐 아니라 열처리시 발생하는 산화막때문에 사실상 등가산화막의 두께를 30Å이하로 낮출 수 없다는 문제점이 있다. 특히, HfO2막은 결정화 온도가 낮아 후속하는 600℃ 이상의 고온 열처리 진행시 누설전류가 급증하는 문제가 있다.
또한, 종래 SIS(Polisilicon-Insulator-Polisilicon)형 캐패시터는, 상기 유전막 문제 이외에, 전극물질로 사용되는 물질인 폴리실리콘막 자체도 고집적 소자에서 요구되는 높은 전기전도성을 확보하는데 한계가 있다는 문제점이 있다. 그러므로, 높은 전기전도도를 구현할 수 있는 새로운 전극물질을 도입한 새로운 타입의 캐패시터 개발이 요구되었다.
이에, 100㎚ 이하의 미세 금속배선을 갖는 고집적 디램 공정에 적용할 수 있는 새로운 캐패시터로서, 종래 폴리실리콘 전극 대신에 금속전극을 채용하고 이중 혹은 삼중 유전막를 채용한 캐패시터들이 개발되고 있다. 예컨데, 금속계 전극(TiN)과 HfO2/Al2O3와 같은 이중 유전체를 채용한 MIS(Metal-Insulator-Polisilicon) 구조의 캐패시터나, 또는, 금속계 전극(TiN)과 HfO2/Al2O3/HfO2와 같은 삼중 유전체를 채용한 MIM(Metal-Insulator-Metal) 구조의 캐패시터가 개발되고 있다.
그러나, 상기한 종래의 MIS 또는 MIM 구조의 캐패시터의 경우, 등가산화막 두께 한계가 12Å 정도이기 때문에 70nm 이하 금속배선을 갖는 소자에 적용하는데는 어려움이 있다. 즉, 상기 MIS 또는 MIM 캐패시터의 HfO2/Al2O3 및 HfO2/Al2O3/HfO2의 다중 유전막은 등가산화막 두께 한계가 12Å 정도이기 때문에 전극의 구조를 복잡하게 변화시켜 스토리지전극의 면적을 증가시키지 않는한 70nm 이하 금속배선이 적용되는 디램에서 25fF/셀 이상의 충전용량을 얻기 힘들다.
최근에는 TiN과 같은 금속을 전극물질로 사용하고, Ta2O5(ε=25), HfO2(ε=20) 및 ZrO2(ε=25)와 같은 단일 유전막을 채용한 MIM형 캐패시터에 대한 개발이 이루어지고 있으나, 이들의 경우, 유전막 증착 과정에서 누설전류 발생의 원인이 되는 결정립(crystallite)이 형성되고, 이로 인해, 표면의 거칠기(roughness) 정도가 심화되므로 전극과 유전막의 계면에 전계가 집중되어 누설전류가 증가하는 문제점이 있다.
그러므로, 상기 Ta2O5, HfO2 및 ZrO2막을 단일 유전막으로 사용하는 MIM형 캐패시터의 경우, TiN을 전극으로 채용하면서 등가산화막의 두께를 10Å 이하로 낮추면 1fA/cell 정도의 높은 누설전류가 발생하기 때문에 70nm급 이하 금속배선을 갖는 512M급 이상의 차세대 디램에 적용하는 것은 어려움이 있다.
따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, 70nm급 이하 금속배선을 갖는 차세대 디램 제품에서 필요로하는 충전용량을 확보하면서 누설전류 특성 또한 확보할 수 있는 반도체 소자의 MIM형 캐패시터 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 형성 방법은, 스토리지 노드 콘택이 형성된 반도체 기판을 제공하는 단계; 상기 스토리지 노드 콘택과 연결되게 금속 스토리지전극을 형성하는 단계; 상기 금속 스토리지전극 상에 TixZryOz 유전막을 형성하는 단계; 및 상기 TixZryOz 유전막 상에 금속 플레이트전극을 형성하는 단계;를 포함한다.
여기서, 상기 스토리지전극 및 플레이트전극은 TiN, Ru, TaN, W, WN, RuO2, Ir, IrO2 및 Pt로 구성된 그룹으로부터 선택된 어느 하나의 금속계 물질로 형성한다.
상기 스토리지전극을 형성하는 단계 후, 그리고, 상기 TixZryOz 유전막을 증착하는 단계 전, 스토리지전극을 치밀화시키고 누설전류 증가의 원인이 되는 전극내 잔류 불순물을 제거하면서, 전극 표면의 거칠기(roughness)를 완화하여 전계집중이 방지되도록 상기 스토리지전극이 형성된 기판 결과물을 N2, H2, N2/H2, O2, O3 및 NH3로 구성된 그룹으로부터 선택되는 어느 하나의 가스 분위기에서 저온 어닐링하는 단계를 더 포함한다.
여기서, 상기 저온 어닐링은 플라즈마, 전기로 및 RTP 방식으로 구성된 그룹으로부터 선택되는 어느 하나의 방식으로 수행한다.
상기 플라즈마를 이용한 저온 어닐링은, 100∼500W의 RF 전력을 갖는 플라즈마를 이용하여, 200∼500℃ 온도범위와 0.1∼10torr 압력범위에서, 상기 선택된 가스를 5sccm∼5slm만큼 플로우 시키면서 1∼5분 동안 진행한다.
한편, 상기 전기로를 이용한 저온 어닐링은, 400∼800℃ 온도로 상기 선택된 가스를 5sccm∼5slm만큼 플로우 시키면서 진행하며, RTP를 이용한 저온 어닐링은, 500∼800℃ 온도범위를 갖는 상압(700∼760torr) 또는 감압(1∼100torr) 챔버내에서 상기 선택된 가스를 5sccm∼5slm만큼 플로우 시키면서 진행한다.
상기 TixZryOz 유전막은 ALD 또는 PE-ALD 방법에 따라 200∼500℃의 온도에서 50∼150Å의 두께로 증착하되, 이때 x/y 값(x 와 y는 몰분율임)이 0.1∼10 범위가 되도록 형성한다.
상기 TixZryOz 유전막의 Ti 성분의 소오스가스로 Ti[OCH(CH3)2]4를 사용하거나 Ti를 함유한 다른 유기금속화합물들로 구성된 그룹으로부터 선택되는 어느 하나를 사용하고, 반응가스로 O3(농도 : 200±20g/m3), O2, 플라즈마 O2, N2O, 플라즈마 N2O 및 H2O 증기로 구성된 그룹으로부터 선택되는 어느 하나를 사용한다. 이때, 상기 반응가스는 0.1∼1slm을 플로우시킨다.
상기 TixZryOz 유전막의 Zr의 소오스가스로 ZrCl4 또는 Zr[N(CH3)C2H5]4를 사용하거나 Zr을 함유한 다른 화합물들로 구성된 그룹으로부터 선택되는 어느 하나를 사용하고, 반응가스로 O3(농도 : 100∼500g/m3), O2, 플라즈마 O2, N2O, 플라즈마 N2O 및 H2O 증기로 구성된 그룹으로부터 선택되는 어느 하나를 사용한다. 이때, 상기 반응가스는 0.1∼1slm을 플로우시킨다.
상기 ALD 방법을 이용한 TixZryOz 박막의 증착은, Zr 소오스가스 플로우 단계, 퍼지 단계, 반응가스 플로우 단계 및 퍼지 단계의 ZrO 박막 증착 싸이클(횟수:n)과 Ti 소오스가스 플로우 단계, 퍼지 단계, 반응가스 플로우 단계 및 퍼지 단계 의 TiO 박막 증착 싸이클(횟수:m)을 n대 m의 비율이 7:3 이하가 되도록 제어하면서 반복 수행하는 방식으로 진행하거나, 또는, [Zr 소오스가스 플로우 및 퍼지 단계], [Ti 소오스가스 플로우 및 퍼지 단계] 및 [반응가스 플로우 및 퍼지 단계]를 포함하는 증착 방식으로 진행하되, 상기 [Zr 소오스가스 플로우 및 퍼지 단계] 대 [Ti 소오스가스 플로우 및 퍼지 단계]의 비율이 7:3 이하가 되도록 상기 증착 방식을 제어하면서 진행한다.
상기 PE-ALD 방법을 이용한 TixZryOz 박막의 증착은, 상기 ALD 방법에 의한 TixZryOz 박막 증착 싸이클 진행시 막질(film quality)을 향상되도록 한 싸이클에 적어도 한 번 이상 플라즈마를 방전하여 진행한다.
상기 ALD 또는 PE-ALD 방법에 따라 TixZryOz 유전막을 증착하는 단계 후, 그리고, 상기 금속 플레이트전극을 형성하는 단계 전, 유전막내 탄소 불순물 및 결정립을 제거하고 유전막 표면의 거칠기(roughness) 정도를 감소시켜 궁극적으로 유전막의 누설전류 및 항복전압 특성이 향상되도록 상기 유전막이 증착된 기판 결과물을 N2, H2, N2/H2, O2, O3 및 NH3로 구성된 그룹으로부터 선택되는 어느 하나의 가스 분위기에서 저온 어닐링하는 단계를 더 포함한다.
이때, 상기 저온 어닐링은 플라즈마, 전기로 및 RTP 방식으로 구성된 그룹으로부터 선택되는 어느 하나의 방식으로, 전술한 스토리지전극의 저온 어닐링 조건과 동일한 조건으로 수행한다.
상기 플레이트전극을 형성하는 단계 후, 그리고, 후속공정을 진행하기 전, 후속공정에서의 수소 성분, 수분, 온도 및 전기적 충격으로부터 소자의 구조적 안정성을 확보하기 위해 상기 플레이트전극이 형성된 기판 결과물 상에 Al2O3, HfO2, Ta2O5, ZrO2 및 TiO2로 구성된 그룹으로부터 선택되는 어느 하나의 산화막 또는 TiN막으로 구성되는 보호막을 ALD 방식으로 50∼200Å 두께로 형성하는 단계를 더 포함한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 70㎚급 이하 디램 캐패시터에 요구되는 25fF/셀 이상의 충전용량, 0.5fF/셀 이하의 누설전류 특성을 얻을 목적으로, 금속 스토리지전극 상에 TixZryOz 유전막을 채용한 MIM형 캐패시터를 구성한다.
종래의 Ta2O5(ε=25), HfO2(ε=20) 및 ZrO2(ε=25)를 단일 유전막으로 채용한 MIM형 캐패시터의 경우, 유전막 증착 과정에서 누설전류 발생의 원인이 되는 결정립(crystallite)이 형성되고, 표면의 거칠기(roughness) 정도가 심화되어 누설전류가 증가하는 문제점이 발생하였지만, 본 발명에서 유전막으로 채용한 TixZryOz박막은 ALD 증착 과정에서 TiO와 ZrO가 교번적으로 증착되는데 따른 격자간 불일치(lattice mismatch) 효과로 결정립 생성이 억제되고, 아울러, 박막 거칠기 정도도 낮출 수 있어, 누설전류의 발생을 효과적으로 억제시킬 수 있다.
이에 따라, 상기 TixZryOz 유전막을 채용한 본 발명의 캐패시터는 등가산화막 두께를 10Å 이하로 낮출 수 있고, 결과적으로, 70nm급 이하 금속배선을 갖는 차세대 디램 제품에서 필요로하는 충전용량을 확보하면서 양상적용 가능한 누설전류 및 항복전압 특성 또한 확보할 수 있다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 트랜지스터 및 비트라인을 포함한 하부 패턴들(도시안됨)이 형성된 반도체 기판(1)의 전면 상에 상기 하부 패턴들을 덮도록 층간절연막(2)을 형성한다. 그런다음, 상기 층간절연막(2)을 식각하여 기판 접합영역 또는 랜딩플러그폴리(LPP)를 노출시키는 콘택홀(3)을 형성한 후, 상기 콘택홀 내에 도전막을 매립시켜 스토리지 노드 콘택(4)을 형성한다. 이어서, 상기 스토리지 노드 콘택(4)을 포함한 층간절연막(2) 상에 스토리지 노드 콘택(4)과 연결되게 스토리지전극(10)을 형성한다.
여기서, 상기 스토리지전극(10)은 TiN, Ru, TaN, W, WN, RuO2, Ir, IrO2 및 Pt로 구성된 그룹으로부터 선택된 어느 하나의 금속계 물질로 형성하되, 100∼500Å 두께로 형성한다. 또한, 상기 스토리지전극(10)은 도시된 바와 같은 원통형(cylinder) 구조 이외에 오목(concave) 구조, 또는, 단순 플레이트(plate) 구조로도 형성 가능하다.
상기 스토리지전극(10)을 형성한 후, 스토리지전극(10)을 치밀화시키고 누설전류 증가의 원인이 되는 전극내 잔류 불순물을 제거하면서, 전극 표면의 거칠기(roughness)를 완화하여 전계집중이 방지되도록 N2, H2, N2/H2, O2, O3 또는 NH3 분위기에서 200∼800℃의 저온 어닐링을 수행한다.
이때, 상기 저온 어닐링은 플라즈마, 전기로 및 RTP 방식으로 구성된 그룹으로부터 선택되는 어느 하나의 방식으로 수행한다. 여기서, 플라즈마를 이용하여 저온 어닐링할 경우, 100∼500W의 RF 전력을 갖는 플라즈마를 이용하여, 200∼500℃ 온도범위와 0.1∼10torr 압력범위에서, 선택된 가스를 5sccm∼5slm만큼 플로우 시키면서 1∼5분 동안 진행한다. 한편, 전기로를 이용하여 어닐링할 경우, 400∼800℃ 온도로 선택된 가스를 5sccm∼5slm만큼 플로우 시키면서 진행하며, RTP를 이용하여 어닐링할 경우, 500∼800℃ 온도범위를 갖는 상압(700∼760torr) 또는 감압(1∼100torr) 챔버내에서 선택된 가스를 5sccm∼5slm만큼 플로우 시키면서 진행한다.
도 1b를 참조하면, 상기 스토리지전극(10) 상에 TixZryOz 유전막(20)을 ALD 또는 PE-ALD 방법에 따라 200∼500℃의 온도에서 50∼150Å의 두께로 증착한다. 여기서, x, y, z는 몰분율로서 그 합은 1이며, 상기 TixZryOz 유전막은 x/y값이 0.1∼10의 범위를 갖도록 형성한다.
도 2는 ALD 또는 PE-ALD 공정에 따른 TixZryOz 유전막(20)의 증착 과정을 설명하기 위한 도면으로서, 도시된 바와 같이, 상기 ALD 방법을 이용한 TixZryOz 유전막(20)의 증착은, Zr 소오스가스 플로우 단계, 퍼지 단계, 반응가스 플로우 단계 및 퍼지 단계의 ZrO 박막 증착 싸이클(횟수:n)과 Ti 소오스가스 플로우 단계, 퍼지 단계, 반응가스 플로우 단계 및 퍼지 단계의 TiO 박막 증착 싸이클(횟수:m)을 n대 m의 비율이 7:3 이하가 되도록 제어하면서 반복 수행하는 방식으로 진행하거나, 또 는, [Zr 소오스가스 플로우 및 퍼지 단계], [Ti 소오스가스 플로우 및 퍼지 단계] 및 [반응가스 플로우 및 퍼지 단계]를 포함하는 증착 방식으로 진행하되 상기 [Zr 소오스가스 플로우 및 퍼지 단계] 대 [Ti 소오스가스 플로우 및 퍼지 단계]의 비율이 7:3 이하가 되도록 상기 증착 방식을 제어하면서 진행한다.
한편, PE-ALD 방법을 이용한 TixZryOz 유전막(20)의 증착은, 상기 ALD 방법에 의한 TixZryOz 박막 증착 싸이클 진행시 막질(film quality)이 향상되도록 한 싸이클에 적어도 한 번 이상 플라즈마를 방전하는 방식으로 진행한다.
이때, 상기 TixZryOz 유전막(20)의 증착시 Ti 성분의 소오스가스로 Ti[OCH(CH3)2]4를 사용하거나 Ti를 함유한 다른 유기금속화합물들로 구성된 그룹으로부터 선택되는 어느 하나를 사용하고, 반응가스로 O3(농도 : 200±20g/m3), O2, 플라즈마 O2, N2O, 플라즈마 N2O 및 H2O 증기로 구성된 그룹으로부터 선택되는 어느 하나를 사용한다. 이때, 상기 반응가스는 0.1∼1slm을 플로우시킨다.
또한, 상기 TixZryOz 유전막의 Zr의 소오스가스로는 ZrCl4 또는 Zr[N(CH3)C2H5]4를 사용하거나 Zr을 함유한 다른 화합물들로 구성된 그룹으로부터 선택되는 어느 하나를 사용하고, 반응가스로 O3(농도 : 100∼500g/m3), O2, 플라즈마 O2, N2O, 플라즈마 N2O 및 H2O 증기로 구성된 그룹으로부터 선택되는 어느 하나를 사용한다. 이때, 상기 반응가스는 0.1∼1slm을 플로우시킨다.
상기한 바와 같이, ALD 또는 PE-ALD 방법에 따라 TixZryOz 유전막(20)을 증착 한 후, 유전막내 탄소 불순물 및 결정립을 제거하고 유전막 표면의 거칠기(roughness) 정도를 감소시켜 궁극적으로 유전막의 누설전류 및 항복전압 특성이 향상되도록 N2, H2, N2/H2, O2, O3 또는 NH3 분위기에서 200∼800℃의 저온 어닐링을 수행한다.
이때, 상기 저온 어닐링은 플라즈마, 전기로 및 RTP 방식으로 구성된 그룹으로부터 선택되는 어느 하나의 방식으로 수행하며, 상기 플라즈마, 전기로 및 RTP 방식의 어닐링은 전술한 스토리지전극의 저온 어닐링 조건과 동일한 조건으로 진행한다.
도 1c를 참조하면, 상기 TixZryOz 유전막(20) 상에 TiN, TaN, W, WN, Ru, RuO2, Ir, IrO2 및 Pt과 같은 금속계 물질로 이루어진 플레이트전극(30)을 형성하고, 이를 통해, TixZryOz 유전막(20)이 채용된 본 발명에 따른 캐패시터(40)의 형성을 완성한다.
여기서, 상기 플레이트전극(30)의 형성후에는 후속하는 집적공정 또는 패키지 공정에서의 환경성 테스트에서 수소(hydrogen) 성분, 수분, 온도 또는 전기적 충격 등으로부터 캐패시터(40)의 구조적인 안정성을 확보하기 위한 보호막으로서 Al2O3, HfO2, Ta2O5, ZrO2 및 TiO2로 구성된 그룹으로부터 선택되는 어느 하나의 산화막 또는 TiN과 같은 금속으로 이루어진 막으로 구성되는 보호막을 ALD 방식으로 50∼200Å 두께로 증착함이 바람직하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 MIM형 캐패시터의 유전막으로 ALD 또는 PE-ALD 방식에 따른 TixZryOz 박막을 적용함으로써, 유전막 내의 누설젼류 증가의 원인이 되는 결정립 생성을 억제하고, 아울러, 거칠기 정도도 낮출 수 있다. 이에 따라, TixZryOz 유전막을 채용한 본 발명의 MIM형 캐패시터는 종래의 Ta2O5(ε=25), HfO2(ε=20), ZrO2(ε=25) 및 고유전율의 TiO2(ε=40∼80)를 단일 유전막으로 채용한 MIM형 캐패시터 보다 낮은 누설전류 특성(0.5fA/셀 이하)을 얻을 수 있다.
또한, TixZryOz 유전막을 채용한 본 발명의 MIM형 캐패시터는 등가산화막 두께를 종래의 Ta2O5(ε=25), HfO2(ε=20), ZrO2(ε=25)막의 경우 보다 작은 10Å 이하로 낮출 수 있어서, 70nm급 이하 금속배선을 갖는 512M급 이상의 차세대 디램 제품에서 필요로하는 25fF/셀 이상의 충전용량을 확보할 수 있다.

Claims (17)

  1. 스토리지 노드 콘택이 형성된 반도체 기판을 제공하는 단계;
    상기 스토리지 노드 콘택과 연결되게 금속 스토리지전극을 형성하는 단계;
    상기 금속 스토리지전극 상에 TixZryOz 유전막을 형성하는 단계; 및
    상기 TixZryOz 유전막 상에 금속 플레이트전극을 형성하는 단계;를 포함하며,
    상기 TixZryOz 유전막은 ALD 또는 PE-ALD방법을 통해 형성되며, 상기 ALD 방법을 이용한 상기 TixZryOz 박막의 증착은,
    Zr 소오스가스 플로우 단계, 퍼지 단계, 반응가스 플로우 단계 및 퍼지 단계의 ZrO 박막 증착 싸이클(횟수:n)과 Ti 소오스가스 플로우 단계, 퍼지 단계, 반응가스 플로우 단계 및 퍼지 단계의 TiO 박막 증착 싸이클(횟수:m)을 n대 m의 비율이 7:3 이하가 되도록 제어하면서 반복 수행하는 방식으로 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 스토리지전극 및 플레이트전극은 TiN, Ru, TaN, W, WN, RuO2, Ir, IrO2 및 Pt로 구성된 그룹으로부터 선택된 어느 하나의 금속계 물질로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 스토리지전극을 형성하는 단계 후, 그리고, 상기 TixZryOz 유전막을 형성하는 단계 전, 상기 스토리지전극이 형성된 기판 결과물을 N2, H2, N2/H2, O2, O3 및 NH3로 구성된 그룹으로부터 선택되는 어느 하나의 가스 분위기에서 저온 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 TixZryOz 유전막은 x/y 값(x 와 y는 몰분율임)이 0.1∼10 범위가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서,
    상기 TixZryOz 유전막은 ALD 또는 PE-ALD 방법에 따라 200∼500℃의 온도에서 50∼150Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 제 5 항에 있어서,
    상기 TixZryOz 유전막의 Ti 성분의 소오스가스로 Ti[OCH(CH3)2]4를 사용하거나 Ti를 함유한 다른 유기금속화합물들로 구성된 그룹으로부터 선택되는 어느 하나를 사용하고, 반응가스로 O3(농도 : 200±20g/m3), O2, 플라즈마 O2, N2O, 플라즈마 N2O 및 H2O 증기로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  7. 제 5 항에 있어서,
    상기 TixZryOz 유전막의 Zr의 소오스가스로 ZrCl4 또는 Zr[N(CH3)C2H5]4를 사 용하거나 Zr을 함유한 다른 화합물들로 구성된 그룹으로부터 선택되는 어느 하나를 사용하고, 반응가스로 O3(농도 : 100∼500g/m3), O2, 플라즈마 O2, N2O, 플라즈마 N2O 및 H2O 증기로 구성된 그룹으로부터 선택되는 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 반응가스는 0.1∼1slm을 플로우시키는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 ALD 방법을 이용한 TixZryOz 박막의 증착은, [Zr 소오스가스 플로우 및 퍼지 단계], [Ti 소오스가스 플로우 및 퍼지 단계] 및 [반응가스 플로우 및 퍼지 단계]를 포함하는 증착 방식으로 진행하되, 상기 [Zr 소오스가스 플로우 및 퍼지 단계] 대 [Ti 소오스가스 플로우 및 퍼지 단계]의 비율이 7:3 이하가 되도록 상기 증착 방식을 제어하면서 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  11. 제 1 항에 있어서,
    상기 PE-ALD 방법을 이용한 TixZryOz 박막의 증착은, 상기 ALD 방법에 의한 TixZryOz 박막 증착 싸이클 진행시 한 싸이클에 적어도 한 번 이상 플라즈마를 방전하여 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  12. 제 5 항에 있어서,
    상기 ALD 또는 PE-ALD 방법에 따라 TixZryOz 유전막을 증착하는 단계 후, 그리고, 상기 금속 플레이트전극을 형성하는 단계 전, 상기 유전막이 증착된 기판 결과물을 N2, H2, N2/H2, O2, O3 및 NH3로 구성된 그룹으로부터 선택되는 어느 하나의 가스 분위기에서 저온 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  13. 제 3 항 또는 제 12 항에 있어서,
    상기 저온 어닐링은 플라즈마, 전기로 및 RTP 방식으로 구성된 그룹으로부터 선택되는 어느 하나의 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  14. 제 13 항에 있어서,
    상기 플라즈마를 이용한 저온 어닐링은, 100∼500W의 RF 전력을 갖는 플라즈마를 이용하여, 200∼500℃ 온도범위와 0.1∼10torr 압력범위에서, 상기 선택된 가스를 5sccm∼5slm만큼 플로우 시키면서 1∼5분 동안 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  15. 제 13 항에 있어서,
    상기 전기로를 이용한 저온 어닐링은, 400∼800℃ 온도로 상기 선택된 가스를 5sccm∼5slm만큼 플로우 시키면서 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  16. 제 13 항에 있어서,
    상기 RTP를 이용한 저온 어닐링은, 500∼800℃ 온도범위를 갖는 상압(700∼760torr) 또는 감압(1∼100torr) 챔버내에서 상기 선택된 가스를 5sccm∼5slm만큼 플로우 시키면서 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  17. 제 1 항에 있어서,
    상기 플레이트전극을 형성하는 단계 후, 그리고, 후속 공정을 진행하기 전, 상기 플레이트전극이 형성된 기판 결과물 상에 Al2O3, HfO2, Ta2O5, ZrO2 및 TiO2로 구성된 그룹으로부터 선택되는 어느 하나의 산화막 또는 TiN막으로 구성되는 보호막을 ALD 방식으로 50∼200Å 두께로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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