KR20070087323A - 반도체 소자의 캐패시터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 낮은 누설 전류 특성과 항복 전압 특성을 개선하여 캐패시터의 충전용량을 증대시키는데 적합한 반도체 소자의 캐패시터를 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 캐패시터는 하부 전극; 상기 하부 전극 상의 HfYO 유전막; 및 HfYO 유전막 상의 상부 전극이 제공되며 이에 따라 본 발명은 상술한 본 발명은 종래의 하프늄산화막 또는 탄탈륨산화막에 대비하여 유전 상수값이 큰 하프늄이트륨산화막을 캐패시터의 유전막으로 채용하여 누설 전류를 낮추고, 보다 강한 항복 전계 특성 값을 얻을 수 있는 효과가 있으며, 하프늄이트륨산화막은 하프늄산화막 또는 탄탈륨산화막 보다 열안정성이 우수하기 때문에 캐패시터 소자 형성 이후 집적과정에서 불가피하게 수반되는 고온 열처리 진행시에도 전기적 특성의 열화가 발생하지 않기 때문에 70㎚ 급 이하의 금속 배선 공정이 적용되는 반도체 메모리 제품군의 캐패시터 소자의 내구성과 신뢰성을 동시에 향상시킬 수 있다.
캐패시터, 원자층증착법, 유전막, HfYO, MIM

Description

반도체 소자의 캐패시터 및 그 제조 방법{CAPACITOR IN SEMICONDUCTOR DEVICE AND METHOD FOR USING THE SAME}
도 1은 종래 기술에 따른 반도체 소자의 캐패시터 구조를 도시한 단면도.
도 2는 본 발명의 제1실시예를 설명하기 위한 원자층증착법의 개략도.
도 3은 본 발명의 제2실시예를 설명하기 위한 원자층증착법의 개략도.
도 4는 본 발명의 제1 및 제2실시예에 따른 반도체 소자의 캐패시터 구조를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
41 : 하부 전극 42 : HfYO 유전막
43 : 상부 전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 중 캐패시터 의 유전막 제조 방법에 관한 것이다.
최근, 미세화된 반도체 공정 기술의 급속한 발전으로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있으며, 동작 전압의 저전압화가 이루어지고 있다.
그러나, 기억소자의 동작에 필요한 충전용량은 셀 면적 감소에도 불구하고, 소프트 에러(Soft Error)의 발생과 리프레시 시간(Refresh Time)의 단축을 방지하기 위해서, 25fF/Cell 이상의 충분한 용량이 지속적으로 요구되고 있다.
그런데, 알루미늄산화막(Al2O3)을 유전막으로 채용한 SIS(Polysilicon-InsuYtor-Polysilicon) 형태의 캐패시터가 512M 이상의 차세대 DRAM 제품에 필요한 충전용량을 확보하는데 그 한계를 보이고 있기 때문에 TiN 전극과 HfO2/Al2O3 유전막을 채용한 MIS(Metal-InsuYtor-PolySilicon) 형태 또는 HfO2/Al2O3/HfO2 유전막을 채용한 MIM 형태의 캐패시터 개발이 주류를 이루고 있다. 그러나 이들 캐패시터의 경우 기대할 수 있는 등가산화막(Tox; Equivalent Oxide Thickness) 두께의 한계가 11Å 정도이기 때문에 70㎚ 급 이하의 금속 배선 공정이 적용되는 반도체 DRAM 제품군에서 25fF/Cell 이상의 셀 충전용량(Cell Capacitance)을 얻기 어렵다.
그래서, 최근에는 Ru막과 같은 노벨 메탈(Novel Metal)을 채용하고, 탄탈륨산화막(Ta2O5), 하프늄산화막(HfO2)과 같은 단일 유전막을 채용한 반도체 MIM 캐패시터 소자의 개발이 본격적으로 이루어져 왔다.
도 1은 종래 기술에 따른 반도체 소자의 캐패시터 구조를 도시한 단면도이 다.
도 1에 도시된 바와 같이, 반도체 기판(11) 상에 유전막(12)이 형성된다. 유전막(12)은 탄탈륨산화막(Ta2O5) 또는 하프늄산화막(HfO2)을 사용하며, 이들의 단일막 또는 혼합막을 사용한다. 이어서, 유전막(12) 상에 상부 전극(13)이 형성된다.
그러나, 아직까지 MIM 캐패시터의 등가산화막 두께를 11Å 이하로 낮추면, 누설 전류가 발생하는 문제점이 있기 때문에 사실상 제품 적용이 어려운 상황이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 낮은 누설 전류 특성과 항복 전압 특성을 개선하여 캐패시터의 충전용량을 증대시키는데 적합한 반도체 소자의 캐패시터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자의 캐패시터 는 하부 전극, 상기 하부 전극 상의 HfYO 유전막, 및 HfYO 유전막 상의 상부 전극을 제공한다.
또한, 본 발명의 반도체 소자의 캐패시터 제조 방법은 하부 전극을 형성하는 단계, 상기 하부 전극 상에 HfYO 유전막을 형성하는 단계; 및 HfYO 유전막 상에 상부 전극을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명에서는 MIM 캐패시터의 전기적 두께의 등가산화막 두께(Tox; Equivalent Oxide Thickness)를 11Å 이하로 낮춰서 70㎚급 이하의 금속 배선 공정이 채용되는 DRAM 제품군에서 25fF/cell 이상의 충전 용량을 얻고자 할 때에 제품의 정상적인 동작 전압 하에서는 물론이고, 보다 가혹적인 동작 전압 하에서도 신뢰성이 보장될 만한 0.5fA/cell 이하의 안정적인 수준으로 누설 전류 특성을 확보하기 위해 다음과 같은 방법을 사용하였다.
기본적으로 본 발명은 등가산화막 두께를 11Å 이하로 낮추었을 때, 종래의 탄탈륨산화막(Ta2O5) 또는 하프늄산화막(HfO2)을 유전막으로 사용한 MIM 캐패시터에서 문제점으로 지적되었던 누설 전류 증가 문제와 열안정성 부족 문제를 개선하기 위하여 하프늄산화막 박막 속에 이트륨(Y)을 함유하도록 하프늄이트륨산화막(HfYO)을 증착하여 캐패시터 유전막으로 사용하는 기술을 핵심으로 한다.
(제1실시예)
도 2는 본 발명의 제1실시예를 설명하기 위한 원자층증착법의 개략도이다.
살펴보기에 앞서, 원자층증착법(ALD)은 공지된 바와 같이, 먼저 소스 가스를 공급하여 기판 표면에 한 층의 소스를 화학적으로 흡착(Chemical Adsorption)시키고, 여분의 물리적 흡착된 소스들은 퍼지 가스를 흘려보내어 퍼지시킨 다음, 한 층의 소스에 반응 가스를 공급하여 한 층의 소스와 반응 가스를 화학 반응시켜 원하는 원자층 박막을 증착하고, 여분의 반응 가스는 퍼지 가스를 흘려보내 퍼지 시키는 과정을 한 주기로 하여 박막을 증착한다. 상술한 바와 같은 원자층증착법(ALD)은 표면 반응 메카니즘(Surface Reaction Mechanism)을 이용하므로써 안정된 박막을 얻을 수 있을 뿐만 아니라 균일한 박막을 얻을 수 있다.
또한, 소스 가스와 반응 가스를 서로 분리시켜 순차적으로 주입 및 퍼지 시키기 때문에 화학기상증착법(CVD)에 비해 가스 위상 반응(Gas Phase Reaction)에 의한 파티클(Particle) 생성을 억제하는 것으로 알려져 있다.
도 2를 참조하면, 원자층증착법을 통해 [하프늄산화막 증착사이클]과 [이트륨산화막 증착사이클]을 각각 m회 및 n회 반복 진행하여 하프늄산화막(HfxOy)과 이트륨산화막(YxOy)이 혼합된 HfYO 유전막을 형성한다. 이 때, 그래프에서 가로축은 시간(time), 세로축은 플로우율(Flow rate)을 나타낸다.
먼저, [하프늄산화막 증착사이클]은 하프늄 소스 주입(제1단계), 퍼지 가스 주입(제2단계), 반응 가스 주입(제3단계) 및 퍼지 가스 주입(제4단계)을 단위 사이클(1 Cycle)로 하는 원자층 증착 공정을 반복 수행하여 원하는 두께의 원자층을 증착한다.
하프늄 소스(Hf)를 주입하는 제1단계에서 하프늄 소스(Hf)는 C16H36HfO4 또는 Hf를 함유한 유기금속화합물(TDEAHf, TEMAHf)을 전구체로 사용하고, 50∼500sccm의 유량을 플로우 시켜 웨이퍼 상에 흡착시킨다.
제2단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 하프늄 소스 가스를 챔버로부터 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하는데, N2 뿐만 아니라 Ar 가스를 사용할 수 있다.
제3단계는 반응 가스 주입 단계로서, 증착 챔버 내에 반응 가스 O3를 0.1∼1slm의 유량으로 플로우시킨다. 반응 가스는 O3 뿐만 아니라, O3(농도:200±20g/cm3), O2 플라즈마 또는 수증기(H2O)를 사용한다.
이와 같이 반응 가스인 O3를 흡착된 하프늄 소스와의 반응을 유도하여 하프늄산화막(HfO2)을 형성한다.
이어서, 제4단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 반응 가스 및 반응부산물을 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하는데, N2 뿐만 아니라 Ar 가스를 사용할 수 있다.
계속해서, 하프늄산화막(HfO2) 상에 이트륨산화막(Y2O3)을 형성한다.
먼저, [이트륨산화막 증착사이클]은 이트륨 소스 주입(제1단계), 퍼지 가스 주입(제2단계), 반응 가스 주입(제3단계) 및 퍼지 가스 주입(제4단계)을 단위 사이클(1 Cycle)로 하는 원자층 증착 공정을 반복 수행하여 원하는 두께의 원자층을 형 성한다.
먼저, 이트륨 소스(Y)를 주입하는 제1단계에서, 이트륨 소스(Y)는 Y[(CH3)2CH-CH3CONH2] 또는 이트륨을 함유한 유기금속화합물을 전구체로 사용한다.
제2단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 이트륨 소스를 챔버로부터 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하는데, N2 뿐만 아니라 Ar 가스를 사용할 수 있다.
제3단계는 반응 가스 주입 단계로서, 증착 챔버 내에 반응 가스 O3를 0.1∼1slm 유량으로 플로우시킨다. 반응 가스 O3의 농도:200±20g/m3이다. 반응 가스로 O2 플라즈마 또는 수증기(H2O)를 사용할 수 있다.
계속해서, 반응 가스를 주입하여 기형성된 이트륨층과 반응 가스간의 반응을 유도하여 이트륨산화막(Y2O3)을 형성한다.
이어서, 제4단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 반응 가스 및 반응부산물을 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하는데, N2 뿐만 아니라 Ar 가스를 사용할 수 있다.
상기한, [하프늄산화막 증착사이클]과 [이트륨산화막 증착사이클]을 m회 및 n회를 각각 9:1∼1:1 비율로 반복 증착하여 50∼150Å 두께의 HfYO 유전막을 형성한다.
도 3은 본 발명의 제2실시예를 설명하기 위한 원자층증착법의 개략도이다.
도 3을 참조하면, 하프늄 소스 주입, 퍼지 가스 주입, 이트륨 소스 주입, 퍼지 가스 주입, 반응 가스 주입 및 퍼지 가스 주입을 단위 사이클(1 Cycle)로 하는 공정을 반복 진행하여 원하는 두께의 HfYO 유전막을 형성한다. 이 때, 그래프에서 가로축은 시간(time), 세로축은 플로우율(Flow rate)을 나타낸다.
먼저, 1단계는 하프늄 소스(Hf)를 주입하는 단계로서, 하프늄 소스(Hf)는 C16H36HfO4 또는 Hf를 함유한 유기금속화합물(TDEAHf, TEMAHf)을 전구체로 사용하고, 50∼500sccm의 유량을 플로우 시켜 웨이퍼 상에 흡착시키고, 제2단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 하프늄 소스를 챔버로부터 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하는데, N2 뿐만 아니라 Ar 가스를 사용할 수 있다.
이어서, 3단계는 이트륨 소스(Y)를 주입하는 단계로서, 이트륨 소스(Y)는 Y[(CH3)2CH-CH3CONH2] 또는 Y을 함유한 유기금속화합물을 전구체를 플로우 시켜, 웨이퍼 상에 흡착시킨다.
제4단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 이트륨 소스를 챔버로부터 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하는데, N2 뿐만 아니라 Ar 가스를 사용할 수 있다.
제5단계는 반응 가스 주입 단계로서, 증착 챔버 내에 반응 가스 O3를 0.1∼ 1slm 유량으로 플로우시킨다. 이 때, 반응 가스는 O3의 농도:200±20g/m3이다. 반응 가스로 O3 뿐만 아니라 플라즈마 O2, 또는 수증기(H2O)를 사용할 수 있다.
이와 같이, 반응 가스를 주입하여 기형성된 소스 가스층과 반응 가스간의 반응을 유도하여 하프늄이트륨산화막(HfYO)을 형성한다.
이어서, 제6단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 반응 가스 및 반응부산물을 제거한다. 퍼지 가스는 비활성 가스로서 N2를 사용하는데, N2 뿐만 아니라 Ar 가스를 사용할 수 있다.
상술한 바와 같이, 하프늄 소스 공급, 퍼지, 이트륨 소스 공급, 퍼지, 반응가스 공급 및 퍼지를 진행하는 것을 단위 사이클로 하고, 단위 사이클을 소정 횟수 반복 진행하되, 9:1 비율 이하로 이트륨 소스 공급 횟수를 제어하면서, 50∼150Å 두께의 HfYO 유전막을 형성한다.
한편, 제1실시예와 제2실시예에 따른 ALD 사이클 진행 중에 적어도 1개 이상의 단계(Step)에서 플라즈마를 방전시켜 막질(Film Quality)을 향상시키는 PE-ALD를 진행할 수 있다.
도 4는 본 발명의 제1 및 제2실시예에 따른 HfYO 유전막을 적용한 반도체 소자의 캐패시터 구조를 도시한 단면도이다.
도 4를 참조하면, 하부 전극(41) 상에 HfYO 유전막(42)이 형성된다. 하부 전극(41)은 TiN, Ru, RuO2, TaN, W, WN, Ir, IrO2 및 Pt으로 이루어진 그룹에서 선택 된 어느 한 금속계 도전 물질로 형성하며, 100∼500Å 의 두께로 형성된다.
이어서, HfYO 유전막(42)은 ALD 또는 PEALD 방법으로 200∼500 의 온도 분위기에서 50∼150Å 의 두께로 형성된다.
계속해서, HfYO 유전막(42) 상에 상부 전극(43)이 형성된다.
상부 전극(43)은 TiN, Ru, RuO2, TaN, W, WN, Ir, IrO2 및 Pt으로 이루어진 그룹에서 선택된 어느 한 금속계 도전 물질로 형성된다.
한편, 상기와 같은 캐패시터는 콘케이브(Concave)형 캐패시터 및 실린더형(Cylinder) 캐패시터에 적용할 수 있다.
이어서, 도면에 도시하지 않았지만, 하부 전극(41), HfYO 유전막(42) 및 상부 전극(43)을 차례로 형성한 후, 캐패시터 소자의 금속계 상부 전극 상에 DRAM의 제조 공정 중 Back-End 공정에서의 열공정 및 큐어링(Curing) 공정, 그 밖의 패키지 공정 및 신뢰성과 관련된 환경 실험(Environment test) 진행 과정에서 습도, 온도 또는 전기적 충격으로부터의 구조적인 안정성을 향상시키기 위한 일종의 보호막 또는 완충층으로 ALD 방식으로 Al2O3, HfO2, Ta2O5, ZrO2, TiO2와 같은 산화막 또는 TiN과 같은 금속층을 50∼200Å의 두께로 형성하여 MIM 캐패시터를 보호하는 캡핑막을 형성한다.
상술한 바와 같이, HfYO 유전막은 이트륨의 함유량에 따라 유전 상수 값을 25∼35 범위 내에서 조절가능하며, 누설 전류 발생 수준(Leakage Current Density)과 항복 전압(Breakdown Voltage) 특성도 결정할 수 있다.
즉, 전하저장전극의 종류와 캐패시터의 사양에 따라 HfYO 유전막 증착 공정을 통해 유전 특성 제어가 실제 가능하므로, 종래의 탄탈륨산화막 또는 하프늄산화막을 유전막으로 채용한 캐패시터의 유전성의 한계와 누설 전류 발생 문제점을 보다 효과적으로 극복할 수 있을 뿐만 아니라 이트륨과 산소(Y-O) 결합에 의해 열안정성이 증대되어 메모리 제품의 성능과 신뢰성을 향상시킬 수 있다.
또한, 하프늄산화막 또는 탄탈륨산화막을 유전막으로 채용해서 캐패시터를 구성하는 것보다 낮은 누설 전류 특성과 보다 강한 항복 전계 특성 값을 얻을 수 있다.
또한, 하프늄이트륨산화막은 하프늄산화막 또는 탄탈륨산화막 보다 열안정성이 우수하기 때문에 캐패시터 소자 형성 이후, 집적 과정에서 불가피하게 수반되는 고온 열처리 진행시에도, 전기적 특성의 열화가 발생하지 않기 때문에 70㎚급 이하의 금속 배선 공정이 적용되는 반도체 메모리 제품군의 캐패시터 소자의 내구성과 신뢰성을 동시에 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 종래의 하프늄산화막 또는 탄탈륨산화막에 대비하여 유전 상수값이 큰 하프늄이트륨산화막(HfYO)을 캐패시터의 유전막으로 채용하여 누설 전류를 낮추고, 보다 강한 항복 전계 특성 값을 얻을 수 있는 효과가 있다.
또한, 하프늄이트륨산화막은 하프늄산화막 또는 탄탈륨산화막 보다 열안정성이 우수하기 때문에 캐패시터 소자 형성 이후 집적과정에서 불가피하게 수반되는 고온 열처리 진행시에도 전기적 특성의 열화가 발생하지 않기 때문에 70㎚ 급 이하의 금속 배선 공정이 적용되는 반도체 메모리 제품군의 캐패시터 소자의 내구성과 신뢰성을 동시에 향상시킬 수 있다.

Claims (19)

  1. 하부 전극;
    상기 하부 전극 상의 HfYO 유전막; 및
    HfYO 유전막 상의 상부 전극
    을 제공하는 반도체 소자의 캐패시터.
  2. 제1항에 있어서,
    상기 HfYO 유전막은 50∼150Å의 두께로 형성된 반도체 소자의 캐패시터.
  3. 제1항에 있어서,
    상기 하부 전극과 상기 상부 전극은,
    TiN, Ru, RuO2, TaN, W, WN, Ir, IrO2 및 Pt으로 이루어진 그룹에서 선택된 어느 한 금속계 도전 물질로 형성된 반도체 소자의 캐패시터.
  4. 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 HfYO 유전막을 형성하는 단계; 및
    HfYO 유전막 상에 상부 전극을 형성하는 단계
    를 포함하는 반도체 소자의 캐패시터 제조 방법.
  5. 제4항에 있어서,
    상기 HfYO 유전막을 형성하는 단계는,
    원자층증착법을 사용하여 [하프늄산화막 증착사이클]과 [이트륨산화막 증착사이클]을 각각 m회 및 n회 반복 진행하여 상기 하프늄산화막과 상기 이트륨산화막이 혼합된 상기 HfYO 유전막을 형성하는 반도체 소자의 캐패시터 제조 방법.
  6. 제5항에 있어서,
    상기 [하프늄산화막 증착사이클]과 상기 [이트륨산화막 증착사이클]에서, 상기 m과 n의 비율을 각각 9:1 ∼1:1로 정의하는 반도체 소자의 캐패시터 제조 방법.
  7. 제5항에 있어서,
    상기 [하프늄산화막 증착사이클]은,
    하프늄 소스를 흡착시키는 단계;
    상기 하프늄 소스 중에서 미반응 하프늄 소스를 제거하기 위한 퍼지 단계;
    반응 가스를 공급하여 상기 흡착된 하프늄 소스와의 반응을 유도하여 원자층 단위의 하프늄산화막을 형성하는 단계; 및
    미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계를 단위 사이클로 하고, 상기 단위 사이클을 소정 횟수 반복하여 형성하는 반도체 소자의 캐패시터 제조 방법.
  8. 제5항에 있어서,
    상기 [이트륨산화막 증착 사이클]은,
    이트륨 소스를 흡착시키는 단계;
    상기 이트륨 소스 중에서 미반응 이트륨 소스를 제거하기 위한 퍼지 단계;
    반응 가스를 공급하여 상기 흡착된 이트륨 소스와의 반응을 유도하여 원자층 단위의 이트륨산화막을 형성하는 단계; 및
    미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계를 단위 사이클로 하고, 상기 단위 사이클을 소정 횟수 반복하여 형성하는 반도체 소자의 캐패시터 제조 방법.
  9. 제4항에 있어서,
    상기 HfYO 유전막을 형성하는 단계는,
    하프늄 소스 공급, 퍼지, 이트륨 소스 공급, 퍼지, 반응 가스 공급 및 퍼지의 순서를 단위 사이클로 하고, 상기 단위 사이클을 소정 횟수 반복 진행하는 반도체 소자의 캐패시터 제조 방법.
  10. 제7항 또는 제9항에 있어서,
    상기 하프늄 소스는,
    C16H36HfO4 또는 Hf를 함유한 유기금속화합물(TDEAHf, TEMAHf)을 전구체로 사용하고, 50∼500sccm의 유량을 플로우시키는 반도체 소자의 캐패시터 제조 방법.
  11. 제7항 또는 제9항에 있어서,
    상기 이트륨 소스는,
    Y[(CH3)2CH-CH3CONH2] 또는 Y을 함유한 유기금속화합물을 전구체로 사용하는 반도체 소자의 캐패시터 제조 방법.
  12. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 반응 가스는, O3, O2 플라즈마 및 H2O 증기 중에서 선택한 어느 한 물질을 사용하는 반도체 소자의 캐패시터 제조 방법.
  13. 제4항에 있어서,
    상기 하부 전극 상에 HfYO 유전막을 형성하는 단계는,
    열처리 단계를 더 포함하는 반도체 소자의 캐패시터 제조 방법.
  14. 제13항에 있어서,
    상기 열처리는,
    플라즈마 어닐링, 퍼니스열처리 및 급속열처리의 방법 중에서 선택된 방법을 사용하는 반도체 소자의 캐패시터 제조 방법.
  15. 제14항에 있어서,
    상기 플라즈마 어닐링은, 분위기 가스로 N2, H2, N2/H2, O2, O3 및 NH3로 구성된 그룹 중에서 선택된 어느 한 가스를 5sccm∼5slm의 유량으로 플로우시키는 반도체 소자의 캐패시터 제조 방법.
  16. 제15항에 있어서,
    상기 플라즈마 어닐링은 200∼500℃의 온도 분위기에서 0.1∼10torr의 압력 분위기로 진행하는 반도체 소자의 캐패시터 제조 방법.
  17. 제14항에 있어서,
    상기 플라즈마 어닐링은
    100∼500Ｗ의 RF 파워 조건에서 1∼5분 동안 진행하는 반도체 소자의 캐패시터 제조 방법.
  18. 제14항에 있어서,
    상기 퍼니스열처리는,
    700∼760torr의 상압 또는 1∼100torr의 감압 분위기 600∼800℃의 온도 분위기에서 진행하는 반도체 소자의 캐패시터 제조 방법.
  19. 제14항에 있어서,
    상기 급속열처리는,
    700∼760torr의 상압 또는 1∼100torr의 감압 분위기, 500∼800℃의 온도 분위기에서 진행하는 반도체 소자의 캐패시터 제조 방법.
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