KR100770276B1 - 반도체 소자의 엠아이엠 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 원자층 증착방법을 이용하여 하부전극, 유전박막 및 상부전극의 형성하도록 함으로써, 두께가 얇으면서도 소자의 정밀도를 높일 수 있는 고유전율 재료를 증착시키고, 전체적으로 이를 통해 형성된 MIM 캐패시터에 의한 반도체 소자의 특성을 향상시키는 반도체 소자의 엠아이엠 캐패시터 형성방법을 제공하는데 그 특징이 있다.
또한, 본 발명은 하부전극의 물질로 Ru, RuTiN, TiN, Pt, Ir, RuO2, IrO2 등의 귀금속 또는 귀금속 산화물 박막을 이용하고, 유전박막의 물질로 ZrO2, Ta2O5, HfO2, La2O3, Al2O3, TiO2 등을 사용하며, 상부전극은 하부전극과 같은 물질을 사용하여 실시하는 원자층 증착방법에 의해 확산을 억제시킴으로 인해 캐패시터의 유전율과 신뢰성을 향상시키게 하는 반도체 소자의 엠아이엠 캐패시터 형성방법을 제공하는데 있다.
또한, 본 발명은 전체적으로 산소의 유입 억제를 통한 누설전류를 감소시키고, 상부전극과 하부전극의 물질을 같게 하여 유전박막의 일정한 분극을 유도할 수 있어 실질적인 MIM 캐패시터를 적용하여 사용하는 반도체 소자에 대한 사용상의 신뢰도 및 만족도를 극대화시키는 반도체 소자의 엠아이엠 캐패시터 형성방법을 제공하는데 있다.
반도체 소자, MIM 캐패시터, 유전박막, 하부전극, 상부전극, 원자층 증착방법
Description
도 1은 본 발명에 의해 실시되는 반도체 소자의 엠아이엠 캐패시터의 구조를 설명하기 위한 개략적인 구성 예시도.
＜도면의 주요 부분에 대한 부호의 설명＞
10 : 하부전극
20 : 유전박막
30 : 상부전극
본 발명은 나노미터급 반도체 집적 소자에 적용시켜 사용하는 MIM(Metal Injection Molding) 캐패시터 형성방법에 관한 것으로,
좀 더 상세하게는 기존의 화학기상 증착방법(CVD), 물리기상 증착방법(PVD)을 이용하지 않고 원자층 증착방법(ALD)을 이용하여 하부전극, 유전박막 및 상부전극의 형성하도록 함으로써, 두께가 얇으면서도 소자의 정밀도를 높일 수 있는 고유전율 재료를 증착시킬 수 있게 하고, 전체적으로 이를 통해 형성된 MIM 캐패시터에 의한 반도체 소자의 특성을 향상시키게 하는 반도체 소자의 엠아이엠 캐패시터 형성방법에 관한 것이다.
일반적으로, 폴리실리콘 전극을 이용하는 캐패시터는 유전박막 형성시, 산소 와 고온의 분위기가 필요하게 되고, 이에 따라 폴리실리콘 전극으로의 산소의 유입으로 인한 누설전류가 발생하거나 이를 방지하기 위해 실리콘 산화막이 사용하게 되는 실정이다.
그러나, 소자가 고 집적화 되어 감에 따라, 캐패시터의 두께의 한계가 나타나게 되고 캐패시터의 면적을 넓혀 캐패시턴스 값을 높이기 위한 복잡한 구조, 예를 들어 트랜치(Trench), 실린더(cylinder) 구조의 캐패시터가 등장하게 되었으며, 이러한 구조적인 변화를 통한 캐패시턴스의 향상의 한계로 인해 유전체의 두께를 점차 감소시키게 되었고 이에 따른 실리콘 산화물의 누설전류가 소자 신뢰성에 큰 저하를 가져오게 되는 문제가 있었다.
상기의 문제를 해결하기 위해 고유전체박막이 요구되었으며 실리콘 산화막의 대체를 위한 고유전율 재료에 대한 연구가 활발히 진행되고 있는 실정이고, 박막 중에서 Ta2O5의 고유전율 재료는 가장 큰 유전율 값(>100)을 가지나 실리콘으로의 확산과 고온에서의 결정화에 의한 누설전류로 인해 사용이 힘들게 되는 문제가 있고, 또한 모든 고유전체 박막이 가지는 산소와 고온의 분위기에서의 형성은 하부 전극의 폴리실리콘으로의 산소 유입과 실리사이드 형성등의 문제로 인해 얇은 두께에서 사용하게 되면 소자의 수명시간이 감소하고 소자의 누설전류 특성으로 인해 더 이상 사용하기 힘들어 지는 문제가 발생하게 된다.
따라서, 상기에서 설명한 문제들로 인해 종래에 실시하고 있는 반도체 소자에 적용되는 캐패시터는 그 효율성에 한계가 있기 때문에 실질적으로 적용하여 사용하는 사용상의 신뢰도 및 만족도가 극소화되는 문제점이 항상 내표되어 있다.
본 발명은 상기한 바와 같은 종래기술이 갖는 제반 문제점들을 해결하고자 창출된 것으로 다음과 같은 목적을 갖는다.
본 발명은 원자층 증착방법을 이용하여 하부전극, 유전박막 및 상부전극의 형성하도록 함으로써, 두께가 얇으면서도 소자의 정밀도를 높일 수 있는 고유전율 재료를 증착시키고, 전체적으로 이를 통해 형성된 MIM 캐패시터에 의한 반도체 소자의 특성을 향상시키는 반도체 소자의 엠아이엠 캐패시터 형성방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 하부전극의 물질로 Ru, RuTiN, TiN, Pt, Ir, RuO2, IrO2 등의 귀금속 또는 귀금속 산화물 박막을 이용하고, 유전박막의 물질로 ZrO2, Ta2O5, HfO2, La2O3, Al2O3, TiO2 등을 사용하며, 상부전극은 하부전극과 같은 물질을 사용하여 실시하는 원자층 증착방법에 의해 확산을 억제시킴으로 인해 캐패시터의 유전율과 신뢰성을 향상시키게 하는 반도체 소자의 엠아이엠 캐패시터 형성방법을 제공하는데 있다.
본 발명의 또 다른 목적은 전체적으로 산소의 유입 억제를 통한 누설전류를 감소시키고, 상부전극과 하부전극의 물질을 같게 하여 유전박막의 일정한 분극을 유도할 수 있어 실질적인 MIM 캐패시터를 적용하여 사용하는 반도체 소자에 대한 사용상의 신뢰도 및 만족도를 극대화시키는 반도체 소자의 엠아이엠 캐패시터 형성방법을 제공하는데 있다.
이하, 상기한 본 발명에 대해서 구체적으로 살펴보기로 한다.
본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 설정된 용어들로서 이는 사용자 및 생산자의 의도 또는 관례에 따라 달라 질 수 있으므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
먼저, 본 발명에 의해 실시하기 위한 반도체 소자의 엠아이엠 캐패시터를 형성하는 방법은 실리콘을 원재료로 하는 반도체 소자의 기판에 원자층 증착방법을 이용하여 하부전극을 형성시키는 단계와, 상기 하부전극 상에 원자층 증착방법을 이용하여 유전물질로 이루어진 유전박막을 형성시키는 단계와, 상기 유전박막 상에 원자층 증착방법을 이용하여 하부전극과 같은 물질로 이루어진 상부전극을 형성시키는 단계와, 상기에서 원자층 증착방법을 연속적으로 사용하여 MIM 캐패시터를 형성시키는 단계를 실행하되, 상기의 하부전극을 형성시키는 과정에서, 상기의 하부전극을 형성하기 위해 금속 리간드를 포함하는 유기 금속 소스를 사용하여 일정한 시간동안의 주입을 통해 표면에 흡착시키는 단계와, 상기에서 흡착되지 않은 소스를 퍼지(purge)시키도록 일정 시간동안 불활성 가스를 주입시키는 단계와, 상기에서 흡착된 유기 금속 소스의 반응을 높이도록 H2, N2 및 NH3 의 가스와 함께 플라즈마를 주입시키는 단계와, 상기의 실행 후에 귀금속 산화막을 형성하기 위해 산소를 포함한 O2, H2O, O3, N2O 의 가스와 함께 플라즈마를 주입시키는 단계와, 상기의 단계들을 반복적으로 실행하여 하부전극을 형성시키는 단계를 실행하게 된다.
이때, 상기에서 형성되는 하부전극 및 상부전극의 물질은 Ru, RuTiN, TiN, Pt, Ir, RuO2, IrO2 중에 어느 하나 선택하거나 또는 2이상 혼합하여 이루어지게 되고, 상기에서 형성되는 유전박막의 물질은 ZrO2, Ta2O5, HfO2, La2O3, Al2O3, TiO2 중에 어느 하나 선택하거나 또는 2이상 혼합하여 이루어지게 된다.
또한, 상기의 하부전극, 유전박막 및 상부전극에 대한 형성시의 두께는 100Å ~ 500Å 범위에서 이루어지게 되는 것이다.
삭제
또한, 상기의 유전박막을 형성시키는 과정에서, 상기의 유전박막을 형성하기 위해 금속을 포함하는 유기 금속 소스의 주입을 통해 표면을 흡착시키는 단계와, 상기에서 흡착되지 않은 소스의 퍼지를 위해 일정 시간동안 불활성 가스를 주입시키는 단계와, 상기의 실행 후에 귀금속 산화막을 형성하기 위해 산소를 포함한 O2, H2O, O3, N2O 의 가스와 함께 플라즈마를 주입시키는 단계와, 상기의 단계들을 반복적으로 실행하여 유전박막을 형성시키는 단계를 실행하게 되는 것이다.
그리고, 상기의 유전박막 상에 형성되는 상부전극은 상깅서 설명한 하부전극의 형성시키는 방법과 동일하게 실행하게 되는 것이다.
이에, 상기 하부전극, 유전박막 및 상부전극을 형성시키는 각각의 과정에서, 상기에서 형성된 하부전극의 층, 유전박막의 층 및 상부전극의 층에 대한 결정화도를 높이도록 각층의 형성후 레이 트레이싱법(RTA)를 통한 열처리를 실행할 수가 있는 것이다.
삭제
[실시예]
상기한 본 발명을 이루기 위한 바람직한 실시예에 대해 구체적으로 살펴보기로 한다.
먼저, 본 발명을 설명함에 앞서, 0.1㎛ 이하의 반도체 소자에서는 소자간의 짧은 거리로 인해 소자의 신뢰성이 중요한 인자가 되었고, 이에 따른 각 소자의 기능을 저하시키지 않는 구조의 소자 구성이 더욱 중요시하게 되었고 소자가 집적화 되므로써 각 소자의 크기가 작아지게 되어 소자를 구성하는 물질 간의 누설전류를 막는 것이 소자의 신뢰성을 높이는 방안으로 대두되고 있다.
이에, 첨부도면 도 1은 본 발명에 의해 실시되는 반도체 소자의 엠아이엠 캐패시터의 구조를 설명하기 위한 개략적인 구성 예시도를 나타낸 것이다.
즉, 본 발명인 반도체 소자의 엠아이엠 캐패시터를 형성하는 방법은 실리콘을 원재료로 하는 반도체 소자의 기판에 하부전극(10), 유전박막(20) 및 상부전극(30)을 형성시키기 위하여 원자층 증착방법을 이용하게 되는데, 이때 상기의 원자층 증착방법을 연속적으로 사용하여 MIM 캐패시터를 형성시킬 수가 있는 것이다.
상기에서 형성되는 하부전극(10) 및 상부전극(30)의 물질은 Ru, RuTiN, TiN, Pt, Ir, RuO2, IrO2 중에 어느 하나 선택하거나 또는 2이상 혼합하여 이루어질 수가 있고, 또는 귀금속 산화물 박막을 이용하게 되는 것이다.
또한, 상기에서 형성되는 유전박막(20)의 물질은 ZrO2, Ta2O5, HfO2, La2O3, Al2O3, TiO2 중에 어느 하나 선택하거나 또는 2이상 혼합하여 이루어지게 되는 것이 다.
상기와 같이, 형성된 하부전극(100, 유전박막(20) 및 상부전극(30)에 대한 두께는 100Å ~ 500Å 범위에서 이루어지는 것이 바람직하다.
상기에서 형성되는 하부전극(10)에 대한 실행과정을 구체적으로 살펴보면, 먼저 상부전극(30)에 대한 실행과정은 상기 하부전극(10)의 실행과정과 동일하여 하기에서의 설명을 생략하기로 한다.
즉, 상기의 하부전극(10)을 형성하기 위해 금속 리간드를 포함하는 유기 금속 소스를 사용하여 일정한 시간동안의 주입을 통해 표면에 흡착시키게 되고, 이때 흡착되지 않은 소스를 퍼지(purge)시키도록 일정 시간동안 불활성 가스를 주입시키게 된다.
그리고, H2, N2 및 NH3 의 가스와 함께 플라즈마를 주입시키게 되는데, 이는 상기에서 흡착된 유기 금속 소스의 반응을 높이기 위한 것이다.
또한, O2, H2O, O3, N2O 와 같은 산소를 포함한 가스와 함께 플라즈마를 주입시키게 되는데, 이는 귀금속 산화막을 형성시키기 위한 것이다.
상기와 같은 과정을 반복적으로 실행하게 되면 원하는 하부전극(10)이 형성되는 것이다.
상기에서 형성되는 유전박막(20)에 대한 실행과정을 구체적으로 살펴보면, 먼저 금속을 포함하는 유기 금속 소스의 주입을 통해 표면을 흡착시키게 된다.
상기에서 흡착되지 않은 소스의 퍼지를 위해 일정 시간동안 불활성 가스를 주입시키게 되고, 상기의 실행 후에는 O2, H2O, O3, N2O 와 같은 산소를 포함한 가스와 함께 플라즈마를 주입시키게 되는데, 이 또한 귀금속 산화막을 형성시키기 위한 것이며, 상기와 같은 과정을 반복적으로 실행하게 되면 원하는 유전박막(20)이 형성되게 된다.
상기와 같은 하부전극(10), 유전박막(20) 및 상부전극(30)을 형성시키는 과정에서, 상기에서 형성된 하부전극(10)의 층, 유전박막(20)의 층 및 상부전극(30)의 층에 대해서 레이 트레이싱법(RTA)를 통한 열처리를 실행할 수가 있는데, 이는 상기의 하부전극(10)의 층, 유전박막(20)의 층 및 상부전극(30)의 층에 대한 결정화도를 높이기 위한 것이다.
한편, 상기에서 설명한 반도체 소자의 엠아이엠 캐패시터를 형성하는 방법에 의해 제조된 엠아이엠 캐패시터의 구조는 첨부도면 도 1에 도시된 바와 같이, 실리콘을 원재료로 하는 반도체 소자의 기판에 원자층 증착방법을 이용하여 형성시킨 하부전극(10)이 구비되고, 상기 하부전극(10)의 일측에 원자층 증착방법을 이용하여 형성시킨 유전박막(20)이 구비되게 된다.
이에, 상기 유전박막(20)의 일측에는 원자층 증착방법을 이용하여 형성시킨 상부전극(30)이 구비되어 이루어지게 되는 것이다.
이를 토대로 살펴볼 때, 본 발명에 따른 반도체 소자의 엠아이엠 캐패시터 형성방법 및 이에 의해 제조된 엠아이엠 캐패시터는 일차적으로 증착 시에 발생되는 각 층간의 원자 확산을 막아 얇은 두께에서도 높은 유전율을 가질 수 있고, 또 한 플라즈마 원자층 증착 방법을 이용함으로 인해 소자를 이루는 물질의 밀도를 높여 물질 간의 확산을 막고 각 층의 역할을 충분히 제공하는 박막을 형성할 수 있으며, 특히 금속 박막을 하부전극으로 사용하여 유전층과 실리콘과의 실리사이드 형성을 억제하여 소자 누설전류를 억제할 뿐만 아니라 상부전극은 하부전극과 같은 물질을 사용함으로써 일함수를 같게 하여 유전상수를 높이는데 기인할 수 있게 된 것이다.
상기와 같은 본 발명에 대한 효과적인 실행을 위해서, 플라즈마와 소스주입간의 거리는 짧아야 하고 그 높이는 4cm 이하이어야 효과적이며, 또한 넓은 면적의 박막 균일성을 높이기 위해서는 샤워링 형태의 소스 분사가 이루어져야 하고 공정 압력을 일정하게 유지하기 위한 제어가 필요한 것이다.
마지막으로, 본 발명을 실시하고 있는 반도체 소자의 엠아이엠 캐패시터 형성방법의 실행에 있어 다양하게 변형될 수 있고 여러 가지 형태를 취할 수 있다.
그리고, 상기의 상세한 설명에서 언급되는 특별한 형태로 한정되는 것이 아닌 것으로 이해되어야 하고, 오히려 첨부된 청구범위에 의해 정의되는 본 발명의 정신과 범위 내에 있는 모든 변형물과 균등물 및 대체물을 포함하는 것으로 이해되어야 한다.
이상에서 살펴본 바와 같이, 본 발명은 두께가 얇으면서도 소자의 정밀도를 높일 수 있는 고유전율 재료를 증착시킬 수 있어 이를 통해 형성된 MIM 캐패시터에 의한 반도체 소자의 특성이 향상되는 효과가 있다.
또한, 본 발명은 하부전극, 유전박막 및 상부전극을 형성하기 위해 실시하는 원자층 증착방법에 의해 확산이 억제됨으로 인해 캐패시터의 유전율과 신뢰성이 향상되는 효과가 있다.
또한, 본 발명은 원자층 증착방법을 통한 하부전극-유전박막-상부전극의 형성으로 유전박막의 실리콘으로의 확산에 의한 실리사이드 형성의 억제 유전박막 형성시 산소의 유입이 억제되어 누설전류가 감소되는 효과와, 상부전극과 하부전극의 물질을 같게 하여 유전박막의 일정한 분극이 유도되는 매우 효과적으로 인해 실질적인 MIM 캐패시터를 적용하여 사용하는 반도체 소자에 대한 사용상의 신뢰도 및 만족도가 극대화되는 등의 여러 효과가 있다.
Claims (14)
- 반도체 소자의 캐패시터를 형성하는 방법에 있어서,실리콘을 원재료로 하는 반도체 소자의 기판에 원자층 증착방법을 이용하여 하부전극을 형성시키는 단계와, 상기 하부전극 상에 원자층 증착방법을 이용하여 유전물질로 이루어진 유전박막을 형성시키는 단계와, 상기 유전박막 상에 원자층 증착방법을 이용하여 하부전극과 같은 물질로 이루어진 상부전극을 형성시키는 단계를 실행하되,상기의 하부전극을 형성시키는 단계에서,상기의 하부전극을 형성하기 위해 금속 리간드를 포함하는 유기 금속 소스를 사용하여 일정한 시간동안의 주입을 통해 표면에 흡착시키는 단계;상기에서 흡착되지 않은 소스를 퍼지(purge)시키도록 일정 시간동안 불활성 가스를 주입시키는 단계;상기에서 흡착된 유기 금속 소스의 반응을 높이도록 가스와 함께 플라즈마를 주입시키는 단계;상기의 실행 후에 귀금속 산화막을 형성하기 위해 산소를 포함한 가스와 함께 플라즈마를 주입시키는 단계;상기의 단계들을 반복적으로 실행하여 하부전극을 형성시키는 단계;를 실행하도록 하는 반도체 소자의 엠아이엠 캐패시터 형성방법.
- 제1항에 있어서,상기에서 원자층 증착방법을 연속적으로 사용하여 MIM 캐패시터를 형성시키는 단계를 더 실행하는 것을 특징으로 하는 반도체 소자의 엠아이엠 캐패시터 형성방법.
- 제1항에 있어서,상기에서 형성되는 하부전극 및 상부전극의 물질은 Ru, RuTiN, TiN, Pt, Ir, RuO2, IrO2 중에 어느 하나 선택하거나 또는 2이상 혼합하여 이루어지도록 실행하는 것을 특징으로 하는 반도체 소자의 엠아이엠 캐패시터 형성방법.
- 제1항에 있어서,상기에서 형성되는 유전박막의 물질은 ZrO2, Ta2O5, HfO2, La2O3, Al2O3, TiO2 중에 어느 하나 선택하거나 또는 2이상 혼합하여 이루어지도록 실행하는 것을 특징으로 하는 반도체 소자의 엠아이엠 캐패시터 형성방법.
- 제1항 또는 제3항에 있어서,상기의 하부전극 및 상부전극에 대한 형성시의 두께는 100Å ~ 500Å 범위에서 이루어지도록 실행하는 것을 특징으로 하는 반도체 소자의 엠아이엠 캐패시터 형성방법.
- 제1항 또는 제4항에 있어서,상기의 유전박막에 대한 형성시의 두께는 100Å ~ 500Å 범위에서 이루어지도록 실행하는 것을 특징으로 하는 반도체 소자의 엠아이엠 캐패시터 형성방법.
- 삭제
- 제1항에 있어서,상기에서 흡착된 유기 금속 소스의 반응을 높이도록 가스와 함께 플라즈마를 주입시키는 단계에서,상기 가스는 H2, N2 및 NH3 로 이용하여 실행하는 것을 특징으로 하는 반도체 소자의 엠아이엠 캐패시터 형성방법.
- 제1항에 있어서,상기의 유전박막을 형성시키는 단계에서,상기의 유전박막을 형성하기 위해 금속을 포함하는 유기 금속 소스의 주입을 통해 표면을 흡착시키는 단계;상기에서 흡착되지 않은 소스의 퍼지를 위해 일정 시간동안 불활성 가스를 주입시키는 단계;상기의 실행 후에 귀금속 산화막을 형성하기 위해 산소를 포함한 가스와 함께 플라즈마를 주입시키는 단계;상기의 단계들을 반복적으로 실행하여 유전박막을 형성시키는 단계;를 실행하도록 하는 반도체 소자의 엠아이엠 캐패시터 형성방법.
- 제1항 또는 제9항에 있어서,상기의 귀금속 산화막을 형성하기 위해 산소를 포함한 가스와 함께 플라즈마를 주입시키는 단계에서,상기 산소를 포함한 가스는 O2, H2O, O3, N2O 로 이용하여 실행하는 것을 특징으로 하는 반도체 소자의 엠아이엠 캐패시터 형성방법.
- 제1항 또는 제9항에 있어서,상기 하부전극 또는 유전박막을 형성시키는 과정에서,상기에서 형성된 하부전극의 층 또는 유전박막의 층의 결정화도를 높이도록 각층의 형성후 레이 트레이싱법(RTA)를 통한 열처리를 실행하도록 하는 반도체 소자의 엠아이엠 캐패시터 형성방법.
- 삭제
- 반도체 소자의 캐패시터를 형성하는 방법에 있어서,실리콘을 원재료로 하는 반도체 소자의 기판에 원자층 증착방법을 이용하여 하부전극을 형성시키는 단계와, 상기 하부전극 상에 원자층 증착방법을 이용하여 유전물질로 이루어진 유전박막을 형성시키는 단계와, 상기 유전박막 상에 원자층 증착방법을 이용하여 하부전극과 같은 물질로 이루어진 상부전극을 형성시키는 단계와, 상기에서 원자층 증착방법을 연속적으로 사용하여 MIM 캐패시터를 형성시키는 단계를 실행하되,상기의 하부전극을 형성시키는 단계에서, 상기의 하부전극을 형성하기 위해 금속 리간드를 포함하는 유기 금속 소스를 사용하여 일정한 시간동안의 주입을 통해 표면에 흡착시키는 단계와, 상기에서 흡착되지 않은 소스를 퍼지(purge)시키도록 일정 시간동안 불활성 가스를 주입시키는 단계와, 상기에서 흡착된 유기 금속 소스의 반응을 높이도록 H2, N2 및 NH3 의 가스와 함께 플라즈마를 주입시키는 단계와, 상기의 실행 후에 귀금속 산화막을 형성하기 위해 산소를 포함한 O2, H2O, O3, N2O 의 가스와 함께 플라즈마를 주입시키는 단계와, 상기의 단계들을 반복적으로 실행하여 하부전극을 형성시키는 단계를 실행하고,상기의 유전박막을 형성시키는 단계에서, 상기의 유전박막을 형성하기 위해 금속을 포함하는 유기 금속 소스의 주입을 통해 표면을 흡착시키는 단계와, 상기에서 흡착되지 않은 소스의 퍼지를 위해 일정 시간동안 불활성 가스를 주입시키는 단계와, 상기의 실행 후에 귀금속 산화막을 형성하기 위해 산소를 포함한 O2, H2O, O3, N2O 의 가스와 함께 플라즈마를 주입시키는 단계와, 상기의 단계들을 반복적으 로 실행하여 유전박막을 형성시키는 단계를 실행하며,상기 하부전극 또는 유전박막을 형성시키는 과정에서, 상기에서 형성된 하부전극의 층 또는 유전박막의 층의 결정화도를 높이도록 각층의 형성후 레이 트레이싱법(RTA)를 통한 열처리를 실행하도록 하는 반도체 소자의 엠아이엠 캐패시터 형성방법.
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