KR100751665B1 - 플래쉬 메모리 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자 및 그의 제조방법에 관한 것으로, 플로팅 게이트와 컨트롤 게이트 사이에 형성되는 게이트 유전막을 산화막과 ZAZ(ZrO2/Al2O3/ZrO2)막을 적층하여 형성함으로써 높은 커플링비를 확보함과 동시에 플래쉬 메모리의 신뢰성을 향상시키기 위한 기술이다.
커플링비, 캐패시턴스, 게이트 유전막, ZAZ막
Description
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 플래쉬 메모리 셀의 제조방법을 보여주는 단면도
도 2a 내지 도 2c는 본 발명의 제 2 실시예에 따른 플래쉬 메모리 셀의 제조방법을 보여주는 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 터널 산화막
12 : 제 1 도전막 13 : 제 1 산화막
14 : ZAZ막 14a, 14c : 제 1, 제 2 ZrO2막
14b : Al2O3막 15 : 제 2 산화막
16 : 제 2 도전막
본 발명은 플래쉬 메모리 소자 및 그의 제조방법에 관한 것으로, 특히 플로팅 게이트와 컨트롤 게이트 사이에 형성되는 게이트 유전막을 산화막과 ZAZ(ZrO2/Al2O3/ZrO2)막을 적층하여 형성함으로써 높은 커플링비를 확보함과 동시에 플래쉬 메모리의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자 및 그의 제조방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리(volatile memory)와 불휘발성 메모리(non-volatile memory)로 구분된다.
휘발성 메모리는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory)등의 램(RAM)이 차지하고 있으며, 전원 인가시 데이터(data)의 입력 및 보존이 가능하지만, 전원 제거시 데이터가 휘발되어 보존이 불가능한 특징을 가진다.
DRAM은 트랜지스터(transistor)가 스위치 기능을, 커패시터(capacitor)는 데이터 저장 기능을 하는 형태로, 전원공급이 끊기면 내부 데이터도 자동 소멸한다. 그리고, SRAM은 플립플롭(flip flop) 형태의 트랜지스터 구조를 가져 트랜지스터 간 구동 정도 차이에 따라 데이터를 저장하는 형태이며, 이 역시 전원공급이 끊기면 내부 데이터가 자동 소멸한다.
이에 반하여, 전원공급이 끊겨도 저장된 정보를 잃지 않는 비휘발성 메모리(non-volatile memory)는 시스템의 운영에 관여하는 데이터나 운영체제를 개발자가 프로그램하여 공급할 목적으로 개발되어 발전하여 왔다. 이러한 비휘발성 메모리 제품은 PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically EPROM)으로 분류할 수 있으며, 이 중에서 전기적 방법으로 데이터를 프로그램 및 소거할 수 있는 플래쉬 메모리에 대한 수요가 증가하고 있는 추세이다.
플래쉬 메모리 장치는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, 메모리 셀 구조가 간단하며 단위 메모리 당 제조 원가가 싸고 전원이 없는 상태에서도 데이터를 보존할 수 있다는 장점이 있다.
일반적인 플래쉬 메모리 셀은 반도체 기판상에 형성된 터널 산화막, 플로팅 게이트(floating gate), 게이트 유전막, 컨트롤 게이트(control gate)가 순차적으로 적층된 형태로 구성되며, 상기 게이트 유전막으로는 ONO(Oxide Nitride Oxide)막이 사용된다.
이때, 상기 터널 산화막을 사이에 둔 플로팅 게이트와 반도체 기판의 접촉면적, 터널 산화막의 두께, 플로팅 게이트와 컨트롤 게이트의 접촉 면적, 게이트 유전막의 두께에 따라서 플래쉬 메모리 셀 특성은 많은 차이를 보인다.
플래쉬 메모리 셀의 주요특성은 크게 프로그램 속도, 소거 속도, 프로그램 셀의 분포, 소거 셀의 분포이며, 신뢰성 관련 특성으로는 프로그램/소거 반복특성(endurance), 데이터 저장 특성(data retention) 등이 있다.
일반적으로 프로그램 및 소거 속도는 반도체 기판과 플로팅 게이트의 캐패시 턴스(
), 플로팅 게이트와 컨트롤 게이트간 캐패시턴스(
)의 비율로 결정되며 보다 정확하게는 커플링비(
)에 비례하는 관계를 보인다. 여기서 커플링비는 다음과 같이 표현된다.
즉, 일정한 동작 전압에서 높은 프로그램 및 소거 속도를 얻으려면 높은 커플링비를 확보해야 하며 그러기 위해서는 
을 작게 하거나 
을 크게 할 필요가 있다.
플래쉬 메모리 소자의 설계 룰(design rule)이 감소됨에 따라서, 50nm 이하의 소자에서는 멀티 레벨 셀(Multi Level Cell) 구현시 간섭(interference)을 줄이기 위하여 플로팅 게이트의 단차를 줄이고 있다.
그러나, 플로팅 게이트의 단차가 감소되면 플로팅 게이트와 컨트롤 게이트간 오버랩 면적이 줄어들게 되므로 
가 감소되어 커플링비가 작아지게 된다.
게이트 유전막의 두께를 줄이면 
가 커져 커플링비를 향상시킬 수 있으나, 플래쉬 메모리 소자는 디램과 달리 높은 바이어스 전압을 사용하므로 게이트 유전막 두께가 감소되면 누설전류가 증가되어 프로그램/소거 반복 특성(endurance) 및 데이터 저장 특성(data retention)이 열화되어 소자의 신뢰성을 확보하기가 어렵다.
또한, 게이트 유전막을 높은 유전율을 갖는 고유전체막으로 형성할 경우 게이트 유전막 두께 감소 따른 소자 신뢰성 열화를 방지할 수는 있으나, 커플링비를 맞추기가 어려운 문제점이 있다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 높은 커플링비를 확보함과 동시에 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 커플링비를 맞추기에 용이한 플래쉬 메모리 소자 및 그의 제조방법을 제공하는데 있다.
본 발명에 따른 플래쉬 메모리 소자는 반도체 기판상에 적층되는 터널 유전막 및 플로팅 게이트, 게이트 유전막 및 컨트롤 게이트를 포함하는 플래쉬 메모리 소자에 있어서, 상기 게이트 유전막을 산화막/ZAZ(ZrO2-Al2O3-ZrO2)막/산화막의 적층막 또는 ZAZ막/산화막의 적층막으로 구성하는 것을 특징으로 한다.
본 발명의 제 1 실시예에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판상에 터널 유전막과 플로팅 게이트용 도전막을 형성하는 단계와, 상기 플로팅 게이트용 도전막상에 제 1 산화막과 ZAZ(ZrO2-Al2O3-ZrO2)막을 형성하는 단계와, 열처리 공정을 실시하는 단계와, 상기 ZAZ막상에 제 2 산화막을 형성하여 상기 제 1 산화막과 상기 ZAZ막과 제 2 산화막으로 이루어진 게이트 유전막을 형성하는 단계와, 상기 게이트 유전막상에 컨트롤 게이트용 도전막을 형성하는 단계를 포함한다.
본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판상에 터널 유전막과 플로팅 게이트용 도전막을 형성하는 단계와, 상기 플로팅 게이트용 도전막상에 ZAZ(ZrO2-Al2O3-ZrO2)막을 형성하는 단계와, 열처리 공정을 실시하는 단계와, 상기 ZAZ막상에 산화막을 형성하여 상기 ZAZ막과 산화막으로 이루어진 게이트 유전막을 형성하는 단계와, 상기 구조물상에 컨트롤 게이트용 도전막을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 플래쉬 메모리 셀의 제조방법을 보여주는 단면도이다.
먼저, 도 1a에 도시하는 바와 같이 반도체 기판(10)상에 터널 산화막(11)과 제 1 도전막(12)과 제 1 산화막(13)을 차례로 형성한다.
상기 제 1 도전막(12)은 플로팅 게이트 역할을 하는 것으로, 화학기상증착(Chemical Vapor Deposition : CVD)방식으로 폴리실리콘을 500~2000Å의 두께로 증 착하여 형성한다.
상기 제 1 산화막(13)은 고온열산화(High Thermal Oxidation) 방식을 이용하여 30~60Å의 두께로 HTO(High Thermal Oxidation) 산화막을 증착하여 형성한다.
이어, 도 1b에 도시하는 바와 같이 상기 제 1 산화막(13)상에 제 1 ZrO2막(14a)과 Al2O3막(14b)과 제 2 ZrO2막(14c)을 차례로 형성하여 높은 유전율을 갖는 ZrO2막 사이에 밴드갭(band gap)이 넓은 Al2O3막이 샌드위치(sandwich)된 구조를 갖는 ZAZ막(14)을 형성한다.
여기서, 상기 제 1, 제 2 ZrO2막(14a)(14c) 및 Al2O3막(14b)은 200~300℃의 온도에서 스텝 커버리지(step coverage)가 우수한 원자층증착(Atomic Layer Deposition : ALD) 방식을 이용하여 형성한다.
상기 ZAZ막(14)은 총 두께가 40~50Å이 되도록 조절하되, 제 1 ZrO2막(14a)과 제 2 ZrO2막(14c) 사이에 위치하는 Al2O3막(14b)의 두께는 4~5Å이 되도록 한다.
그런 다음, 도 1c에 도시하는 바와 같이 상기 ZAZ막(14)을 치밀화시키고 부족한 산소를 채우기 위하여 O2 플라즈마(plasma) 또는 N2O 가스를 이용한 산화 분위기에서 열처리 공정을 실시한다.
상기 열처리 공정시 O2 플라즈마를 사용하는 경우에 파워(power)는 100~1000W, 온도는 100~400℃, 공정 시간은 10~120초로 설정하고, N2O 가스를 사용 하는 경우에 온도는 800~900℃, 공정 시간은 10~30분으로 설정한다.
이어서, 도 1d에 도시하는 바와 같이 상기 ZAZ막(14)상에 제 2 산화막(15)을 형성하여 제 1 산화막(13), ZAZ막(14) 및 제 2 산화막(15)으로 이루어진 OZAZO 구조의 게이트 유전막을 형성한다.
상기 제 2 산화막(15)은 고온열산화(High Thermal Oxidation) 방식으로 30~60Å의 두께로 HTO 산화막을 증착하여 형성한다.
그런 다음, 상기 제 2 산화막(15)상에 제 2 도전막(16)을 형성한다.
상기 제 2 도전막(16)은 컨트롤 게이트 역할을 하는 것으로, 화학기상증착(Chemical Vapor Deposition : CVD)방식으로 폴리실리콘을 500~2000Å의 두께로 증착하여 형성한다.
이상으로 OZAZO 구조의 게이트 유전막을 갖는 본 발명의 제 1 실시예에 따른 플래쉬 메모리 셀 제조를 완료한다.
도 2a 내지 도 2c는 본 발명의 제 2 실시예에 따른 플래쉬 메모리 셀 의 제조방법을 보여주는 단면도로, 양산성을 고려하여 ZAZ막을 형성하기 이전에 산화막을 형성하는 공정을 생략하였다.
보다 구체적으로 살펴보면, 도 2a에 도시하는 바와 같이 반도체 기판(20)상에 터널 산화막(21)과 제 1 도전막(22)과 ZAZ막(23)을 차례로 형성한다.
상기 제 1 도전막(22)은 플로팅 게이트 역할을 하는 것으로, 화학기상증착(Chemical Vapor Deposition : CVD)방식으로 폴리실리콘을 500~2000Å의 두께로 증착하여 형성한다.
상기 ZAZ막(23)은 높은 유전율을 갖는 제 1, 제 2 ZrO2막(23a)(23c) 사이에 밴드갭(band gap)이 넓은 Al2O3막(23b)을 개재하여 형성한다.
여기서, 상기 제 1, 제 2 ZrO2막(23a)(23c)과 Al2O3막(23b)은 200~300℃의 온도에서 스텝 커버리지(step coverage)가 우수한 원자층증착(Atomic Layer Deposition : ALD) 방식을 이용하여 형성한다.
상기 ZAZ막(23)은 총 두께가 40~100Å이 되도록 조절하되, 제 1 ZrO2막(23a)과 제 2 ZrO2막(23c) 중간에 위치하는 Al2O3막(23b)의 두께는 4~5Å이 되도록 한다.
그런 다음, 도 2c에 도시하는 바와 같이 상기 ZAZ막(23)을 치밀화시키고 부족한 산소를 채우기 위하여 O2 플라즈마(plasma) 또는 N2O 가스를 이용한 산화 분위기에서 열처리 공정을 실시한다.
상기 열처리 공정시 O2 플라즈마를 사용하는 경우에 파워(power)는 100~1000W, 온도는 100~400℃, 공정 시간은 10~120초로 설정하고, N2O 가스를 사용하는 경우에 온도는 800~900℃, 공정 시간은 10~30분으로 설정한다.
이어서, 도 2c에 도시하는 바와 같이 상기 ZAZ막(23)상에 산화막(24)을 형성하여 ZAZ막(23) 및 산화막(24)의 적층막으로 이루어진 ZAZO 구조의 게이트 유전막을 형성한다.
상기 산화막(34)은 30~120Å의 두께로 형성한다.
그런 다음, 상기 산화막(24)상에 제 2 도전막(25)을 형성한다.
상기 제 2 도전막(25)은 컨트롤 게이트 역할을 하는 것으로, 화학기상증착(Chemical Vapor Deposition : CVD)방식으로 폴리실리콘을 500~2000Å의 두께로 증착하여 형성한다.
이상으로 ZAZ막(23) 및 산화막(24)의 적층막으로 이루어진 ZAZO 구조의 게이트 유전막을 갖는 본 발명의 제 2 실시예에 따른 플래쉬 메모리 셀 제조를 완료한다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 고유전율을 갖는 ZrO2막을 포함하여 게이트 유전막을 형성하므로 커플링비를 향상시킬 수 있다.
둘째, 커플링비를 향상시킬 수 있으므로 소자의 프로그램 및 소거 속도를 향상시킬 수 있다.
셋째, 고유전율을 갖는 ZrO2막을 포함하여 게이트 유전막을 형성하므로 게이트 절연막 두께 감소에 따른 누설 전류 발생을 방지할 수 있다.
넷째, 누설 전류 발생을 방지할 수 있으므로 소자의 신뢰성을 향상시킬 수 있다.
다섯째, 누설 전류로 인한 게이트 절연막의 박막화 한계를 극복하여 게이트 유전막의 두께를 줄일 수 있다.
여섯째, 게이트 유전막을 고유전막 단독으로 형성하지 않고 고유전막과 산화막을 적층하여 형성하므로 커플링비를 맞추기가 용이하다.
Claims (20)
- 반도체 기판상에 적층되는 터널 유전막 및 플로팅 게이트, 게이트 유전막 및 컨트롤 게이트를 포함하는 플래쉬 메모리 소자에 있어서,상기 게이트 유전막이 산화막/ZAZ(ZrO2-Al2O3-ZrO2)막/산화막의 적층막 또는 ZAZ막/산화막의 적층막으로 구성되는 플래쉬 메모리 소자.
- 삭제
- 제 1항에 있어서,상기 게이트 유전막이 산화막/ZAZ막/산화막의 적층 구조인 경우 상기 산화막들 각각의 두께는 30~60Å인 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 1항에 있어서,상기 게이트 유전막이 ZAZ막/산화막의 적층 구조인 경우 상기 산화막의 두께 는 30~120Å인 갖는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 1항에 있어서,상기 ZAZ(ZrO2-Al2O3-ZrO2)막의 두께는 40~100Å인 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 5항에 있어서,상기 ZAZ막 중 Al2O3막의 두께는 4~5Å인 것을 특징으로 하는 플래쉬 메모리 소자.
- 반도체 기판상에 터널 유전막과 플로팅 게이트용 도전막을 형성하는 단계;상기 플로팅 게이트용 도전막상에 제 1 산화막과 ZAZ(ZrO2-Al2O3-ZrO2)막을 형성하는 단계;열처리 공정을 실시하는 단계;상기 ZAZ막상에 제 2 산화막을 형성하여 상기 제 1 산화막과 상기 ZAZ막과 제 2 산화막으로 이루어진 게이트 유전막을 형성하는 단계;상기 게이트 유전막상에 컨트롤 게이트용 도전막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 반도체 기판상에 터널 유전막과 플로팅 게이트용 도전막을 형성하는 단계;상기 플로팅 게이트용 도전막상에 ZAZ(ZrO2-Al2O3-ZrO2)막을 형성하는 단계;열처리 공정을 실시하는 단계;상기 ZAZ막상에 산화막을 형성하여 상기 ZAZ막과 산화막으로 이루어진 게이트 유전막을 형성하는 단계;상기 구조물상에 컨트롤 게이트용 도전막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 7항 또는 제 8항에 있어서,상기 플로팅 게이트용 도전막을 500~2000Å의 두께로 형성하는 것을 플래쉬 메모리 소자의 제조방법.
- 제 7항 또는 제 8항에 있어서,상기 플로팅 게이트용 도전막은 화학기상증착법으로 폴리실리콘막을 증착하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 7항 또는 제 8항에 있어서,상기 열처리 공정을 산소 플라즈마 또는 N2O 가스 분위기에서 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 11항에 있어서,상기 열처리 공정을 산소 플라즈마 분위기에서 실시하는 경우 파워는 100~1000W, 공정 온도는 100~400℃, 공정 시간은 10~60초인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 11항에 있어서,상기 열처리 공정을 N2O 가스 분위기에서 실시하는 경우 공정 온도는 800~900℃, 공정 시간은 10~30분인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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- 제 7항 또는 제 8항에 있어서,상기 ZAZ막은 원자층 증착법을 이용하여 ZrO2막과 Al2O3막과 ZrO2막을 차례로 증착하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 7항 또는 제 8항에 있어서,상기 ZAZ막을 40~100Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모 리 소자의 제조방법.
- 제 7항 또는 제 8항에 있어서,상기 ZAZ막 중 Al2O3막은 4~5Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 7항 또는 제 8항에 있어서,상기 컨트롤 게이트용 도전막을 500~2000Å의 두께로 형성하는 것을 플래쉬 메모리 소자의 제조방법
- 제 7항 또는 제 8항에 있어서,상기 컨트롤 게이트용 도전막을 화학기상증착법으로 폴리실리콘막을 증착하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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