JP5160751B2 - フラッシュメモリ素子及びその製造方法 - Google Patents
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Description
本発明は、フラッシュメモリ素子及びその製造方法に関するものであり、特に、フローティングゲートとコントロールゲートとの間に形成されるゲート誘電膜を酸化膜とZAZ(ZrO2/Al2O3/ZrO2)膜を積層して形成することにより、高いカップリング比を確保すると共にフラッシュメモリの信頼性を向上させるフラッシュメモリ素子及びその製造方法に関するものである。
一般に、半導体メモリ装置は、大きく揮発性メモリ(volatile memory)と不揮発性メモリ(non-volatile memory)で区分される。
揮発性メモリは、DRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)等のRAM(RAM)が占めており、電源の印加時にデータ(data)の入力及び保存が可能であるが、電源の除去時にデータが揮発されて保存が不可能な特徴を有する。
DRAMは、トランジスタ(transistor)がスイッチ機能を、キャパシタ(capacitor)はデータの貯蔵機能をする形態であり、電源の供給が切れると内部のデータも自動消滅する。そして、SRAMはフリップフロップ(flipflop)形態のトランジスタ構造を有してトランジスタ間の駆動程度の差によりデータを格納する形態であり、これも電源の供給が切れると内部データが自動消滅する。
これに反し、電源の供給が切れても貯蔵された情報を失わない非揮発性メモリ(non-volatile memory)は、システムの運営に関与するデータやオペレーションシステムを開発者がプログラムして供給する目的に開発されて発展してきた。このような非揮発性メモリ製品は、PROM(ProgrammableROM)、EPROM(Electrically Programmable ROM)、EEPROM(Electrically EPROM)に分類することができ、このうち、電気的方法でデータをプログラム及び消去することができるフラッシュメモリに対する需要が増加している傾向である。
フラッシュメモリ装置は、回路ボードから除去しないながら高速で電気的消去が可能なEEPROMの進歩した形態であり、メモリセル構造が簡単であり、単位メモリ当たりの製造原価が安く電源がない状態でもデータを保存することができるという長所がある。
一般的なフラッシュメモリセルは、半導体基板上に形成されたトンネル酸化膜、フローティングゲート(floating gate)、ゲート誘電膜、コントロールゲート(control gate)が順に積層された形態で構成され、上記ゲート誘電膜としては、ONO(OxideNitride Oxide)膜が使われる。
この時、上記トンネル酸化膜を間に置いたフローティングゲートと半導体基板の接触面積、トンネル酸化膜の膜厚、フローティングゲートとコントロールゲートの接触面積、ゲート誘電膜の厚さにより、フラッシュメモリセル特性は大きな差を示す。
フラッシュメモリセルの主要特性は大きくプログラム速度、消去速度、プログラムセルの分布、消去セルの分布であり、信頼性に関わる特性としては、プログラム/消去の反復特性(endurance)、データ貯蔵特性(data retention)などがある。
一般に、プログラム及び消去速度は、半導体基板とフローティングゲートのキャパシタンス( Ｃtunnel)、フローティングゲートとコントロールゲート間のキャパシタンス(Ｃono)の比率で決定され、より正確にはカップリング比(coupling ratio)に比例する関係を示す。ここで、カップリング比は次のように示される。
即ち、一定の動作電圧で高いプログラム及び消去速度を得るためには、高いカップリング比を確保しなければならず、そのためにはＣtunnelを小さくするか、Ｃonoを大きくする必要がある。
フラッシュメモリ素子の設計ルール(design rule)が減少するにつれて、50nm以下の素子では、マルチレベルセル(Multi Level Cell)の具現時に干渉(interference)を減らすためにフローティングゲートの段差を減らしている。
しかし、フローティングゲートの段差が減少すれば、フローティングゲートとコントロールゲート間のオーバーラップ面積が減るようになるため、Ｃonoが減少してカップリング比が小さくなる。
ゲート誘電膜の厚さを減らすと、Ｃonoが大きくなり、カップリング比を向上させることができるが、フラッシュメモリ素子は、DRAMとは異なり、高いバイアス電圧を用いるため、ゲート誘電膜の厚さが減少すれば、漏洩電流が増加してプログラム/消去の反復特性(endurance)及びデータ貯蔵特性(dataretention)が劣化して素子の信頼性が確保し難い。
また、ゲート誘電膜を高い誘電率を有する高誘電体膜で形成する場合、ゲート誘電膜厚の減少よる素子信頼性劣化を防止することはできるが、カップリング比が合わせ難い問題がある。
本発明は、前述した従来技術の問題を解決するために案出したものであり、高いカップリング比を確保すると共に素子の信頼性を向上させることができるフラッシュメモリ素子及びその製造方法を提供するのにその目的がある。
本発明の他の目的は、カップリング比を合わせるのに容易なフラッシュメモリ素子及びその製造方法を提供することにある。
本発明によるフラッシュメモリ素子は、半導体基板上に積層されるトンネル誘電膜及びフローティングゲート、ゲート誘電膜及びコントロールゲートを含むフラッシュメモリ素子において、前記ゲート誘電膜が酸化膜/ZAZ(ZrO2-Al2O3-ZrO2)膜/酸化膜の積層膜で構成されることを特徴とする。
本発明の第1実施例によるフラッシュメモリ素子の製造方法は、半導体基板上にトンネル誘電膜とフローティングゲート用導電膜を形成する段階と、上記フローティングゲート用導電膜上に第1酸化膜とZAZ(ZrO2-Al2O3-ZrO2)膜を形成する段階と、熱処理工程を実施する段階と、上記ZAZ膜上に第2酸化膜を形成して上記第1酸化膜と上記ZAZ膜と第2酸化膜からなるゲート誘電膜を形成する段階と、上記ゲート誘電膜上にコントロールゲート用導電膜を形成する段階を含む。
本発明の第2実施例によるフラッシュメモリ素子の製造方法は、半導体基板上にトンネル誘電膜とフローティングゲート用導電膜を形成する段階と、上記フローティングゲート用導電膜上にZAZ(ZrO2-Al2O3-ZrO2)膜を形成する段階と、熱処理工程を実施する段階と、上記ZAZ膜上に酸化膜を形成して上記ZAZ膜と酸化膜からなるゲート誘電膜を形成する段階と、上記構造物上にコントロールゲート用導電膜を形成する段階を含む。
上述したように、本発明は次のような効果がある。
第一に、高誘電率を有するZrO2膜を含んでゲート誘電膜を形成するため、カップリング比を向上させることができる。
第二に、カップリング比を向上させることができるため、素子のプログラム及び消去速度を向上させることができる。
第三に、高誘電率を有するZrO2膜を含んでゲート誘電膜を形成するため、ゲート絶縁膜厚の減少による漏洩電流発生を防止することができる。
第四に、漏洩電流発生を防止することができるため、素子の信頼性を向上させることができる。
第五に、漏洩電流によるゲート絶縁膜の薄膜化の限界を克服し、ゲート誘電膜の厚さを減らすことができる。
第六に、ゲート誘電膜を高誘電膜の単独で形成せず、高誘電膜と酸化膜を積層して形成するため、カップリング比を合わせることが容易である。
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例に限定されるものでなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が以下に詳述する実施例に限定されるものではない。単に、本実施例は、本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願の特許請求の範囲により理解されなければならない。
図1a〜図1dは、本発明の第1実施例によるフラッシュメモリセル（フラッシュメモリ素子）の製造方法を示す断面図である。
まず、図1aに示すように、半導体基板(10)上にトンネル酸化膜（トンネル誘電膜）(11)と第1導電膜(12)を順に形成する。
上記第1導電膜(12)は、フローティングゲートの役割をするものであり、化学気相蒸着(Chemical Vapor Deposition:CVD)方式でポリシリコンを500〜2000Åの厚さで蒸着して形成する。
上記第1酸化膜(13)は、高温熱酸化(High Thermal Oxidation)方式（高温酸化工程）を用いて30〜60Åの厚さでHTO(HighThermal Oxidation)酸化膜を蒸着して形成する高温酸化膜である。
次いで、図1bに示すように、上記第1酸化膜(13)上に第1のZrO2膜(14a)とAl2O3膜(14b)と第2のZrO2膜(14c)を順に形成し、高い誘電率を有するZrO2膜の間にバンドギャップ(bandgap)が広いAl2O3膜がサンドイッチ(sandwich)された構造を有するZAZ膜(14)を形成する。
ここで、上記第1、第2のZrO2膜(14a)(14c)及びAl2O3膜(14b)は、200〜300℃の温度でステップカバレッジ(stepcoverage)に優れた原子層蒸着(Atomic Layer Deposition:ALD)方式を用いて形成する。
上記ZAZ膜(14)は、総厚さが40〜50Åになるように調節するが、第1のZrO2膜(14a)と第2のZrO2膜(14c)との間に位置するAl2O3膜(14b)の厚さは4〜5Åになるようにする。
その後、図1cに示すように、上記ZAZ膜(14)を緻密化させ、不足した酸素を満たすためにO2プラズマ(plasma)またはN2Oガスを用いた酸化雰囲気で熱処理工程を実施する。
上記熱処理工程時にO2プラズマを用いる場合に、パワー(power)は100〜1000W、温度は100〜400℃、工程時間は10〜120秒と設定し、N2Oガスを用いる場合に、温度は800〜900℃、工程時間は10〜30分と設定する。
次いで、図1dに示すように、上記ZAZ膜(14)上に第2酸化膜(15)を形成し、第1酸化膜(13)、ZAZ膜(14)及び第2酸化膜(15)からなるOZAZO構造のゲート誘電膜を形成する。
上記第2酸化膜(15)は、高温熱酸化(High Thermal Oxidation)方式（高温酸化工程）で30〜60Åの厚さでHTO酸化膜を蒸着して形成する。
その後、上記第2酸化膜(15)上に第2導電膜(16)を形成する。
上記第2導電膜(16)は、コントロールゲートの役割をするものであり、化学気相蒸着(Chemical Vapor Deposition:CVD)方式でポリシリコンを500〜2000Åの厚さで蒸着して形成する。
以上、OZAZO構造のゲート誘電膜を有する本発明の第1実施例によるフラッシュメモリセル製造を完了する。
図2a〜図2cは、本発明の第2実施例によるフラッシュメモリセルの製造方法を示す断面図であり、量産性を考慮し、ZAZ膜を形成する以前に酸化膜を形成する工程を省略した。
より具体的に詳察すれば、図2aに示すように、半導体基板(20)上にトンネル酸化膜(21)と第1導電膜(22)とZAZ膜(23)を順に形成する。
上記第1導電膜(22)は、フローティングゲートの役割をするものであり、化学気相蒸着(Chemical VaporDeposition:CVD)方式でポリシリコンを500〜2000Åの厚さで蒸着して形成する。
上記ZAZ膜(23)は、高い誘電率を有する第1、第2のZrO2膜(23a)(23c)との間にバンドギャップ(bandgap)が広いAl2O3膜(23b)を介して形成する。
ここで、上記第1、第2のZrO2膜(23a)(23c)とAl2O3膜(23b)は、200〜300℃の温度でステップカバレッジ(stepcoverage)に優れた原子層蒸着(Atomic Layer Deposition:ALD)方式を用いて形成する。
上記ZAZ膜(23)は、総厚さが40〜100Åになるように調節するが、第1のZrO2膜(23a)と第2のZrO2膜(23c)の中間に位置するAl2O3膜(23b)の厚さは4〜5Åになるようにする。
その後、図2cに示すように、上記ZAZ膜(23)を緻密化させ、不足した酸素を満たすためにO2プラズマ(plasma)またはN2Oガスを用いた酸化雰囲気で熱処理工程を実施する。
上記熱処理工程時にO2プラズマを用いる場合に、パワー(power)は100〜1000W、温度は100〜400℃、工程時間は10〜120秒（好ましくは10〜60秒）と設定し、N2Oガスを用いる場合に、温度は800〜900℃、工程時間は10〜30分と設定する。
次いで、図2cに示すように、上記ZAZ膜(23)上に酸化膜(24)を形成してZAZ膜(23)及び酸化膜(24)の積層膜からなるZAZO構造のゲート誘電膜を形成する。
上記酸化膜(34)は、30〜120Åの厚さで形成する。
その後、上記酸化膜(24)上に第2導電膜(25)を形成する。
上記第2導電膜(25)は、コントロールゲートの役割をするものであり、化学気相蒸着(Chemical Vapor Deposition:CVD)方式でポリシリコンを500〜2000Åの厚さで蒸着して形成する。
以上、ZAZ膜(23)及び酸化膜(24)の積層膜からなるZAZO構造のゲート誘電膜を有する本発明の第2実施例によるフラッシュメモリセル製造を完了する。
10:半導体基板
11:トンネル酸化膜
12:第1導電膜
13:第1酸化膜
14:ZAZ膜
14a,14c:第1、第2 ZrO2膜
14b:Al2O3膜
15:第2酸化膜
16:第2導電膜
11:トンネル酸化膜
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13:第1酸化膜
14:ZAZ膜
14a,14c:第1、第2 ZrO2膜
14b:Al2O3膜
15:第2酸化膜
16:第2導電膜
Claims (17)
- 半導体基板上に積層されるトンネル誘電膜及びフローティングゲート、ゲート誘電膜及びコントロールゲートを含むフラッシュメモリ素子において、
前記ゲート誘電膜が酸化膜/ZAZ(ZrO2-Al2O3-ZrO2)膜/酸化膜の積層膜で構成されることを特徴とするフラッシュメモリ素子。 - 前記酸化膜は、高温酸化膜であることを特徴とする請求項1に記載のフラッシュメモリ素子。
- 前記ゲート誘電膜が、酸化膜/ZAZ膜/酸化膜の積層構造の場合、前記酸化膜のそれぞれの厚さは30〜60Åであることを特徴とする請求項1に記載のフラッシュメモリ素子。
- 前記ZAZ(ZrO2-Al2O3-ZrO2)膜の膜厚は、40〜100Åであることを特徴とする請求項1に記載のフラッシュメモリ素子。
- 前記ZAZ膜中、Al2O3膜の厚さは4〜5Åであることを特徴とする請求項4に記載のフラッシュメモリ素子。
- 半導体基板上にトンネル誘電膜とフローティングゲート用導電膜を形成する段階と、
前記フローティングゲート用導電膜上に第1酸化膜とZAZ(ZrO2-Al2O3-ZrO2)膜を形成する段階と、
熱処理工程を実施する段階と、
前記ZAZ膜上に第2酸化膜を形成して前記第1酸化膜と前記ZAZ膜と第2酸化膜からなるゲート誘電膜を形成する段階と、
前記ゲート誘電膜上にコントロールゲート用導電膜を形成する段階を含むフラッシュメモリ素子の製造方法。 - 前記フローティングゲート用導電膜を500〜2000Åの厚さで形成することを特徴とする請求項6に記載のフラッシュメモリ素子の製造方法。
- 前記フローティングゲート用導電膜は、化学気相蒸着法でポリシリコン膜を蒸着して形成することを特徴とする請求項6に記載のフラッシュメモリ素子の製造方法。
- 前記熱処理工程を酸素プラズマまたはN2Oガスの雰囲気で実施することを特徴とする請求項6に記載のフラッシュメモリ素子の製造方法。
- 前記熱処理工程を酸素プラズマ雰囲気で実施する場合、パワーは100〜1000W、工程温度は100〜400℃、工程時間は10〜60秒であることを特徴とする請求項9に記載のフラッシュメモリ素子の製造方法。
- 前記熱処理工程をN2Oガスの雰囲気で実施する場合、工程温度は800〜900℃、工程時間は10〜30分であることを特徴とする請求項9に記載のフラッシュメモリ素子の製造方法。
- 前記第1酸化膜と第2酸化膜は、高温酸化工程を用いて形成することを特徴とする請求項6に記載のフラッシュメモリ素子の製造方法。
- 前記ZAZ膜は、原子層蒸着法を用いてZrO2膜とAl2O3膜とZrO2膜を順に蒸着して形成することを特徴とする請求項6に記載のフラッシュメモリ素子の製造方法。
- 前記ZAZ膜を40〜100Åの厚さで形成することを特徴とする請求項6に記載のフラッシュメモリ素子の製造方法。
- 前記ZAZ膜のうち、Al2O3膜は4〜5Åの厚さで形成することを特徴とする請求項6に記載のフラッシュメモリ素子の製造方法。
- 前記コントロールゲート用導電膜を500〜2000Åの厚さで形成することを特徴とする請求項6に記載のフラッシュメモリ素子の製造方法
- 前記コントロールゲート用導電膜を化学気相蒸着法によりポリシリコン膜を蒸着して形成することを特徴とする請求項6に記載のフラッシュメモリ素子の製造方法。
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