CN102800632A - 一种电荷俘获非挥发存储器的制造方法 - Google Patents

Abstract

本发明公开了一种电荷俘获非挥发存储器的制造方法，该方法包括：在半导体衬底上通过浅槽隔离形成器件的有源区和沟道区；采用低温化学气相沉积与原子层沉积技术相结合的方法，在衬底上形成包括隧穿层、电荷存储层及阻挡层的多叠层栅介质层，通过光刻形成图形；通过低温化学气相沉积和光刻方法形成栅介质层的侧墙和掩膜层；通过离子注入形成源漏区及其扩展区，并通过激光激活；在栅介质层上形成栅电极，栅电极上层沉积多晶硅介质，形成多层栅电极层；采用低温化学气相沉积方法，执行栅结构的隔离、封装操作，并通过金属互联引出栅和源、漏电极。通过本发明，可以减小存储器制造流程中的热预算，抑制了高介电常数材料薄膜介质层的结晶化问题。

Description

一种电荷俘获非挥发存储器的制造方法

技术领域

本发明涉及微电子技术领域，特别涉及一种电荷俘获非挥发存储器的制造方法。

背景技术

目前的微电子产品主要分为逻辑器件与存储器件两大类，而现今几乎所有的电子产品中都需要用到存储器件，因而存储器件在微电子领域占有非常重要的地位。

存储器件一般可分为挥发性存储器与非挥发存储器。非挥发性存储器的主要特点是在不加电的情况下也能够长期保持存储的信息。它既有只读存储器(ROM)的特点，又有很高的存取速度，而且易于擦除和重写，功耗较小。随着多媒体应用、移动通信等对大容量、低功耗存储的需要，非挥发性存储器，特别是闪速存储器(Flash)，所占半导体器件的市场份额变得越来越大，也越来越成为一种相当重要的存储器类型。传统的Flash存储器是采用多晶硅薄膜浮栅结构的硅基非挥发存储器，器件隧穿介质层(一般是氧化层)上的一个缺陷就会形成致命的漏电通道。

电荷俘获存储器利用俘获层中电荷局域化存储的特性，实现分立电荷存储，隧穿介质层上的缺陷只会造成局部的电荷泄漏，这样使电荷保持更加稳定，提高了数据的保存能力。然而相比于浮栅结构硅基非挥发存储器，基于多晶硅-氧化物-氮化物-氧化物-单晶硅(SONOS)结构的电荷俘获存储器在数据的写入、擦除速度、功耗、器件的可靠性方面有待提高。

为了进一步优化电荷俘获存储器的性能，需要使用高介电常数材料来取代常规的CMOS硅基材料。基于硅基的平面CMOS制造方法，通常采用高温(＞600℃)的生长环境来进行硅的氧化物及其氮化物薄膜的制造。而高介电常数半导体材料一般都会在高温下结晶化，从而增加存储器的漏电几率，恶化存储器的性能。

发明内容

本发明提供一种电荷俘获非挥发存储器的制造方法，以减小存储器制造流程中的热预算，抑制了高介电常数材料薄膜介质层的结晶化问题，优化了制造工艺流程，保证多叠层堆栈电荷俘获存储器的性能不会恶化。

本发明提供了一种电荷俘获非挥发存储器的制造方法，包括：

在半导体衬底上通过浅槽隔离形成器件的有源区和沟道区；

采用低温化学气相沉积与原子层沉积技术相结合的方法，在所述衬底上形成包括隧穿层、电荷存储层及阻挡层的多叠层栅介质层，通过光刻形成图形；

通过低温化学气相沉积和光刻方法形成所述栅介质层的侧墙和掩膜层；

通过离子注入形成源漏区及其扩展区，并通过激光激活；

在所述栅介质层上形成栅电极，所述栅电极上层沉积多晶硅介质，形成多层栅电极层；

采用低温化学气相沉积方法，执行栅结构的隔离、封装操作，并通过金属互联引出栅和源、漏电极。

优选的，所述隧穿层、电荷存储层及阻挡层均为多层材料的堆栈式结构。

优选的，所述隧穿层包括：

采用低温化学气相沉积方法生长硅基氧化物或硅基氮氧化物构成的第一薄膜以及采用原子层沉积技术生长高介电常数材料构成的第二薄膜；或者，

采用低温化学气相沉积方法生长硅基氧化物或硅基氮氧化物构成的第一薄膜、采用原子层沉积技术生长高介电常数材料构成的第二薄膜以及采用低温化学气相沉积方法生长硅基氧化物或硅基氮氧化物构成的第三薄膜。

优选的，所述电荷存储层包括：

硅基氧化物或硅基氮氧化物构成的第一薄膜以及高介电常数材料构成的第二薄膜；

或者，高介电常数材料构成的第一薄膜以及硅基氧化物或硅基氮氧化物构成的第二薄膜；

或者，硅基氧化物或硅基氮氧化物构成的第一薄膜、高介电常数材料构成的第二薄膜以及硅基氧化物或硅基氮氧化物构成的第三薄膜。

优选的，所述阻挡层包括：

硅基氧化物或硅基氮氧化物构成的第一薄膜以及高介电常数材料构成的第二薄膜；或者，

高介电常数材料构成的第一薄膜、硅基氧化物或硅基氮氧化物构成的第二薄膜以及高介电常数材料构成的第三薄膜。

优选的，其特征在于，所述高介电常数材料包括：铝、铪、锆、钛元素的二元氧化物及三元氧化物。

优选的，所述衬底包括：硅衬底或者绝缘衬底硅衬底。

与现有技术相比，本发明具有以下优点：

本发明实施例中，通过在多叠层栅介质层的制造过程中利用低温化学气相沉积工艺取代了传统硅平面CMOS工艺中常使用的高温CVD化学气相沉积技术，由于采用低温技术，减小了整个工艺流程中的热预算(thermal budget)，避免了高介电常数材料介质层的结晶化问题，抑制了由此导致的存储器性能的恶化。此外，低温技术使得后续的热处理工艺相对简化，降低了存储器的制造成本。

其次，本发明实例中提及的低温化学气相沉积技术，实现了薄膜硅基材料(＜10nm)在低温条件下，对于薄膜组分和厚度的精确控制。并且，由于这种方法是在传统的高温化学气相沉积的方法基础上做出的改进，其工艺流程与后续的硅基CMOS工艺过程相兼容，能够便利的与当今的主流硅基制造技术相结合。

附图说明

图1为本发明实施例提供的一种电荷俘获非挥发存储器的制造方法流程示意图；

图2和图3分别为本发明实施例提供的电荷俘获非挥发存储器的纵向沿x轴方向和y轴方向的结构示意图；

图4(a)～(b)为本发明实施例提供的两种隧穿层的结构示意图；

图5(a)～(b)为本发明实施例提供的两种电荷存储层的结构示意图；

图6(a)～(b)为本发明实施例提供的两种阻挡层的结构示意图；

图7为本发明实施例提供的低温化学气相沉积使用的腔室示意图；

图8为本发明实施例提供的低温化学气相沉积硅基氮化物薄膜速率与时间关系图；

图9为本发明实施例提供的硅基氮化物组分与腔体生长环境之间的关系示意图；

图10为低温化学气相沉积得到的硅基氮化物的击穿电场示意图；

图11为本发明实施例提供的电荷俘获存储器的编程脉冲时间与存储窗口关系图示意图；

图12为本发明实施例提供的电荷俘获存储器的擦除脉冲时间与存储窗口示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

本发明的处理方法可以被广泛地应用于各个领域中，并且可利用许多适当的材料制作，下面是通过具体的实施例来加以说明，当然本发明并不局限于该具体实施例，本领域内的普通技术人员所熟知的一般的替换无疑地涵盖在本发明的保护范围内。

其次，本发明利用示意图进行了详细描述，在详述本发明实施例时，为了便于说明，表示器件结构的剖面图会不依一般比例作局部放大，不应以此作为对本发明的限定，此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。

现有技术中基于硅基的平面CMOS制造方法，通常采用高温(＞600℃)的生长环境来进行硅的氧化物及其氮化物薄膜的制造。含有高介电常数材料的多叠层堆栈式电荷俘获存储器，在制造栅介质的各个堆栈叠层中都包括有硅的氧化物或者氮化物薄膜的生长过程，这些薄膜制造过程为整个存储器的制造过程引入了大量的热预算(thermal budget)，这将会导致高介电常数材料十分严重的结晶化问题，恶化存储器的性能。

为了避免上述缺陷，本发明公开一种电荷俘获非挥发存储器的制造方法，以减小存储器制造流程中的热预算，保证了高介电常数材料薄膜的性质不会发生退化，保证多叠层堆栈电荷俘获存储器的性能不会恶化。如图1所示，所述方法具体包括以下操作步骤：

步骤101、在半导体衬底上通过浅槽隔离形成器件的有源区和沟道区；

该步骤中，所使用的半导体衬底为硅衬底，或者绝缘衬底硅(SOI)衬底；通过光刻、热氧化和低温化学气相沉积技术制造浅槽隔离，形成有源区和沟道区。此外，半导体衬底为硅衬底，或者绝缘衬底硅(SOI)衬底。

步骤102、采用低温化学气相沉积与原子层沉积技术相结合的方法，在所述衬底上形成包括隧穿层、电荷存储层及阻挡层的多叠层栅介质层，通过光刻形成图形；

本发明实施例中，栅介质层为由隧穿层、电荷存储层及阻挡层组成的多叠层结构。

步骤103、通过低温化学气相沉积和光刻方法形成所述栅介质层的侧墙和掩膜层；

步骤104、通过离子注入形成源漏区及其扩展区，并通过激光激活；

该步骤中，在栅介质的两侧对称形成源、漏掺杂区及其扩展区；源、漏区的形成要求深能级大剂量离子注入，并通过激光激活注入离子。

步骤105、在所述栅介质层上形成栅电极，所述栅电极上层沉积多晶硅介质，形成多层栅电极层；

栅电极的制备方法通常包括金属、金属硅化物以及多晶硅的堆叠生长。

步骤106、采用低温化学气相沉积方法，执行栅结构的隔离、封装操作，并通过金属互联引出栅和源、漏电极。

最后，采用低温化学气相沉积生长硅氧化物进行栅结构的隔离和封装；并且，通过光刻的制备方法从隔离中引出金属互联线，形成电荷俘获非挥发存储器的最终结构。

如图2和图3所示，为本发明实施例提供的电荷俘获非挥发存储器的纵向分别沿x轴和y轴的结构示意图。其中，多叠层栅介质层包括隧穿层1、电荷存储层2及阻挡层3，4为栅电极，5、6分别为源、漏掺杂区及其扩展区，7为半导体衬底有源区浅槽隔离，8为氮化硅隔离层。

本发明实施例中，在多叠层栅介质层的制造过程中利用低温化学气相沉积工艺取代了传统硅平面CMOS工艺中使用的CVD化学气相沉积技术，由于采用低温技术，减小整个工艺流程中的热预算(thermalbudget)，避免高介电常数材料介质层的结晶化问题；此外，低温技术使得高介电常数材料的生长工艺，以及后续的热处理工艺相对简化，降低了存储器的制造成本。

需要说明的是，在具体实施中，多叠层栅介质层中的隧穿层、电荷存储层及阻挡层均可以采用多层材料的堆栈式结构。在各个堆栈层中可以通过原子层沉积技术制造生长高介电常数材料薄膜，通过低温化学气相沉积技术制造硅基氧化物、氮化物、氮氧化物薄膜。

如图4(a)所示，栅介质层1可以采用堆栈层结构。栅介质层1可以由101、102双层薄膜构成，其中101为低温化学气相沉积技术生长的硅基氧化物或者氮氧化物薄膜，102为原子层沉积技术生长的高介电常数材料薄膜，包括：铝、铪、锆、钛的二元氧化物，以及它们之间混合形成的三元氧化物。如图4(b)所示，栅介质层1也可以由101’、102’、103’三层薄膜构成，其中101’和103’为由低温化学气相沉积技术生长的硅基氧化物或者氮氧化物薄膜，102’为原子层沉积技术生长的高介电常数材料薄膜，包括：铝、铪、锆、钛的二元氧化物，以及它们之间混合形成的三元氧化物。

同理，如图5(a)所示，栅介质层2可以采用堆栈层结构。栅介质层2可以由201、202双层薄膜构成，其中201、202为低温化学气相沉积技术生长的硅基氧化物或者氮氧化物薄膜，或者为原子层沉积技术生长的高介电常数材料薄膜，包括：铝、铪、锆、钛的二元氧化物，以及它们之间混合形成的三元氧化物。如图5(b)所示，栅介质层2也可以由201’、202’、203’三层薄膜构成，其中201’和203’为由低温化学气相沉积技术生长的硅基氧化物或者氮氧化物薄膜，202’为原子层沉积技术生长的高介电常数材料薄膜，包括：铝、铪、锆、钛的二元氧化物，以及它们之间混合形成的三元氧化物。

此外，如图6(a)所示，栅介质层3可以采用堆栈层结构。栅介质层3可以由301、302双层薄膜构成，其中301为低温化学气相沉积技术生长的硅基氧化物或者氮氧化物薄膜，302为原子层沉积技术生长的高介电常数材料薄膜，包括：铝、铪、锆、钛的二元氧化物，以及它们之间混合形成的三元氧化物。如图5(b)所示，栅介质层3也可以由301’、302’、303’三层薄膜构成，其中301’和303’为原子层沉积技术生长的高介电常数材料薄膜，包括：铝、铪、锆、钛的二元氧化物，以及它们之间混合形成的三元氧化物，302’为低温化学气相沉积技术生长的硅基氧化物或者氮氧化物薄膜。

本发明实施例中，利用低温化学气相沉积技术来制造硅基的氧化物和氮氧化物薄膜。低温化学气相沉积形成硅基氧化物、氮化物和氮氧化物的反应方程式如式(1)、(2)、(3)所示。

SiH₄+N₂O→SiO₂+N₂+H₂                (1)

SiH₄+NH₃→Si₃N₄+H₂                  (2)

SiH₄+N₂O+NH₃→SiON+N₂+H₂            (3)

而低温化学气相沉积，采用化学气相沉积(CVD)的腔体和生长气氛，通过等离子辅助，激活反应气体，在低温条件下发生化学反应生成硅基氧化物或者氮氧化物，沉积在半导体基片上。通过具体的生长环境的改善，以及后续处理过程，低温化学气相沉积技术能够实现在很低的反应温度下(＜400℃)，得到与高温化学气相沉积技术制造的硅基氧化物以及氮氧化物性质相同的薄膜，并且能够实现在超薄薄膜(＜10nm)生长要求下对于薄膜厚度和薄膜组分的精确控制。

图7为本发明实施例中低温化学气相沉积使用的腔室生长环境示意图，根据上述要求，有如下方案进行低温化学气相沉积：

A、等离子体射频电源的频率定为13.56MHz，在高频下沉积速率高，薄膜均匀性相对于低频下有很大提高；射频电源的功率采用5至100W，通过射频电源的功率来控制化学气相反应的速率，从而控制薄膜沉积速率。

B、化学气相沉积腔室的压强控制在10^-4～10^-3Pa，较小的腔体内压力能减小薄膜的应力累积，获得致密度较高的薄膜。另一方面，反应物的气路压强维持一定的范围内，即20至100Pa之间，可以减小腔室内残余副产物的剂量。

C、基台的温度维持在200℃至300℃之间，基台下电极与上电极之间的距离d调整为20至30厘米，保证薄膜的成膜速率保持恒定。

D、后续在400℃、氮气的气氛环境下，腔体内经过退火20分钟左右，修复形成的硅基氧化物、氮化物薄膜的体内缺陷，减小其薄膜体内氢键的数量，改善成膜质量。

图8为使用低温化学气相沉积技术制造氮化硅薄膜的生长速率，从图中可以看出，硅基氮化物气相沉积所需的两路气体的气路压强保持在50至55Pa的范围内，衬底基台的温度维持在200℃或者300℃，上下极板间距控制为30厘米，通过射频等离子体辅助，能够制造硅基的氮化物薄膜。从图中可以看出，硅基的氮化物薄膜的生长速率平均为4.9nm/min，生长速率的标准偏差为2.94％，薄膜的均匀性能够维持在3％左右的水平。从而，实现低温下(＜400℃)化学气相沉积精确控制膜厚的制造方法。

图9为硅基氮化物组分与腔体生长环境之间的关系。从图中可以看到，通过微调衬底基台的温度，以及改变化学气相沉积所需两路反应气体在腔体中所占的百分比，从而实现硅基氮化物中硅和氮所占比例的变化。从已有的文献和专利中可以得到，硅基氮化物薄膜的组分百分比和其薄膜折射率存在线性的对应关系。折射率接近2.2的硅基氮化物薄膜中硅和氮所占的百分比约为1∶1；折射率接近2.0的硅基氮化物薄膜中硅和氮所占的百分比约为3∶4；折射率接近1.9的硅基氮化物薄膜中硅和氮所占的百分比约为1∶2。因此，从图9中可以看到，气相沉积腔室中所占环境的微调能够实现硅基氮化物或者氮氧化物中组分的变化。

由于电荷俘获存储器中要使用到高电平的脉冲电压来实现栅介质层中电子的注入和抽离，因此要求其使用的硅基的氧化物、氮化物和氮氧化物能够承受较高的电压。经历很高的应力电场。从图10中可以看到，通过低温化学气相沉积得到的硅基氮化物的击穿电场达到14.5MV/cm。这满足了电荷俘获存储器的要求。

图11和图12为图2示意图中的多叠层电荷俘获存储器的编程和擦除特性。图11和图12分别列出了存储层中Si∶N＝1∶1，或者Si∶N＝3∶4情况下，电荷俘获存储器的编程和擦除窗口与脉冲时间之间的关系，可以看到，通过Fowler-Nordheim方式进行编程和擦除，1ms的时间内能够得到约3V的存储器窗口。从图中可以看出，上述方案中提出的低温化学气相沉积技术得到的硅基氮化物、氧化物、氮氧化物得到了性能很好的多叠层电荷俘获存储器。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (7)

1.一种电荷俘获非挥发存储器的制造方法，其特征在于，包括：

在半导体衬底上通过浅槽隔离形成器件的有源区和沟道区；

采用低温化学气相沉积与原子层沉积技术相结合的方法，在所述衬底上形成包括隧穿层、电荷存储层及阻挡层的多叠层栅介质层，通过光刻形成图形；

通过低温化学气相沉积和光刻方法形成所述栅介质层的侧墙和掩膜层；

通过离子注入形成源漏区及其扩展区，并通过激光激活；

在所述栅介质层上形成栅电极，所述栅电极上层沉积多晶硅介质，形成多层栅电极层；

采用低温化学气相沉积方法，执行栅结构的隔离、封装操作，并通过金属互联引出栅和源、漏电极。

2.根据权利要求1所述的电荷俘获非挥发存储器的制造方法，其特征在于，所述隧穿层、电荷存储层及阻挡层均为多层材料的堆栈式结构。

3.根据权利要求1所述的电荷俘获非挥发存储器的制造方法，其特征在于，所述隧穿层包括：

采用低温化学气相沉积方法生长硅基氧化物或硅基氮氧化物构成的第一薄膜以及采用原子层沉积技术生长高介电常数材料构成的第二薄膜；或者，

采用低温化学气相沉积方法生长硅基氧化物或硅基氮氧化物构成的第一薄膜、采用原子层沉积技术生长高介电常数材料构成的第二薄膜以及采用低温化学气相沉积方法生长硅基氧化物或硅基氮氧化物构成的第三薄膜。

4.根据权利要求1所述的电荷俘获非挥发存储器的制造方法，其特征在于，所述电荷存储层包括：

硅基氧化物或硅基氮氧化物构成的第一薄膜以及高介电常数材料构成的第二薄膜；

或者，高介电常数材料构成的第一薄膜以及硅基氧化物或硅基氮氧化物构成的第二薄膜；

或者，硅基氧化物或硅基氮氧化物构成的第一薄膜、高介电常数材料构成的第二薄膜以及硅基氧化物或硅基氮氧化物构成的第三薄膜。

5.根据权利要求1所述的电荷俘获非挥发存储器的制造方法，其特征在于，所述阻挡层包括：

硅基氧化物或硅基氮氧化物构成的第一薄膜以及高介电常数材料构成的第二薄膜；或者，

高介电常数材料构成的第一薄膜、硅基氧化物或硅基氮氧化物构成的第二薄膜以及高介电常数材料构成的第三薄膜。

6.根据权利要求3-5中任一项所述的电荷俘获非挥发存储器的制造方法，其特征在于，所述高介电常数材料包括：

铝、铪、锆、钛元素的二元氧化物及三元氧化物。

7.根据权利要求1所述的电荷俘获非挥发存储器的制造方法，其特征在于，所述衬底包括：硅衬底或者绝缘衬底硅衬底。

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