KR100975974B1 - 이이피롬에서 플로팅 게이트의 버즈빅 현상의 감소방법 - Google Patents
이이피롬에서 플로팅 게이트의 버즈빅 현상의 감소방법 Download PDFInfo
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Abstract
Description
Claims (5)
- 실리콘 기판 상에 필드 산화막을 형성하는 단계와,게이트 산화막, 폴리 실리콘층 및 게이트 질화막을 순차적으로 형성한 다음, 상기 게이트 질화막, 상기 폴리 실리콘층 및 게이트 산화막을 순차적으로 패터닝하여 게이트 구조를 형성하는 단계와,산화막을 상기 게이트 구조가 형성된 상기 실리콘 기판 상에 형성한 다음, 건식 식각을 수행하는 단계와,질화막을 증착한 후, 다시 건식 식각을 수행함으로써, 질화막 스페이서를 게이트 구조의 측벽에 형성된 산화막 상에 형성하는 단계와,컨트롤 게이트 산화막을 습식 열 산화 방식을 이용하여 형성하는 단계와,컨트롤 게이트 전극을 다결정 실리콘으로 증착시킨 후 정의하는 단계를포함하는 것을 특징으로 하는 이이피롬에서 플로팅 게이트의 버즈빅 현상의 감소방법.
- 제 1항에 있어서, 상기 산화막은 650 ℃ 내지 750 ℃의 온도에서 TEOS 가스나SiH4와 N20 또는 SiH2Cl2와 N2O 가스를 이용하는 것을 특징으로 하는 이이피롬에서 플로팅 게이트의 버즈빅 현상의 감소방법.
- 제 1항에 있어서, 상기 산화막에 대한 건식 식각은 상기 실리콘 기판 표면 위에 잔여 산화막이 남지 않도록 실시하는 것을 특징으로 하는 이이피롬에서 플로팅 게이트의 버즈빅 현상의 감소방법.
- 삭제
- 제 1항에 있어서, 상기 컨트롤 게이트 산화막을 습식 열 산화 방식을 이용하여 형성하는 단계는, 800 ℃ 내지 900 ℃의 온도에서 수행하는 것을 특징으로 하는 이이피롬에서 플로팅 게이트의 버즈빅 현상의 감소방법.
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