KR100975974B1 - 이이피롬에서 플로팅 게이트의 버즈빅 현상의 감소방법 - Google Patents
이이피롬에서 플로팅 게이트의 버즈빅 현상의 감소방법 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 21
- 241000293849 Cordylanthus Species 0.000 title description 2
- 150000004767 nitrides Chemical class 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 16
- 239000010703 silicon Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000001312 dry etching Methods 0.000 claims abstract description 14
- 229920005591 polysilicon Polymers 0.000 claims abstract description 13
- 230000003647 oxidation Effects 0.000 claims abstract description 8
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
본 발명은 EEPROM 소자에서 플로팅 게이트 산화막의 버즈빅 현상을 줄여 리프레쉬 특성을 향상시킬 수 있으며, 특히 버즈빅 현상이 없으므로 컨트롤 게이트 산화막을 열 산화막으로 사용할 수 있음으로서 기존의 화학 기상 증착 산화막과 열산화막을 합한 경우 보다 그 신뢰성을 크게 향상시킬 수 있는 이이피롬에서 플로팅 게이트의 버즈빅 현상의 감소 방법을 제공한다. 이이피롬에서 플로팅 게이트의 버즈빅 현상의 감소방법은 실리콘 기판 상에 필드 산화막을 형성하는 단계와, 게이트 산화막, 폴리 실리콘층 및 게이트 질화막을 순차적으로 형성한 다음, 상기 게이트 질화막, 상기 폴리 실리콘층 및 게이트 산화막을 순차적으로 패터닝하여 게이트 구조를 형성하는 단계와, 산화막을 게이트 구조가 형성된 실리콘 기판 상에 형성한 다음, 건식 식각을 수행하는 단계와, 질화막을 증착한 후, 다시 건식 식각을 수행함으로써, 질화막 스페이서를 게이트 구조의 측벽에 형성된 산화막 상에 형성하는 단계와, 컨트롤 게이트 산화막을 습식 열 산화 방식을 이용하여 형성하는 단계와, 컨트롤 게이트 전극을 다결정 실리콘으로 증착시킨 후 정의하는 단계를 포함한다.
EEPROM, 플로팅 게이트, 버즈빅 현상
Description
도 1은 종래의 이이피롬에서 플로팅 게이트에 발생하는 버즈빅 형상을 설명하기 위한 단면도를 도시한다.
도 2a 및 도 2e는 본 발명의 바람직한 실시예에 따라 이이피롬에서 플로팅 게이트의 버즈빅 형상을 감소 방법을 설명하기 위한 단면도들을 도시한다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 102 : 게이트 산화막
104 : 폴리 실리콘 층 106 : 질화막
108 : 산화막 110 : 질화막 스페이서
112 : 컨트롤 게이트 산화막
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 이 이피롬(EEPROM; electrically erasable programmable read only memory) 플로팅 게이트와 콘트롤 게이트라는 두 가지 게이트를 가지고 있는데 콘트롤 게이트 형성전에 축전지(capacitor) 공정이 있는데, 이 공정을 개선하여 후속 콘트롤 게이트 형성시 플로팅 게이트 끝단에 버즈빅 현상(bird's beak effect)이 형성되는 것을 방지하기 위한 이이피롬에서 플로팅 게이트의 버즈빅 현상을 감소 방법에 관한 것이다.
도 1은 종래의 이이피롬에서 플로팅 게이트에 발생하는 버즈빅 형상을 설명하기 위한 단면도를 도시한다.
도 1에 도시한 바와 같이, 플로팅 게이트 구조는 실리콘 기판(10) 상에 형성된 게이트 산화막(12), 게이트 산화막(12) 상에 형성된 폴리 실리콘(14), 폴리 실리콘(14)의 측면에 형성되며 후속하여 형성될 질화막 스페이서와의 접착력을 향상시키기 위한 산화막(18) 및 질화막 스페이서(20)으로 구성된다.
이후의 공정에서, 컨트롤 게이트 산화를 실시하게 되는데, 그 두께가 두꺼워, 대략 300 Å 이상으로 형성되게 되며, 이때 플로팅 게이트의 양쪽의 산화막(18)에서 버즈빅 현상이 발생하게 된다.
따라서, 이러한 현상을 방지하기 위하여 콘트롤 게이트를 화학적 기상 증착법(CVD; chemical vapor deposition)에 의한 산화막과 열산화막을 합하여 사용하는데 이 경우 산화막의 전기적 특성이 저하되는 문제점이 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 게이트 버즈빅 현상은 산소가 게이트 산화막의 끝 부분으로 침투하여 실리콘 기판이나 폴리 실리콘과 결합하여 원치않는 산화막을 형성하는 것인데, 이를 방지하기 위하여 축전지 공정(capacitor) 공정에서 산화막과 질화막을 동시에 증착한 후, 건식 식각하면 위에 언급한 문제가 생기므로 산화막을 증착 한 후 건식 식각을 실시하고, 다시 질화막을 증착한 후 건식 식각을 실시하여 질화막이 실리콘 기판과 저바게 하여 후속 컨트롤 게이트 산화시 산소가 플로팅 게이트 끝단을 통하여 산화막안으로 침투하는 것을 방지하여 버즈빅 현상을 줄일 수 있는 이이피롬에서 플로팅 게이트의 버즈빅 현상의 감소 방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판 상에 필드 산화막을 형성하는 단계와, 게이트 산화막, 폴리 실리콘층 및 게이트 질화막을 순차적으로 형성한 다음, 상기 게이트 질화막, 상기 폴리 실리콘층 및 게이트 산화막을 순차적으로 패터닝하여 게이트 구조를 형성하는 단계와, 산화막을 게이트 구조가 형성된 실리콘 기판 상에 형성한 다음, 건식 식각을 수행하는 단계와, 질화막을 증착한 후, 다시 건식 식각을 수행함으로써, 질화막 스페이서를 게이트 구조의 측벽에 형성된 산화막 상에 형성하는 단계와, 컨트롤 게이트 산화막을 습식 열 산화 방식을 이용하여 형성하는 단계와, 컨트롤 게이트 전극을 다결정 실리콘으로 증착시킨 후 정의하는 단계를 포함하는 것을 특징으로 하는 이이피롬에서 플로팅 게이트의 버즈빅 현상의 감소방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 2a 및 도 2e는 본 발명의 바람직한 실시예에 따라 이이피롬에서 플로팅 게이트의 버즈빅 형상을 감소 방법을 설명하기 위한 단면도들을 도시한다.
먼저, 도 2a에 도시한 바와 같이, 소자간에 아이솔레이션을 위하여 실리콘 기판(100) 상에 필드 산화막을 형성한다. 그리고 나서, 게이트 산화막(102), 폴리 실리콘층(104) 및 게이트 질화막(106)을 순차적으로 형성한 다음, 게이트 질화막(106), 폴리 실리콘층(104) 및 게이트 산화막(102)을 순차적으로 패터닝하여 게이트 구조를 형성한다.
다음으로, 도 2b에 도시한 바와 같이, 테오스(TEOS; tetraethoxy silicon)와 같은 산화막(108)을 게이트 구조가 형성된 실리콘 기판(100) 상에 형성한 다음, 건식 식각을 수행한다. 산화막(108)은 650 ℃ 내지 750 ℃ 정도에서 TEOS 가스나SiH4와 N20 또는 SiH2Cl2와 N2O 가스를 이용하는 것이 바람직하다. 또한, 본 발명의 바람직한 실시예에 따르면, 건식 식각은 실리콘 기판(100) 표면 위에 잔여 산화막이 남지 않도록 실시하는 것이 바람직하다.
그리고 나서, 질화막(110)을 증착한 후, 다시 건식 식각을 수행함으로써, 질화막 스페이서를 게이트 구조의 측벽에 형성된 산화막(108) 상에 형성한다. 그리고, 본 발명의 바람직한 실시예에 따르면, 건식 식각은 실리콘 기판(100) 표면 위에 잔여 질화막이 남지 않도록 실시하는 것이 바람직하다.
다음 단계로, 도 2c에 도시한 바와 같이, 컨트롤 게이트 산화막(112)을 습식 열 산화 방식을 이용하여 형성한다. 이때, 본 발명의 바람직한 실시예에 따르면, 폴리 실리콘층(104)의 양쪽 측벽에 형성된 질화막 스페이서(110)가 실리콘 기판(100)과 직접적으로 연결되어 있어 산소가 확산되지 못하므로 산화가 일어나지 않게 된다.
즉, 컨트롤 게이트는 고전압을 사용하기 때문에 도면에서 "A"로 표시한 부분이 매우 두꺼우며 주로 이 부분에 버즈빅 현상이 발생하게 된다.
이러한, 이러한 버즈빅 현상으로 인하여 현재는 열산화막을 사용하지 못하고 화학기상 증착 산화막과 열 산화막을 혼합하여 사용하고 있다. 이때, 본 발명의 바람직한 실시예에 따르면, 컨트롤 게이트 산화막(112)을 형성할 때 대략 800 ℃ 내지 900 ℃ 정도로 습식 열 산화 공정을 수행하여 형성하는 것이 바람직하다.
이어서, 컨트롤 게이트 전극을 다결정 실리콘(114)으로 증착시킨 후 정의한다.
본 발명을 본 명세서 내에서 몇몇 바람직한 실시예에 따라 기술하였으나, 당업자라면 첨부한 특허 청구 범위에서 개시된 본 발명의 진정한 범주 및 사상으로부터 벗어나지 않고 많은 변형 및 향상이 이루어질 수 있다는 것을 알 수 있을 것이다.
상기한 바와 같이, 본 발명은 EEPROM 소자에서 플로팅 게이트 산화막의 버즈빅 현상을 줄여 리프레쉬 특성을 향상시킬 수 있으며, 특히 버즈빅 현상이 없으므로 컨트롤 게이트 산화막을 열 산화막으로 사용할 수 있음으로서 기존의 화학 기상 증착 산화막과 열산화막을 합한 경우 보다도 그 신뢰성을 크게 향상시킬 수 있는 효과가 있다.
Claims (5)
- 실리콘 기판 상에 필드 산화막을 형성하는 단계와,게이트 산화막, 폴리 실리콘층 및 게이트 질화막을 순차적으로 형성한 다음, 상기 게이트 질화막, 상기 폴리 실리콘층 및 게이트 산화막을 순차적으로 패터닝하여 게이트 구조를 형성하는 단계와,산화막을 상기 게이트 구조가 형성된 상기 실리콘 기판 상에 형성한 다음, 건식 식각을 수행하는 단계와,질화막을 증착한 후, 다시 건식 식각을 수행함으로써, 질화막 스페이서를 게이트 구조의 측벽에 형성된 산화막 상에 형성하는 단계와,컨트롤 게이트 산화막을 습식 열 산화 방식을 이용하여 형성하는 단계와,컨트롤 게이트 전극을 다결정 실리콘으로 증착시킨 후 정의하는 단계를포함하는 것을 특징으로 하는 이이피롬에서 플로팅 게이트의 버즈빅 현상의 감소방법.
- 제 1항에 있어서, 상기 산화막은 650 ℃ 내지 750 ℃의 온도에서 TEOS 가스나SiH4와 N20 또는 SiH2Cl2와 N2O 가스를 이용하는 것을 특징으로 하는 이이피롬에서 플로팅 게이트의 버즈빅 현상의 감소방법.
- 제 1항에 있어서, 상기 산화막에 대한 건식 식각은 상기 실리콘 기판 표면 위에 잔여 산화막이 남지 않도록 실시하는 것을 특징으로 하는 이이피롬에서 플로팅 게이트의 버즈빅 현상의 감소방법.
- 삭제
- 제 1항에 있어서, 상기 컨트롤 게이트 산화막을 습식 열 산화 방식을 이용하여 형성하는 단계는, 800 ℃ 내지 900 ℃의 온도에서 수행하는 것을 특징으로 하는 이이피롬에서 플로팅 게이트의 버즈빅 현상의 감소방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030051656A KR100975974B1 (ko) | 2003-07-25 | 2003-07-25 | 이이피롬에서 플로팅 게이트의 버즈빅 현상의 감소방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030051656A KR100975974B1 (ko) | 2003-07-25 | 2003-07-25 | 이이피롬에서 플로팅 게이트의 버즈빅 현상의 감소방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050012954A KR20050012954A (ko) | 2005-02-02 |
| KR100975974B1 true KR100975974B1 (ko) | 2010-08-13 |
Family
ID=37224691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030051656A KR100975974B1 (ko) | 2003-07-25 | 2003-07-25 | 이이피롬에서 플로팅 게이트의 버즈빅 현상의 감소방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100975974B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101128697B1 (ko) * | 2005-03-29 | 2012-03-26 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 소자의 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000066699A (ko) * | 1999-04-20 | 2000-11-15 | 김영환 | 플래쉬 이이피롬의 제조 방법 |
-
2003
- 2003-07-25 KR KR1020030051656A patent/KR100975974B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000066699A (ko) * | 1999-04-20 | 2000-11-15 | 김영환 | 플래쉬 이이피롬의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050012954A (ko) | 2005-02-02 |
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|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130730 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20150716 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20160718 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20170719 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20180717 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20190716 Year of fee payment: 10 |