KR20110048195A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 셀 영역, 고전압 로직 영역, 및 저전압 로직 영역으로 정의되는 실리콘 기판의 셀 영역 상에 터널 산화막, 질화막, 고온 산화막, 및 게이트 폴리가 순차로 적층된 게이트를 형성하는 단계, 고전압 로직 영역 상에 고전압용 로직 소자를 위한 고전압 게이트 산화막을 열산화 방식으로 성장시키는 단계, 및 고전압 게이트 산화막이 형성된 실리콘 기판에 NO 어닐링(annealing) 공정을 수행하여 상기 터널 산화막과 상기 실리콘 기판의 경계면 부위에 제1 실리콘질화막을 형성하는 단계를 포함한다.
SONOS(Silicon Oxide Nitride Oxide Silicon), 열산화, 및 어닐링.
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 SONOS(Silicon Oxide Nitride Oxide Silicon)형 메모리 소자에 관한 것이다.
최근 전자 기기의 다기능화 및 소형화가 촉진됨에 따라 반도체 집적 회로의 미세화가 요구되고 있다. EEPROM(Electrically Erasable Programmable Read Only Memory)이나 플래시 메모리(flash memory) 등의 비휘발성 반도체 메모리는 일반적으로 얇은 절연막을 사이에 두고 플로팅 게이트 및 컨트롤 게이트 2개의 게이트 전극이 형성된 이중 게이트 구조를 갖는다.
그러나 최근 이중 게이트 구조의 복잡한 제조 프로세스 때문에 게이트 전극이 하나인 단일 게이트형 불휘발성 반도체 메모리가 주목받고 있다. 이러한 단일 게이트형 비휘발성 메모리 소자의 하나로 SONOS(Silicon Oxide Nitride Oxide Silicon)형 메모리 소자가 있다. SONOS(Silicon Oxide Nitride Oxide Silicon)형 메모리 소자의 게이트는 폴리 실리콘, 산화막, 질화막, 및 터널 산화막이 적층된 구조이다.
본 발명이 이루고자 하는 기술적 과제는 SONOS(Silicon Oxide Nitride Oxide Silicon)형 메모리 소자의 내구성(endurance) 특성을 향상시키고, 로직 영역의 고전압용 게이트 산화막을 형성하는 과정에서 발생할 수 있는 SONOS(Silicon Oxide Nitride Oxide Silicon)의 버즈 비크(Bird's Beak) 현상으로 인하여 HCI(Hot Carrier Injection) Immunity가 열화되는 것을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 셀 영역, 고전압 로직 영역, 및 저전압 로직 영역으로 정의되는 실리콘 기판의 셀 영역 상에 터널 산화막, 질화막, 고온 산화막, 및 게이트 폴리가 순차로 적층된 게이트를 형성하는 단계, 상기 고전압 로직 영역 상에 고전압용 로직 소자를 위한 고전압 게이트 산화막을 열산화 방식으로 성장시키는 단계, 및 상기 고전압 게이트 산화막이 형성된 실리콘 기판에 NO 어닐링(annealing) 공정을 수행하여 상기 터널 산화막과 상기 실리콘 기판의 경계면 부위에 제1 실리콘질화막을 형성하는 단계를 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 셀 영역, 고전압 로직 영역, 및 저전압 로직 영역으로 정의되는 실리콘 기판의 셀 영역 상에 터널 산화막, 질화막, 고온 산화막, 및 게이트 폴 리가 순차로 적층된 게이트를 형성하는 단계, 상기 게이트가 형성된 실리콘 기판에 대하여 NO 어닐링 공정을 수행하여 터널 산화막과 실리콘 기판의 경계면 부위에 SiON막을 형성하는 단계, 상기 고전압 로직 영역 상에 고전압용 로직 소자를 위한 고전압 게이트 산화막을 열산화 방식으로 성장시키는 단계, 및 상기 저전압 로직 영역 상에 저전압용 로직 소자를 위한 저전압 게이트 산화막을 열산화 방식으로 성장시키는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 NO 어닐링(annealing) 공정을 통하여 SONOS 셀의 버즈 비크(145)에도 질소 이온을 침투시켜 Si-N 본딩(bonding)을 갖는 SiON막을 형성함으로써 HCI(Hot Carrier Injection) Immunity가 열화되는 것을 방지할 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1a 내지 도 1h는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
먼저 도 1a에 도시된 바와 같이, 셀 영역(A), 고전압 로직 영역(B), 및 저전압 로직 영역(C)으로 정의되는 실리콘 기판(100) 상에 터널 산화막(tunnel oxide layer, 110), 질화막(115), 산화막(120), 및 폴리 실리콘(125)을 순차적으로 형성 한다. 여기서 셀 영역(A)은 메모리 셀(cell)이 형성되는 영역이고, 고전압 로직 영역(B)은 고전압용 로직 소자가 형성되는 영역이고, 저전압 로직 영역(C)은 저전압용 로직 소자가 형성되는 영역이다.
예컨대, 습식 산화(Wet oxidation)를 이용하여 실리콘 기판(100) 상에 산화막을 성장시켜 터널 산화막(110)을 형성할 수 있다. H2와 O2의 비율이 1:1~2:1이고, 성장 온도는 700~900℃인 조건에서 습식 산화를 수행할 수 있다.
이어서 질화막(115), 예컨대, SiN을 터널 산화막(110) 상에 증착한다. 산화막(120), 예컨대, 고온 산화막(High Temperature oxidation layer, HTO)을 질화막(115) 상에 증착한다. 이어서 폴리 실리콘(125)을 산화막(120) 상에 증착한다.
다음으로 도 1b에 도시된 바와 같이, 포토리쏘그라피(photolithography) 및 식각 공정을 통하여 실리콘 기판(100) 상에 순차적으로 적층되는 터널 산화막(tunnel oxide layer, 110), 질화막(115), 산화막(120), 및 폴리 실리콘(125)을 패터닝하여 셀 영역(A) 상에 SONOS(Silicon Oxide Nitride Oxide Silicon) 구조를 갖는 SONOS 게이트(210)를 형성한다.
여기서 SONOS 게이트(210)는 터널 산화막(110-1), 질화막(115-1), 고온 산화막(120-1), 및 게이트 폴리(125-1)가 순차로 적층된 구조이다.
예컨대, 포토리쏘그라피(photolithography) 공정을 통하여 폴리 실리콘(125) 상에 SONOS 게이트(210) 형성을 위한 제1 포토레지스트 패턴(미도시)을 형성한다. 그리고 제1 포토레지스트 패턴을 식각 마스크로 이용하여 SONOS 게이트(210)가 형 성될 영역을 제외한 나머지 셀 영역, 고전압 로직 영역(B) 및 저전압 로직 영역(C) 상에 형성되는 게이트 폴리(125-1), 고온 산화막(120-1), 질화막(115-1), 및 터널 산화막(110-1)을 순차적으로 식각하여 제거한다.
다음으로 도 1c에 도시된 바와 같이, SONOS 게이트(210)의 표면 및 셀 영역(A)의 실리콘 기판(100) 표면에 보호 산화막(130)을 증착한다. 예컨대, SONOS 게이트(210)가 형성되는 실리콘 기판(100) 전면에 보호 산화막을 증착한 후 고전압 로직 영역(B) 및 저전압 로직 영역(C) 상에 형성되는 보호 산화막(130)을 선택적으로 제거한다.
다음으로 도 1d에 도시된 바와 같이, 고전압 로직 영역(B) 상에 고전압용 로직 소자를 위한 고전압 게이트 산화막(예컨대, SiO2; 140)을 열산화(thermal oxidation) 방식으로 성장시킨다. 이때 성장되는 고전압 게이트 산화막(140)은 터널 산화막(110-1)보다 두껍게 성장시킨다.
예컨대, H2와 O2의 비율이 1:1~2:1이고, 성장 온도는 700~900℃인 조건에서 습식 산화를 수행하여 실리콘 기판(100) 상에 고전압 게이트 산화막(140)을 성장시킬 수 있다. 이때 고전압 게이트 산화막(140)은 고전압 로직 영역(B) 및 저전압 로직 영역(C) 상에 모두 형성되나, 저전압 로직 영역(C) 상에 형성되는 고전압 게이트 산화막(140)은 선택적 식각을 통하여 제거한다.
고전압 게이트 산화막(140)을 형성하기 위한 산화 공정시 제공되는 산소 가스가 터널 산화막(110-1)의 측면에 형성되는 보호 산화막(130)을 통과하여 실리콘 기판(100)과 반응하여 부리 형상의 산화막(145)인 버즈 비크(Bird's Beak)를 형성한다. 보호 산화막(145)은 SONOS 게이트(210) 표면에 얇게 형성되기 때문에 산소 가스가 통과하기 용이하다. 이러한 버즈 비크(145)는 SONOS 셀의 내구성(Endurance) 특성을 악화시킬 수 있다.
본 발명의 일 실시 예에서는 SONOS 게이트(210)의 표면 및 셀 영역(A)의 실리콘 기판(100) 표면에 보호 산화막(130)을 증착하였지만, 본원 발명의 기술적 사상은 이에 한정하는 것은 아니며, 보호 산화막 증착 공정이 생략될 수 있다. 이 경우 상술한 버즈 비크(145)의 영향은 더 심각할 수 있다.
다음으로 도 1e에 도시된 바와 같이, 고전압 게이트 산화막(140)을 형성한 후에 실리콘 기판 전체에 NO 어닐링(annealing) 공정을 수행하여 터널 산화막(110-1)과 실리콘 기판(100)의 경계면 부위에 실리콘-질소 결합(Si-N bonding)을 갖는 제1 실리콘 질화막(150, 예컨대, SiON막)을 형성하고, 고전압 게이트 산화막(140)과 실리콘 기판(100)의 경계면 부위에 실리콘-질소 결합을 갖는 제2 실리콘 질화막(155, 예컨대, SiON막)을 형성한다. 이때 제1 실리콘질화막(150)은 실리콘 기판(100)과 보호 산화막(130)의 경계면 부위에도 형성될 수 있다. 어닐링 온도는 700℃ ~ 900℃일 수 있다.
질소 이온은 산소보다 실리콘과 반응을 잘하기 때문에 실리콘 기판(100)과 터널 산화막(110-1) 경계면 부근에 SiON막이 형성될 수 있다. 여기서 경계면은 터널 산화막(110-1)과 실리콘 기판(100)이 만나는 면 또는 고전압 게이트 산화막(140)과 실리콘 기판(100)이 만나는 면을 의미한다. 그리고 제1 제1 실리콘질화 막(150)은 경계면에 인접한 터널 산화막(110-1)의 일부와 실리콘 기판(100)의 일부 영역에 형성될 수 있다. 제2 실리콘질화막(155)은 경계면에 인접한 고전압 게이트 산화막(140)의 일부와 실리콘 기판(100)의 일부 영역에 형성될 수 있다.
NO 어닐링(annealing) 공정을 통하여 SONOS 셀의 버즈 비크(145)에도 질소 이온을 침투시켜 Si-N 본딩(bonding)을 갖는 SiON막을 형성함으로써 HCI(Hot Carrier Injection) Immunity가 열화되는 것을 방지할 수 있다.
다음으로 도 1f에 도시된 바와 같이, 저전압 로직 영역(C) 상에 저전압용 로직 소자를 위한 저전압 게이트 산화막(예컨대, SiO2; 160)을 열산화 방식으로 성장시킨다. 이때 저전압 게이트 산화막(160)의 두께는 고전압 게이트 산화막(140)의 두께보다 얇다. 성장 방법은 상술한 고전압 게이트 산화막(140) 형성 방법과 동일하다.
다음으로 도 1g에 도시된 바와 같이, 저전압 게이트 산화막(160)이 형성된 실리콘 기판(100)에 대하여 NO 어닐링(annealing) 공정을 수행하여 저전압 게이트 산화막(160)과 실리콘 기판(100)의 경계면 부위에 제3 실리콘질화막(165)을 형성한다.
다음으로 도 1h에 도시된 바와 같이, 고전압 게이트 산화막(140) 및 저전압 게이트 산화막(160) 상에 폴리 실리콘을 증착한다. 그리고 증착된 폴리 실리콘, 고전압 게이트 산화막(140) 및 저전압 게이트 산화막(160)을 선택적으로 식각하여 고저압 로직 게이트(180) 및 저전압 로직 게이트(185)를 형성한다.
여기서 고전압 로직 게이트(180)는 제2 실리콘질화막(155), 고전압 게이트 산화막(140-1), 및 고전압 게이트 폴리(170)가 수직 적층된 구조이고, 저전압 로직 게이트(185)는 제3 실리콘질화막(165), 저전압 게이트 산화막(160-1), 및 저전압 게이트 폴리(175)가 수직 적층된 구조이다. 이때 고전압 게이트 폴리(170)와 저전압 게이트 폴리(175) 사이에는 단차가 존재한다.
도 2a 내지 도 2c는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀 영역(A), 고전압 로직 영역(B), 및 저전압 로직 영역(C)으로 정의되는 실리콘 기판(200)의 셀 영역(A) 상에 터널 산화막(210), 질화막(215), 고온 산화막(220), 및 게이트 폴리(225)가 순차로 적층된 SONOS 게이트(300)를 형성한다. SONOS 게이트(300)를 형성하는 방법은 도 1a 및 도 1b에서 설명한 바와 동일하다.
다음으로 도 2b에 도시된 바와 같이, SONOS 게이트(300)가 형성된 실리콘 기판(200)에 대하여 NO 어닐링 공정을 수행하여 터널 산화막(210)과 실리콘 기판(200)의 경계면 부위에 실리콘-질소 결합을 갖는 실리콘 질화막(230, 예컨대, SiON막)을 형성한다. 이때 NO 어닐링 공정은 도 1e에 도시된 바와 동일한 방법으로 수행될 수 있다.
다음으로 도 2c에 도시된 바와 같이, SONOS 게이트(210)의 표면 및 셀 영역(A)의 실리콘 기판(200) 상에 보호 산화막(240)을 증착한다. 도 1c에서 기술한 바와 같이 보호 산화막(240)을 형성할 수 있다. 도 2c에서는 SONOS 게이트(300) 표 면 및 셀 영역(A) 상에 보호 산화막(240)을 증착하였지만, 본원 발명의 기술적 사상은 이에 한정하는 것은 아니며, 보호 산화막 증착 공정이 생략될 수 있다.
이어서 고전압 로직 영역(B) 상에 고전압용 로직 소자를 위한 고전압 게이트 산화막(예컨대, SiO2; 250)을 열산화 방식으로 성장시킨다. 이때 고전압 게이트 산화막(250) 형성은 도 1d에서 기술한 바와 같이 형성할 수 있다. 이어서 저전압 로직 영역(C) 상에 저전압용 로직 소자를 위한 저전압 게이트 산화막(예컨대, SiO2; 260)을 열산화 방식으로 성장시킨다. 이때 저전압 게이트 산화막(260) 형성은 도 1f에서 기술한 바와 같이 형성할 수 있다.
도면에 도시되지는 않았지만, 고전압 게이트 산화막(250) 상에 고저압 로직 게이트를 형성하고, 저전압 게이트 산화막(260) 상에 및 저전압 로직 게이트를 형성하는 방법은 도 1h에서 기술한 방법과 동일한 방법으로 형성할 수 있다.
도 2a 내지 도 2c에 도시된 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 고전압 게이트 산화막(250) 및 저전압 게이트 산화막(260) 형성을 위한 열산화 공정 이전에 SONOS 게이트(210)의 터널 산화막(210)과 실리콘 기판(200)의 경계면 부위에 실리콘-질소 결합을 갖는 실리콘질화막(230)을 미리 형성한다. 따라서 미리 형성된 실리콘질화막(230)은 고전압 게이트 산화막(250) 및 저전압 게이트 산화막(260) 형성을 위한 열산화 공정에서 공급되는 산소가 실리콘 기판(100)과 반응하여 버즈 비크(Bird's Beak)를 형성하는 것을 방지할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a 내지 도 1h는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
도 2a 내지 도 2c는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
Claims (9)
- 셀 영역, 고전압 로직 영역, 및 저전압 로직 영역으로 정의되는 실리콘 기판의 셀 영역 상에 터널 산화막, 질화막, 고온 산화막, 및 게이트 폴리가 순차로 적층된 게이트를 형성하는 단계;상기 고전압 로직 영역 상에 고전압용 로직 소자를 위한 고전압 게이트 산화막을 열산화 방식으로 성장시키는 단계; 및상기 고전압 게이트 산화막이 형성된 실리콘 기판에 NO 어닐링(annealing) 공정을 수행하여 상기 터널 산화막과 상기 실리콘 기판의 경계면 부위에 실리콘-질소 결합을 갖는 제1 실리콘 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 반도체 소자의 제조 방법은,상기 게이트 형성 후 상기 고전압 게이트 산화막 형성 전에 상기 게이트의 표면 및 상기 셀 영역의 실리콘 기판 표면에 보호 산화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 반도체 소자의 제조 방법은,상기 NO 어닐링(annealing) 공정을 수행하여 상기 터널 산화막과 상기 실리콘 기판의 경계면 부위에 제1 실리콘 질화막을 형성함과 동시에 상기 고전압 게이 트 산화막과 상기 실리콘 기판 경계면 부위에 실리콘-질소 결합을 갖는 제2 실리콘 질화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 반도체 소자의 제조 방법은,상기 NO 어닐링 공정 수행 후 상기 저전압 로직 영역 상에 저전압용 로직 소자를 위한 저전압 게이트 산화막을 열산화 방식으로 성장시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서, 상기 반도체 소자의 제조 방법은,상기 저전압 게이트 산화막이 형성된 실리콘 기판에 대하여 NO 어닐링 공정을 수행하여 상기 저전압 게이트 산화막과 실리콘 기판의 경계면 부위에 실리콘과 질소 결합을 갖는 제3 실리콘 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제3항에 있어서,제1 실리콘 질화막 및 제2 실리콘 질화막 각각은 SiON막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 셀 영역, 고전압 로직 영역, 및 저전압 로직 영역으로 정의되는 실리콘 기판의 셀 영역 상에 터널 산화막, 질화막, 고온 산화막, 및 게이트 폴리가 순차로 적 층된 게이트를 형성하는 단계;상기 게이트가 형성된 실리콘 기판에 대하여 NO 어닐링 공정을 수행하여 터널 산화막과 실리콘 기판의 경계면 부위에 실리콘-질소 결합을 갖는 실리콘 질화막을 형성하는 단계;상기 고전압 로직 영역 상에 고전압용 로직 소자를 위한 고전압 게이트 산화막을 열산화 방식으로 성장시키는 단계; 및상기 저전압 로직 영역 상에 저전압용 로직 소자를 위한 저전압 게이트 산화막을 열산화 방식으로 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제7항에 있어서, 상기 반도체 소자의 제조 방법은,상기 실리콘 질화막 형성 후 상기 고전압 게이트 산화막 형성 전에 상기 게이트의 표면 및 상기 셀 영역의 실리콘 기판 표면에 보호 산화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제7항에 있어서,상기 실리콘 질화막은 SiON막인 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020090104890A KR20110048195A (ko) | 2009-11-02 | 2009-11-02 | 반도체 소자의 제조 방법 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103367255A (zh) * | 2012-03-26 | 2013-10-23 | 上海宏力半导体制造有限公司 | 可多次编程的硅氧化氮氧化硅的制造方法 |
| US9312184B2 (en) | 2013-03-15 | 2016-04-12 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
| KR20240034680A (ko) | 2022-09-07 | 2024-03-14 | 솔브레인 주식회사 | 차폐 화합물, 이를 이용한 박막 형성 방법, 이로부터 제조된 반도체 기판 및 반도체 소자 |
-
2009
- 2009-11-02 KR KR1020090104890A patent/KR20110048195A/ko not_active Application Discontinuation
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| US9312184B2 (en) | 2013-03-15 | 2016-04-12 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
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