JP3975879B2 - Eeprom半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に電気的にプログラム可能であり、かつ電気的に消去可能なEEPROM(Electrical Erasable Programmable Read Only Memory)半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
従来、EEPROMの構造として、1層ポリシリコンゲート電極構造がある。このような構造のEEPROMは、メモリトランジスタと、選択トランジスタとを備えている。メモリトランジスタは、BN層(埋め込み拡散層)から構成されたコントロールゲートと、コントロールゲート上に形成され、酸化膜により構成されたカップリング絶縁膜と、このカップリング絶縁膜上に形成され、多結晶シリコンにより構成された浮遊ゲートとからなるセンストランジスタ領域と、トンネル膜が形成されているトンネル領域とを有している。
【0003】
一方、選択トランジスタは、ソース、ドレインとSi基板表面上に形成されたゲート酸化膜と、ゲート酸化膜上に形成されたゲート電極とを有している(非特許文献1参照)。
【0004】
このような構造のEEPROMにおいて、BN層上にカップング絶縁膜をO2雰囲気下での熱酸化、いわゆるドライ酸化にて形成した場合では、以下の問題がある。
【0005】
ドライ酸化法は、一般的に1000℃程度の温度にて行うため、この熱酸化により、Si基板に注入されていた不純物が、Si基板と形成された酸化膜との界面に析出したり、形成された酸化膜に混入してしまう。また、熱酸化にて行うため、熱酸化後のSi基板表面が後退する、いわゆるSi基板表面のくわれが起きる。このため、Si基板に注入されていた不純物が形成された酸化膜中に含まれてしまう。これらにより、カップリング絶縁膜の絶縁耐圧及び信頼性が低下する。
【0006】
また、通常、カップリング絶縁膜の形成は、Si基板にBN層を形成した後に行う。具体的には、半導体基板の表層に不純物をイオン注入し、1000℃程度の温度にて、熱拡散させることでBN層を形成する。その後、上述したように、この熱拡散処理と同じ温度にてドライ酸化することで、カップリング絶縁膜を形成する。このため、BN層が再度熱拡散されてしまい、BN層の濃度プロファイル制御が困難となる。
【0007】
これに対して、ドライ酸化の代わりに、O2、H2雰囲気下での熱酸化、いわゆるパイロ酸化法により、カップリング絶縁膜を形成する方法が考えられる。このときの熱処理温度は、800〜900℃であり、ドライ酸化法よりも温度が低く、熱拡散処理の温度よりも低い。このことから、パイロ酸化法により、カップリング絶縁膜を形成したときでは、ドライ酸化法にて形成したときと比較して、不純物の析出を抑制することができ、また、BN層の濃度制御を容易に行うことができる。
【0008】
【非特許文献1】
竹淵政孝、外5名、「ASICに最適な定電圧・低消費電力EEPROM技術」、電子情報通信学会技術研究報告、電子情報通信学会、SMD92−69、p.43−48
【0009】
【発明が解決しようとする課題】
しかしながら、書き換え回数の向上のためには、トンネル膜と同様に、カップリング絶縁膜の膜質の向上が求められている。このため、高温のドライ酸化では、前述のような不純物の析出や、Siくわれによる不純物の取り込みにより、カップリング絶縁膜の膜質が低下する。このとき、さらに高温の熱処理が加わるため、BN層の濃度プロファイルの制御が困難となる。
【0010】
さらに、書き換え性能のばらつきを抑制するためには、このカップリング絶縁膜の膜厚ばらつきを制御する必要がある。通常、カップリング絶縁膜と、センストランジスタのゲート酸化膜と、選択トランジスタのゲート酸化膜は、工程数削減によるコスト低下のため、同時に形成されることが多い。このとき、BN層は非常に高濃度であるため、BN層上では、いわゆる増速酸化により、センストランジスタ及び選択トランジスタのゲート酸化膜と比較して、カップリング絶縁膜の膜厚が厚くなってしまう。このため、カップリング絶縁膜の膜厚のばらつきが大きくなってしまう。
【0011】
本発明は上記点に鑑みて、カップリング絶縁膜の絶縁耐圧及び信頼性の低下を抑制することができるとともに、BN層の濃度制御をより容易に行うことができるEEPROM半導体装置の製造方法を提供することを第1の目的とする。
【0012】
また、第1の目的に加え、メモリトランジスタのカップリング絶縁膜及びゲート絶縁膜と、選択トランジスタのゲート絶縁膜とを同時に形成するとき、カップリング絶縁膜の膜厚のばらつきを抑えることができるEEPROM半導体装置の製造方法を提供することを第2の目的とする。
【0013】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明では、半導体基板(1)の表層に不純物拡散層(5)を形成する工程と、不純物拡散層(5)の表面上に、CVD法にて、下層側シリコン酸化膜(21)、中間シリコン窒化膜(22)、及び上層側シリコン酸化膜(23)を順に積層することで、ONO膜(20)により構成されたカップリング絶縁膜(7)を形成する工程とを有することを特徴としている。
【0014】
CVD法で酸化膜を形成するとき、ドライ酸化やパイロ酸化での熱酸化法よりも低い加熱温度にて、酸化膜を形成することができる。
【0015】
このため、本発明によれば、熱酸化法でカップリング絶縁膜を形成した場合と比較して、半導体基板中の不純物による半導体基板表面とカップリング絶縁膜との界面での析出や、半導体基板中の不純物がカップリング絶縁膜中へ混入することを抑制することができる。また、パイロ酸化法よりも加熱温度が低いことから、パイロ酸化によりカップリング絶縁膜を形成したときと比較して、BN層の濃度制御をより容易に行うことができる。
【0016】
また、本発明では、半導体基板表面上に酸化膜を堆積させることから、半導体基板表面のくわれを抑制することができる。このため、カップリング絶縁膜中への不純物の混入を抑制することができる。これらの結果、本発明によれば、カップリング絶縁膜を熱酸化法により形成した場合と比較して、カップリング絶縁膜の絶縁耐圧及び信頼性の低下を抑制することができる。
【0017】
請求項2に記載の発明では、半導体基板(1)の表層に不純物拡散層(5)を形成する工程と、不純物拡散層(5)の表面上に、CVD法により、オキシナイトライド膜を形成することで、カップリング絶縁膜(7)を形成することを特徴としている。
【0018】
CVD法でオキシナイトライド膜を形成するとき、ドライ酸化やパイロ酸化の熱酸化法よりも低い加熱温度にて、酸窒化膜を形成することができる。このため、本発明によれば、熱酸化法により、カップリング絶縁膜を形成した場合と比較して、半導体基板中の不純物による半導体基板表面とカップリング絶縁膜との界面での析出や、半導体基板中の不純物がカップリング絶縁膜中へ混入することを抑制することができる。また、パイロ酸化法よりも加熱温度が低いことから、パイロ酸化によりカップリング絶縁膜を形成したときと比較して、BN層の濃度プロファイル制御をより容易に行うことができる。
【0019】
また、本発明では、半導体基板表面上にオキシナイトライド膜を堆積させることから、半導体基板表面のくわれを抑制することができる。このため、カップリング絶縁膜中への不純物の混入を抑制することができる。これらの結果、本発明によれば、カップリング絶縁膜を熱酸化法により形成した場合と比較して、カップリング絶縁膜の絶縁耐圧及び信頼性の低下を抑制することができる。
【0020】
請求項3、4に記載の発明は、カップリング絶縁膜の形成と選択トランジスタのゲート絶縁膜との形成とを同時に行うことを特徴としている。請求項3、4はそれぞれ、請求項1、2と同様の効果があり、さらに以下の効果もある。
【0021】
半導体基板上に、CVD法により請求項3に示すようにONO膜、又は請求項4に示すようにオキシナイトライド膜を堆積させていることから、熱酸化法により酸化膜を形成したときのように、膜の成長速度が半導体基板の不純物濃度に影響されることはない。このため、BN層上のカップリング絶縁膜の膜厚ばらつきを抑制することができる。
【0022】
請求項5に記載の発明では、カップリング絶縁膜(7)の形成と同時に、半導体基板(1)の表面のうち、トンネル絶縁膜の形成予定領域上に、カップリング絶縁膜(7)と同じ絶縁膜を形成した後、トンネル絶縁膜の形成予定領域上に形成された絶縁膜を、ドライエッチングにより除去する工程と、トンネル絶縁膜の形成予定領域上にトンネル絶縁膜(3)を形成する工程とを有することを特徴としている。
【0023】
このようにして、トンネル絶縁膜を形成することができる。
【0024】
請求項6に記載の発明では、トンネル絶縁膜の形成予定領域上に形成された上層側シリコン酸化膜(23)及び中間シリコン窒化膜(22)をドライエッチングにより除去する工程と、メモリトランジスタ及び選択トランジスタの形成予定領域上に形成された上層側シリコン酸化膜(23)と、トンネル絶縁膜の形成予定領域上に形成された下層側シリコン酸化膜(21)とをウェットエッチングにより除去する工程と、メモリトランジスタ及び選択トランジスタの形成予定領域にて、中間シリコン窒化膜上に上層側シリコン酸化膜(23)を新たに形成すると同時に、トンネル酸化膜を形成する工程とを有することを特徴としている。
【0025】
このようにして、トンネル絶縁膜を形成することができる。
【0026】
なお、請求項5のように、トンネル絶縁膜の形成予定領域にて、カップリング絶縁膜の形成と同時に形成された絶縁膜を全てを除去して、トンネル絶縁膜を形成する場合では、ドライエッチングにより基板表面がダメージを受けてしまう恐れがある。
【0027】
また、請求項5の発明を実施する際、具体的には、例えば、トンネル絶縁膜の形成予定領域以外をレジストマスクにて覆いながら、絶縁膜をドライエッチングし、その後、レジストマスクを除去する。この場合、基板表面が露出した状態にてレジストマスクを除去するため、基板表面にレジストが付着し汚染されてしまう恐れがある。これらにより、その後に形成されたトンネル絶縁膜の信頼性が低下する恐れがある。
【0028】
これに対して、請求項6に記載の発明によれば、トンネル絶縁膜の形成予定領域にて、下層側シリコン酸化膜を残した状態にて、トンネル絶縁膜の形成予定領域にレジストを除去した後、下層側酸化膜を除去している。このことから、レジストによる基板表面の汚染を抑制することができる。また、ウェットエッチングにより下層側酸化膜を除去していることから、基板表面に与えられるダメージを低減することができる。これらにより、トンネル絶縁膜の信頼性が低下することを抑制することができる。
【0029】
請求項7に示すように、トンネル膜を形成する工程では、例えば、シリコン酸化膜を形成した後、このシリコン酸化膜に酸窒化アニールを行うことでトンネル膜を形成することができる。
【0030】
請求項8に記載の発明では、カップリング絶縁膜(7)と、メモリトランジスタ及び選択トランジスタにおけるゲート絶縁膜(8、12)が、CVD法により形成された同じ構造のONO膜(20)又はオキシナイトライド膜より構成されていることを特徴としている。
【0031】
このEEPROM半導体装置は、請求項3又は4に記載の発明により製造されるものである。
【0032】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【0033】
【発明の実施の形態】
(第1実施形態)
図1に本発明を適用した第1実施形態における1層ポリシリコン構造のEEPROMの断面図を示す。
【0034】
図1に示すように、このEEPROMはP-型半導体基板1を備えている。半導体基板1の表面には素子分離用の絶縁膜としてのLOCOS酸化膜2が形成されている。そして、半導体基板1には、メモリトランジスタとメモリトランジスタを選択するための選択トランジスタとが形成されている。メモリトランジスタは、半導体基板1の表面にトンネル膜3が形成されているトンネル領域と、消去、書き込み後の読み出しにおけるEEPROM素子のオン、オフを決めるしきい値を制御するセンストランジスタとを有する構成となっている。
【0035】
メモリトランジスタでは、半導体基板1の表層のうち、トンネル領域にBN層(埋め込み拡散層)4が形成されており、センストランジスタにBN層5から構成されたコントロールゲートが形成されている。
【0036】
また、センストランジスタのうち、コントロールゲート上に形成されたカップリング絶縁膜7と、ゲート絶縁膜8と、トンネル膜3との上に、ポリシリコンにより構成されたフローティングゲート6が形成されている。なお、図1では、フローティングゲート6a、6b、6cに分かれて記載されているが、これらは連続した1つのフローティングゲート6である。
【0037】
そして、センストランジスタの半導体基板1の表層で、LOCOS酸化膜2とBN層4との間の領域には、フローティングゲート6aの両側に、N-型ドレイン側電界緩和層9と、N+型ソース層10及びN-型ソース側電界緩和層11とが形成されている。
【0038】
一方、選択トランジスタは、半導体基板1の表面上にゲート絶縁膜12が形成されており、ゲート絶縁膜12の上にゲート電極13が形成されている。そして、半導体基板1の表層のうち、ゲート電極13の両側にN-型ソース側電界緩和層14、N型ドレイン層15、及びN-型電界緩和層16が形成されている。
【0039】
なお、メモリトランジスタのうち、センストランジスタにおけるカップリング絶縁膜7とは、コントロールゲート5とフローティングゲート6の絶縁性を保つためのものであり、また、適正な書き換えを可能にするために、トンネル膜に高い電界がかかるように設定されている膜である。
【0040】
本実施形態では、このカップリング絶縁膜7と、ゲート絶縁膜8と、選択トランジスタにおけるゲート絶縁膜12とがCVD法により形成されたONO(Oxide Nitride Oxide)膜20により構成されている。なお、ONO膜20は基板側から順にボトム酸化膜21、中間窒化膜22、トップ酸化膜23から構成された膜であり、それぞれの膜厚は、例えば6〜10nm、10〜14nm、4〜10nmである。また、これらの膜が順に、特許請求の範囲に記載の下層側シリコン酸化膜、中間シリコン窒化膜、上層側シリコン酸化膜に相当する。
【0041】
本実施形態におけるEEPROMは、例えば、コントロールゲート5に正バイアスを印加することにより発生するファウラー・ノルトハイムトンネル電流により、BN層4から電子をフローティングゲート6に注入することにより、メモリ情報の消去を行う。
【0042】
また、BN層4に正バイアスを印加することにより発生するファウラー・ノルトハイムトンネル電流により、フローティングゲート6から電子をBN層4に引き抜くことによりメモリに情報を書き込む。
【0043】
次に本実施形態におけるEEPROMの製造方法を説明する。図2(a)〜(c)にこのEEPROMの製造工程を示す。また、図3(a)〜(c)に、図2中の領域C、領域Dの拡大図を示す。なお、図3(a)、(b)、(c)は、それぞれ順に図2(a)、(b)、(c)に対応している。
【0044】
〔図2(a)に示す工程〕
シリコンにより構成された半導体基板1の表面にフィールド絶縁膜としてのLOCOS酸化膜2を形成する。これにより、形成予定の各素子を絶縁分離する。次に、半導体基板1のうち、コントロールゲートの形成予定領域と、トンネル膜が形成される予定の領域の下側にイオン注入し、熱拡散処理を行う。これにより、不純物拡散層により構成されたコントロールゲート5と、トンネル領域のBN層4とを形成する。このとき、コントロールゲートの濃度は、As、又はPなどで8×1018〜1×1020atm/cm程度とする。
【0045】
その後、HTO装置などにて、モノシラン、ジクロルシランガスを用いて、半導体基板1の表面上にシリコン酸化膜を成膜する。これにより、メモリトランジスタと選択トランジスタの全領域上にボトム酸化膜21を形成する。同装置又はLP−CVD用装置などにて、シリコン窒化膜を成膜する。これにより、ボトム酸化膜21の上に、中間窒化膜22を形成する。そして、ボトム酸化膜21の形成と同様の処理にて、シリコン酸化膜を成膜することで、トップ酸化膜23を形成する。このようにして、図2(a)、図3(a)に示すように、半導体基板1の表面上に、カップリング絶縁膜7、ゲート絶縁膜8、12としてのONO膜20を形成する。
【0046】
なお、図示しないが、ボトム酸化膜21の形成と中間窒化膜22の形成との間にて、いわゆる酸窒化アニールを行うこともできる。すなわち、ボトム酸化膜21を形成した後、酸素、及び窒素雰囲気中でのアニール処理、いわゆる酸窒化アニール処理をすることで、ボトム酸化膜21を酸窒化膜とする。なお、このときの温度条件は、850℃とする。これにより、ボトム酸化膜21よりも膜質を向上させることができる。
【0047】
〔図2(b)に示す工程〕
ONO膜20の上にフォトレジスト24を成膜し、フォトリソグラフィ工程により、トンネル膜の形成予定領域に対向する部位を開口するように、フォトレジスト24をパターニングする。これにより、ONO膜20の上のうち、トンネル膜の形成予定領域以外に、レジストパターンを形成する。
【0048】
続いて、フォトレジスト24をマスクとしてたドライエッチングを行うことで、図2(b)、図3(b)に示すように、トンネル膜の形成予定領域におけるONO膜20を全て除去する。
【0049】
〔図2(c)に示す工程〕
フォトレジスト24を剥離した後、半導体基板1の表面に対して、800〜850℃でのいわゆるパイロ酸化による熱酸化を行う。これにより、図2(c)、図3(c)に示すように、トンネル膜の形成予定領域にて、シリコン酸化膜により構成されたトンネル膜3を形成する。このとき、トンネル膜の膜厚は7〜12nmとする。
【0050】
なお、図示しないが、シリコン酸化膜3を形成した後、さらに850℃にて酸窒化アニール処理(窒化再酸化処理)をすることもできる。このようにして、シリコン酸窒化膜より構成されたトンネル膜を形成することもできる。これにより、トンネル膜が酸化膜にて構成されているときよりも、トンネル膜の膜質を向上させることができる。
【0051】
次に、図示しないが、半導体基板1の上にポリシリコン層を成膜し、パターニングすることで、メモリトランジスタの形成予定領域にフローティングゲート6を形成するとともに、選択トランジスタの形成予定領域にゲート電極13を形成する。続いて、例えば、フローティングゲート6及びゲート電極13をマスクとしたイオン注入を行う。これにより、センストランジスタの形成予定領域に、ドレイン側N-型層9、ソース側N-型層11を形成し、選択トランジスタオン形成予定領域にドレイン側N-型層16及びソース側N-型層14を形成する。このようにトンネル領域とセンストランジスタとの間にN-型層9を形成することで、カップリング比を調整する。
【0052】
その後、N-型層11、16の一部と、N-型層9、14と、フローティングゲート6と、ゲート電極13とをマスクにて覆いながら、センストランジスタのN+型ソース層10を形成すると共に、選択トランジスタのN型ドレイン層15を形成する。このようにして、図1に示すEEPROMが形成される。
【0053】
本実施形態では、図2(a)に示す工程にて、半導体基板1の表面上にて、CVD法によりボトム酸化膜21、中間窒化膜22、トップ酸化膜23からなるONO膜20を成膜し、センストランジスタにおけるカップリング絶縁膜7、ゲート絶縁膜8、選択トランジスタにおけるゲート絶縁膜12とを形成している。
【0054】
CVD法による酸化膜の形成では、酸化温度は650〜800℃であり、熱酸化による酸化膜の形成時よりも酸化温度が低い。このため、本実施形態では、カップリング絶縁膜7やゲート絶縁膜8、12をCVD法により形成していることから、上記したカップリング絶縁膜7等を熱酸化による酸化膜にて形成したときと比較して、半導体基板1に注入されていた不純物が、半導体基板1と形成されたカップリング絶縁膜7との界面に析出したり、カップリング絶縁膜7に混入してしまうのを抑制することができる。
【0055】
また、半導体基板1の上にONO膜20を堆積することで、カップリング絶縁膜7等を形成していることから、いわゆる半導体基板1のくわれの発生を抑制することができる。これらにより、カップリング絶縁膜7の絶縁耐圧及び信頼性の低下を抑制することができる。本実施形態によれば、書き換え回数を106回以上というように、従来よりも多くすることができる。
【0056】
また、CVD法にて、基板1の表面上にONO膜20を堆積することで、カップリング絶縁膜7等を形成していることから、半導体基板1の表層での不純物濃度よって、酸化速度が異なってしまうのを防ぐことができる。すなわち、増速酸化がされるのを防ぐことができる。したがって、半導体基板1の表層にBN層5が形成されていても、カップリング絶縁膜7の膜厚のばらつきを抑えることができる。
【0057】
なお、CVD法にて形成された酸化膜は、熱酸化にて形成された酸化膜よりも膜質が劣ることが知られている。したがって、カップリング絶縁膜等をCVD法による酸化膜のみ構成すると、熱酸化による酸化膜にて構成されたときと比較して、カップリング絶縁膜、ゲート絶縁膜等の機能が低下してしまう。
【0058】
そこで、本実施形態では、CVD法によるボトム酸化膜21の上に、中間窒化膜22、トップ酸化膜23を形成し、ONO膜を形成している。これにより、カップリング絶縁膜等がCVD法による酸化膜のみから形成されたときと比較して、カップリング絶縁膜等の膜質を向上させ、カップリング絶縁膜等の膜質を熱酸化による酸化膜から構成されたときと同等以上の膜質とすることができる。
【0059】
なお、上記したように、ONO膜20のうち、ボトム酸化膜21を酸窒化膜とすることで、さらに膜質を向上させることができる。
【0060】
また、図示しないが、ONO膜20を形成する代わりに、CVD法によりシリコンオキシナイトライド膜を形成することもできる。このとき、650〜800℃にて行う。これによっても、CVD法によりONO膜を形成したときと同様の効果を有する。
【0061】
(第2実施形態)
図4(a)〜(c)に第2実施形態におけるEEPROMの製造工程を示す。また、図5(a)〜(c)に図4中の領域C、Dの拡大図を示す。なお、図5(a)、(b)、(c)は、それぞれ順に図4(a)、(b)、(c)に対応している。本実施形態は、図1に示されるEEPROMの製造方法において、第1実施形態に対して、トンネル膜の形成方法が異なるものである。以下では、第1実施形態と異なる点のみ説明する。
【0062】
図2(a)に示す工程の後、図2(b)の途中まで行う。すなわち、ONO膜20を形成した後、トンネル膜の形成予定領域を除く領域に、フォトレジスト24を形成する。その後、図4(a)に示す工程にて、フォトレジスト24をマスクとしたドライエッチングにより、トンネル膜の形成予定領域にて、ONO膜20のうち、トップ酸化膜23と中間窒化膜22とを除去する。これにより、図4(a)、図5(a)に示すように、トンネル膜の形成予定領域にて、ボトム酸化膜21のみを半導体基板1の表面上に残す。
【0063】
続いて、図4(b)に示す工程にて、フォトレジスト24を剥離した後、ウェットエッチングにより、トンネル膜の形成予定領域におけるボトム酸化膜21と、トンネル膜の形成予定領域を除くセンストランジスタ及び選択トランジスタの形成予定領域上におけるトップ酸化膜23とを除去する。なお、このときウェットエッチングを行うのは、ドライエッチングはプラズマ処理によりエッチングを行うため、基板表面に与えるダメージが大きく、ウェットエッチングによればこのダメージを抑制することができるからである。このダメージとは、基板表面の荒れや、基板表面への不純物の付着等である。
【0064】
これにより、図4(b)、図5(b)に示すように、トンネル膜の形成予定領域では半導体基板1の表面を露出させ、他の領域では、ボトム酸化膜21と中間酸化膜22とを残した状態とする。
【0065】
その後、図4(c)に示す工程にて、図2(c)に示す工程と同様に、トンネル膜を形成するための熱酸化を行う。この熱酸化は、トンネル膜を形成する領域と、センストランジスタ及び選択トランジスタの形成予定領域全体に対して行う。これにより、トンネル膜3を形成すると同時に、トンネル領域を除くセンストランジスタと選択トランジスタの形成予定領域において、中間窒化膜22上にトップ酸化膜23を再度形成する。
【0066】
第1実施形態でのトンネル膜の形成予定領域にて、ONO膜20を全て除去する方法では、ドライエッチングにより、半導体基板1の表面はダメージを受けてしまう恐れがある。また、ONO膜20を全て除去した後、フォトレジスト24を除去していることから、トンネル膜の形成予定領域において、半導体基板1の表面がレジスト除去によって汚染されてしまう恐れがある。このように、ドライエッチングによるダメージやレジスト除去により汚染された半導体基板1の表面上に、トンネル膜3を形成していることから、トンネル膜の信頼性劣化が懸念される。
【0067】
これに対して、本実施形態では、図4(a)に示す工程にて、トンネル膜の形成予定領域にて、ONO膜を全て除去しないで、ボトム酸化膜21を残すようにドライエッチングを行っている。その後、図4(b)に示す工程で、トンネル膜の形成予定領域にて、ボトム酸化膜21をウェットエッチングにより除去し、半導体基板1の表面を露出させている。これにより、トンネル膜の形成予定領域における半導体基板1の表面上でのドライエッチングによるダメージを防ぐことができる。
【0068】
また、本実施形態では、図4(b)に示す工程にて、トンネル膜の形成予定領域における半導体基板1の表面上にボトム酸化膜21が残された状態で、フォトレジスト24を除去している。このことから、半導体基板1の表面が、フォトレジスト24の除去時に汚染されるのを防ぐことができる。
【0069】
なお、トンネル膜を形成するときでは、第1実施形態と同様に、図示しないが、シリコン酸化膜3を形成した後、さらに850℃にて酸窒化アニール処理(窒化再酸化処理)をすることもできる。このようにして、シリコン酸窒化膜より構成されたトンネル膜を形成することもできる。これにより、トンネル膜が酸化膜にて構成されているときよりも、トンネル膜の膜質を向上させることができる。
【0070】
(他の実施形態)
上記した各実施形態では、トンネル領域を除くメモリトランジスタ及び、選択トランジスタにおいて、半導体基板1の上全体にONO膜20又はシリコンオキシナイトライド膜を形成する場合を説明したが、少なくとも、フローティングゲート6やゲート絶縁膜8、12の下側であって、カップリング絶縁膜7、及びゲート絶縁膜8、12として機能する領域の絶縁膜をONO膜20又はシリコンオキシナイトライド膜にて形成すればよい。
【図面の簡単な説明】
【図1】本発明の第1実施形態におけるEEPROMの断面図である。
【図2】本発明の第1実施形態におけるEEPROMの製造工程を説明する為の図であり、図1と同じ方向で切断したときの半導体基板の断面図である。
【図3】図2中のC部、D部における拡大図である。
【図4】本発明の第2実施形態におけるEEPROMの製造工程を説明する為の図であり、図1と同じ方向で切断したときの半導体基板の断面図である。
【図5】図4中のC部、D部における拡大図である。
【符号の説明】
1…半導体基板、2…LOCOS酸化膜、3…トンネル膜、
4、5…BN層、6…フローティングゲート、7…カップリング絶縁膜、
8、12…ゲート絶縁膜、9、16…ドレイン側N-型層、
10…N+型ソース層、11、14…ソース側N-型層、
15…N型ドレイン層、20…ONO膜、21…ボトム酸化膜、
22…中間窒化膜、23…トップ酸化膜。
Claims (8)
- コントロールゲートとしての不純物拡散層(5)と、フローティングゲート(6)と、前記不純物拡散層(5)と前記フローティングゲート(6)との間に形成されたカップリング絶縁膜(7)とを有する1層ポリシリコン構造のEEPROM半導体装置の製造方法において、
半導体基板(1)の表層に前記不純物拡散層(5)を形成する工程と、
前記不純物拡散層(5)の表面上に、CVD法にて、下層側シリコン酸化膜(21)、中間シリコン窒化膜(22)、及び上層側シリコン酸化膜(23)を順に積層することで、ONO膜(20)により構成されたカップリング絶縁膜(7)を形成する工程とを有することを特徴とするEEPROM半導体装置の製造方法。 - コントロールゲートとしての不純物拡散層(5)と、フローティングゲート(6)と、前記不純物拡散層(5)と前記フローティングゲート(6)との間に形成されたカップリング絶縁膜(7)とを有する1層ポリシリコン構造のEEPROM半導体装置の製造方法において、
半導体基板(1)の表層に前記不純物拡散層(5)を形成する工程と、
前記不純物拡散層(5)の表面上に、CVD法により、オキシナイトライド膜を形成することで、カップリング絶縁膜(7)を形成することを特徴とするEEPROM半導体装置の製造方法。 - コントロールゲートとしての不純物拡散層(5)と、フローティングゲート(6)と、前記不純物拡散層(5)とフローティングゲート(6)との間に形成されたカップリング絶縁膜(7)と、前記フローティングゲート(6)の下側に形成されたゲート絶縁膜(8)とを有して構成されたメモリトランジスタと、
ゲート電極(13)の下側にゲート絶縁膜(12)を有して構成された選択トランジスタとを備えてなる1層ポリシリコン構造のEEPROM半導体装置の製造方法において、
前記半導体基板(1)の表面上に、CVD法により、下層側シリコン酸化膜(21)、中間シリコン窒化膜(22)、及び上層側シリコン酸化膜(23)を順に成膜することで、ONO膜(20)により構成された前記カップリング絶縁膜(7)と、前記メモリトランジスタ及び選択トランジスタにおけるゲート絶縁膜(8、12)とを同時に形成することを特徴とするEEPROM半導体装置の製造方法。 - コントロールゲートとしての不純物拡散層(5)と、フローティングゲート(6)と、前記不純物拡散層(5)とフローティングゲート(6)との間に形成されたカップリング絶縁膜(7)と、前記フローティングゲート(6)の下側に形成されたゲート絶縁膜(8)とを有して構成されたメモリトランジスタと、
ゲート電極の下側にゲート絶縁膜(12)を有して構成された選択トランジスタとを備えてなる1層ポリシリコン構造のEEPROM半導体装置の製造方法において、
前記半導体基板(1)の表面上に、CVD法により、オキシナイトライド膜を成膜することで、前記カップリング絶縁膜(7)と、前記メモリトランジスタ及び選択トランジスタにおけるゲート絶縁膜(8、12)とを同時に形成することを特徴とするEEPROM半導体装置の製造方法。 - 前記カップリング絶縁膜(7)の形成と同時に、前記半導体基板(1)の表面のうち、トンネル絶縁膜の形成予定領域上に、前記カップリング絶縁膜(7)と同じ絶縁膜を形成した後、
前記トンネル絶縁膜の形成予定領域上に形成された前記絶縁膜を、ドライエッチングにより除去する工程と、
前記トンネル絶縁膜の形成予定領域上にトンネル絶縁膜(3)を形成する工程とを有することを特徴とする請求項1ないし4のいずれか1つに記載のEEPROM半導体装置の製造方法。 - 前記カップリング絶縁膜(7)の形成と同時に、前記半導体基板(1)の表面のうち、トンネル絶縁膜の形成予定領域上に、前記ONO膜(20)を形成しており、
前記トンネル絶縁膜の形成予定領域上に形成された前記上層側シリコン酸化膜(23)及び前記中間シリコン窒化膜(22)をドライエッチングにより除去する工程と、
前記メモリトランジスタ及び前記選択トランジスタの形成予定領域上に形成された前記上層側シリコン酸化膜(23)と、前記トンネル絶縁膜の形成予定領域上に形成された前記下層側シリコン酸化膜(21)とをウェットエッチングにより除去する工程と、
前記メモリトランジスタ及び選択トランジスタの形成予定領域にて、前記中間シリコン窒化膜(22)の上に上層側シリコン酸化膜(23)を新たに形成すると同時に、トンネル酸化膜(3)を形成する工程とを有することを特徴とする請求項3に記載のEEPROM半導体装置の製造方法。 - 前記トンネル膜を形成する工程では、シリコン酸化膜を形成した後、前記シリコン酸化膜に酸窒化アニールを行うことで前記トンネル膜を形成することを特徴とする請求項5又は6に記載のEEPROM半導体装置の製造方法。
- コントロールゲートとしての不純物拡散層(5)と、フローティングゲート(6)と、前記不純物拡散層(5)とフローティングゲート(6)との間に形成されたカップリング絶縁膜(7)と、前記フローティングゲート(6)の下側に形成されたゲート絶縁膜(8)とを有して構成されたメモリトランジスタと、
ゲート電極(13)の下側にゲート絶縁膜(12)を有して構成された選択トランジスタとを備えてなる1層ポリシリコン構造のEEPROM半導体装置において、
前記カップリング絶縁膜(7)と、前記メモリトランジスタ及び選択トランジスタにおけるゲート絶縁膜(8、12)とが、CVD法により形成された同じ構造のONO膜(20)又はオキシナイトライド膜より構成されていることを特徴とするEEPROM半導体装置。
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