JP6248212B2 - Оｎｏスタックの形成方法 - Google Patents

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Description

本出願は、２０１５年６月１９日に出願された米国特許出願第１４／７４５，２１７号の国際出願であり、３５ Ｕ．Ｓ．Ｃ． １１９（ｅ）の下、２０１５年３月９日付け出願の米国仮特許出願第６２／１３０，１０６号の優先権を主張するものであり、これらは全て、参照により本明細書に組み込まれる。
本開示は、概して、半導体デバイスに関するものであり、より詳細には、既存の相補型金属酸化物半導体（ＣＭＯＳ）のファウンドリ・ロジック技術への酸化物−窒化物−酸化物（ＯＮＯ）スタックのような、埋め込み型又は一体形成型の電荷トラップゲートスタックを含むメモリセル及びその製造方法に関するものである。
システムオンチップのような多くの用途にとっては、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）及び不揮発性メモリ（ＮＶＭ）トランジスタに基づく論理デバイス及びインターフェース回路を、単一のチップ又はウェハに集積するのが望ましい。この集積化は、ＭＯＳトランジスタ及びＮＶＭトランジスタの製造プロセスの両方に深刻な影響を及ぼす可能性がある。ＭＯＳトランジスタは、典型的には、標準的又は基本的な相補型金属酸化物半導体（ＣＭＯＳ）プロセスフローを用いて製造され、ＣＭＯＳプロセスフローは、導電性材料、半導体材料及び誘電体材料の形成及びパターニングを伴う。これらの材料の組成のほかに、このようなＣＭＯＳプロセスフローに用いられる処理試薬の組成や濃度及び温度も、得られるＭＯＳトランジスタが適切に機能することを保証するために、は、工程ごとに厳密に制御される。
不揮発性メモリ（ＮＶＭ）デバイスは、シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）ベースのトランジスタのような不揮発性メモリトランジスタを含み、これらのトランジスタは電荷トラップゲートスタックを含み、電荷トラップゲートスタックに格納又はトラップされる電荷は、情報を論理１又は０として格納するためにＮＶＭトランジスタの閾値電圧を変化させる。電荷トラップゲートスタックの形成は、２つの誘電体層又は酸化物層の間に挟まれる窒化物又は酸窒化物の電荷トラップ層の形成を伴い、電荷トラップ層は、典型的には、基本的なＣＭＯＳプロセスフローのそれらとはかなり異なる材料及びプロセスを用いて製造され、ＭＯＳトランジスタの製造に悪影響を及ぼしたり、その製造により影響を受けたりする可能性がある。特に、ＭＯＳトランジスタのゲート酸化物又は誘電体層を形成することは、電荷トラップ層の厚さ又は組成を変えることによって、先に形成された電荷トラップゲートスタックの性能を、かなり低下させてしまうことがある。加えて、この集積化は、基本的なＣＭＯＳプロセスフローに深刻な影響を与えることがあり、また、一般的には、かなりの数のマスクセット及びプロセス工程を必要とし、これによって、デバイス製造の費用が追加され、実用デバイスの歩留まりを低下させる可能性がある。
さらに、集積製造プロセスにとっては、特にＭＯＳトランジスタが高電圧入力／出力（ＨＶ Ｉ／Ｏ）トランジスタである場合に、ＭＯＳトランジスタのゲート酸化物層の厚さ要件を満足しながら、閾値電圧Ｖｔｓ及び／又は等価酸化物層厚（ＥＯＴ）の要件といったような、諸要件に、ＮＶＭトランジスタの頂部酸化物層の厚さを制御できるようにすることが不可欠である。
本開示は、一例として示され、添付図面の図に限定されるものではない。
埋め込み型ＳＯＮＯＳベースのＮＶＭトランジスタ及びＭＯＳトランジスタを含むメモリセルを製造するための方法の実施形態を示すフローチャートである。 図２Ａ〜２Ｎは、図１の方法に係るメモリセルの製造中のメモリセルの一部の断面をそれぞれ示すブロック図であり、図２Ｏは、図１及び図２Ａ〜２Ｎの方法に従って製造される埋め込み型ＳＯＮＯＳベースのＮＶＭトランジスタ及びＭＯＳトランジスタベースを含む完成メモリセルの一部の断面を示す代表図である。
以下の説明では、本発明の幾つかの実施形態の良好な理解を提供するために、特定のシステム、構成要素、方法等の例のような、多くの特定の詳細を述べる。しかしながら、当業者には、少なくとも幾つかの実施形態がこれらの特定の詳細なしで実施可能であることは明らかであろう。他の例では、本明細書で説明する技術を不必要に不明瞭にすることを避けるために、周知の構成要素又は方法は詳細に記載しないか、又は、単純な図形式で提示する。従って、以下で説明する具体的な説明は、単なる例示である。特定の実施形態は、これらの例示的な詳細とは異なるも、依然として、本発明の精神及び範囲内にあると考えられる。
埋め込み型の不揮発性メモリ（ＮＶＭ）トランジスタ及び金属酸化物半導体（ＭＯＳ）トランジスタを含むメモリセル及びその製造方法の実施形態を、図を参照して本明細書で説明する。しかしながら、特定の実施形態は、これらの特定の詳細のうち１つ以上がなくても実施することができ、又は、他の公知の方法、材料及び装置と組み合わせて実施することもできる。以下の記載では、本発明の完全な理解を提供するために、例えば特定の材料、寸法、濃度及びプロセスパラメータ等といった、多くの特定の詳細が説明される。他の例では、周知の半導体設計及び製造技術は、本発明を不必要に不明瞭にすることを避けるため、特に詳細には記載しない。本明細書で云う、「実施形態」、「一実施形態」、「例示的な実施形態」、「ある実施形態」及び「多様な実施形態」とは、その実施形態に関連して説明される特定の特徴、構造又は特性が本発明の少なくとも１つの実施形態に含まれることを意味する。さらに、本明細書中の様々な箇所に出現する用語「一実施形態」、「例示的な実施形態」、「ある実施形態」及び「多様な実施形態」とは、必ずしも全てが、本発明の同じ実施形態を指すとは限られない。
以下の説明は、詳細な説明の一部を成す添付の図面についての説明を含む。図面は、例示的な実施形態に係る図を示す。本明細書で「例」とも称するこれらの実施形態は、当業者が本明細書に記載の主題の実施形態を実施することができるように十分詳細に説明される。実施形態は組み合わせてもよく、他の実施形態を用いてもよく、又は、構造的、論理的及び電気的な変形を、主張する主題の範囲及び精神を逸脱することなく成してもよい。本明細書に記載される実施形態は、主題の範囲を限定するという意図はなく、当業者が主題を実施、作成及び／又は利用できるようにする意図であることを理解されたい。
本明細書で使用されるような用語「上方」、「下方」、「間」及び「上」は、他の層に対する１つの層の相対位置に関するものである。例として、別の層の上方に又は別の層の下方に堆積又は配置される１つの層は、他の層に直接接触してもよいし、又は、一以上の介在層を有してもよい。さらに、層の間に堆積又は配置される１つの層は、層と直接接触してもよいし、１つ以上の介在層を有してもよい。対照的に、第２の層「上」の第１の層は、その第２の層と接触する。加えて、他の層に対する１つの層の相対位置は、ウェハの絶対的な向きを考慮することなく、出発基板に対して膜を堆積し、修正し、且つ除去する工程を想定して提供される。
ＮＶＭトランジスタは、シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）又はフローティングゲート技術に関連して実装される、メモリトランジスタ又はデバイスを含むことができる。１つ以上のＭＯＳトランジスタを製造するために標準的又は基本的ベースラインＣＭＯＳプロセスフローへＮＶＭトランジスタを集積又は埋め込むための方法の実施形態を、図１及び図２Ａ〜２Ｎを参照して詳細に説明する。図１は、メモリセルを製造するための方法又はプロセスフローの一実施形態を示すフローチャートである。図２Ａ〜２Ｎは、図１の方法に係るメモリセルの製造中のメモリセルの一部の断面を示すブロック図である。図２Ｏは、完成したメモリセルの一実施形態の一部の断面を示す代表図である。
図１及び図２Ａを参照すると、プロセスは、基板又はウェハ２０４内に多くの分離構造２０２を形成することから始まる（ステップ１０２）。分離構造２０２は、ウェハ２０４の隣接領域に形成されるメモリセル（図示せず）から、形成されるメモリセルを分離する。場合によってはさらに、分離構造２０２を組み込むことにより、ウェハ２０４の第１の領域２０６内に形成されるＮＶＭトランジスタを、第２の領域２０８に形成される１つ以上のＭＯＳトランジスタから、分離させることができる。一実施形態では、分離構造２０２は、酸化物又は窒化物のような誘電体材料を含んでいてもよく、限定はされないが浅溝分離（ＳＴＩ）又は局所酸化シリコン（ＬＯＣＯＳ）を含む任意の従来の技術で形成してもよい。ウェハ２０４は、半導体デバイスの製造に適した任意の単結晶材料から構成されるバルクウェハであってもよく、又は、ウェハ上に形成される適切な材料の上部エピタキシャル層を含むことができる。一実施形態では、ウェハ２０４のための適切な材料は、限定はされないが、シリコン、ゲルマニウム、シリコンゲルマニウム又はＩＩＩ−Ｖ族化合物半導体材料を含む。
一般的に及び任意的に、図２Ｂに最も良く示されているように、パッド酸化物層２０９が、ウェハ２０４の第１の領域２０６及び第２の領域２０８の両方の表面２１６上に形成される。一実施形態では、パッド酸化物層２０９は、約１０ナノメートル（ｎｍ）〜約２０ｎｍの厚さを有する二酸化シリコン（ＳｉＯ２）とすることができ、これは、熱酸化プロセス又はＩＳＳＧ（ｉｎ−ｓｉｔｕ ｓｔｅａｍ ｇｅｎｅｒａｔｉｏｎ）プロセスによって成長させてもよい。
次に、図１及び図２Ｂを参照すると、ＮＶＭトランジスタ及び／又はＭＯＳトランジスタが中に形成されるウェル、及びＭＯＳトランジスタのチャネルを形成するために、ドーパントがパッド酸化物層２０９を通してウェハ２０４へ注入される（ステップ１０４）。注入されるドーパントは任意の種類及び濃度であってよく、任意のエネルギーで注入してもよく、任意のエネルギーは、ＮＶＭトランジスタ及び／又はＭＯＳトランジスタのウェル又はディープウェルを形成するために及びＭＯＳトランジスタのチャネルを形成するために必要なエネルギーを含む。例示として図２Ｂに示す特定の実施形態では、ＭＯＳ入力／出力（Ｉ／Ｏ）トランジスタのような高電圧（ＨＶ）ＭＯＳトランジスタ２１４が上又は内部に形成される、第２の領域２０８内に、ディープＮウェル２１０を形成するために、適切なイオン種のドーパントが注入される。代替実施形態では、ウェル又はディープウェルは、ＮＶＭトランジスタ、及び／又は、ＭＯＳトランジスタ２１２のような標準的なＭＯＳトランジスタ又は低電圧（ＬＶ）ＭＯＳトランジスタのために、形成することができる。さらに、ウェルは、ウェハ２０４の表面２１６上方にフォトレジスト層のようなマスク層を堆積して、パターニングし、且つ、適切なエネルギーで適切なイオン種を適切な濃度で注入することによって、形成されることを理解されたい。
一実施形態では、１つ以上のＭＯＳトランジスタ２１４，２１２のチャネル２１８が、ウェハ２０４の第２の領域２０８に形成される。ウェル注入と同様に、チャネル２１８は、ウェハ２０４の表面２１６上方にフォトレジスト層のようなマスク層を堆積して、パターニングし、且つ、適切なイオン種を適切なエネルギーにて適切な濃度で注入することによって、形成される。例えば、ＢＦ２を、約１０〜約１００キロエレクトロンボルト（ｋｅＶ）のエネルギーで、且つ約１×１０１２ｃｍ−２〜約１×１０１４ｃｍ−２のドーズ量で注入して、Ｎ型ＭＯＳ（ＮＭＯＳ）トランジスタを形成することができる。Ｐ型ＭＯＳ（ＰＭＯＳ）トランジスタも同様に、ヒ素又はリンイオンを任意の適切なドーズ量及びエネルギーで注入することで形成することができる。注入プロセスは、ＭＯＳトランジスタ２１４，２１２の両方のチャネル２１８を同時に、又は、ＭＯＳトランジスタのチャネルの１つをマスクするパターニングされたフォトレジスト層を含む標準的なリソグラフィ技術を用いて別々の時間に形成するために使用され得ることを理解されたい。
次に、図１及び図２Ｃを参照すると、パターニングされたトンネルマスク２２０が、パッド酸化物層２０９上に形成され又はパッド酸化物層２０９を覆い、適切なエネルギー及び濃度の（矢印２２２で示す）イオンが、ＮＶＭトランジスタ２２６のチャネル２２４を形成するためにトンネルマスクにおける窓又は開口部を経て注入され、そして、少なくとも第２の領域２０８におけるトンネルマスク及びパッド酸化物層は除去される（ステップ１０６）。トンネルマスクは、フォトレジスト層、又は、パターニングされた窒化物又はシリコン窒化物層から形成されるハードマスクを含むことができる。
一実施形態では、ＮＶＭトランジスタ２２６のチャネル２２４は、ｎチャネルＮＶＭトランジスタを形成するために、インジウム（Ｉｎ）を、約５０〜約５００キロエレクトロンボルト（ｋｅＶ）のエネルギーで、且つ約５×１０１１ｍ−２〜約１×１０１３ｃｍ−２のドーズ量で注入された深いインジウムドープチャネルである。一実施形態では、ＮＶＭトランジスタ２２６のチャネル２２４を形成するためにインジウムを注入することは、ＮＶＭトランジスタの閾値電圧（ＶＴ）の均一性を、約１５０ミリボルト（ｍＶ）からのＶＴのシグマから、約７０〜８０ｍＶに改善する。場合によっては追加的に、浅いドープチャネルが、チャネル２４にヒ素を、約２０ｋｅＶのエネルギーで、且つ約５×１０１１ｍ−２〜約１×１０１３ｃｍ−２のドーズ量で注入して形成される。代替的に、ＢＦ２が、ｎチャネルＮＶＭトランジスタを形成するために注入されてもよく、又は、ヒ素又はリンがｐチャネルＮＶＭトランジスタを形成するために注入されてもよい。一代替実施形態では、ＮＶＭトランジスタ２２６のチャネルは、ＭＯＳトランジスタ２１４，２１２のチャネル２１８と同時に形成してもよい。
フォトレジストトンネルマスク２２０は、酸素プラズマを用いて灰化又は剥離することができる。ハードマスクは、ウェット又はドライエッチングプロセスを用いて除去することができる。パッド酸化物層２０９は、例えば、界面活性剤を含有する１０：１の緩衝酸化物エッチング（ＢＯＥ）を用いるウェット洗浄プロセスで除去される。代替的に、ウェット洗浄プロセスは、２０：１のＢＯＥウェットエッチング、５０：１のフッ化水素酸（ＨＦ）ウェットエッチング、パッドエッチング、又は他の任意の同様のフッ化水素酸系のウェットエッチング化学薬品を用いて、行うことができる。
図１及び図２Ｄ〜２Ｆを参照すると、ウェハ２０４の表面２１６は洗浄又は前洗浄され、酸化物−窒化物−酸化物（ＯＮＯ）層又は酸化物−窒化物−酸化物−窒化物−酸化物（ＯＮＯＮＯ）層のような多くの誘電体層が形成又は堆積され、マスクがこれらの誘電体層上に形成され又はマスクがこれらの誘電体層を覆い、誘電体層はエッチングされて、第１の領域２０６に誘電体ゲートスタック２３６を形成する（ステップＳ１０８）。前洗浄はウェット又はドライプロセスとすることができ、本実施形態では、前洗浄は、ＨＦ又は標準的な洗浄（ＳＣ１）及び（ＳＣ２）を用いるウェットプロセスであり、これは、ウェハ２０４の材料に対して選択性が高い。一実施形態では、ＳＣ１は、典型的には、約１０分間、３０〜８０℃で、水酸化アンモニウム（ＮＨ４ＯＨ）、過酸化水素水（Ｈ２Ｏ２）及び水（Ｈ２Ｏ）の１：１：５の水溶液を用いて実行される。別の実施形態では、ＳＣ２は、約３０〜８０℃で、ＨＣｌ、Ｈ２Ｏ２及びＨ２Ｏの１：１：１０の水溶液に短時間浸すことで実行される。
図２Ｄを参照すると、誘電体（ＯＮＯ又はＯＮＯＮＯ）の堆積は、ウェハ２０４の第１の領域２０６におけるＮＶＭトランジスタ２２６の少なくともチャネル２２４の上にトンネル誘電体層２２８を形成することで開始し、トンネル誘電体層２２８は、ＭＯＳトランジスタがあるウェハ２０４の第２の領域２０８にまで広げることができる。トンネル誘電体層２２８は、任意の材料であってよく、その厚さは、ＮＶＭトランジスタがバイアスされていないとき、リークに対して適切な障壁を維持しつつ、印加ゲートバイアス電圧下で、上にある電荷トラップ層内に電荷キャリアがトンネリングするのに適した任意の厚さとすることができる。特定の実施形態では、トンネル誘電体層２２８は、二酸化シリコン、シリコン酸窒化物又はそれらの組み合わせであり、これらは、ＩＳＳＧ又はラジカル酸化を用いる熱酸化プロセスにより、成長させることができる。
一実施形態では、二酸化シリコンのトンネル誘電体層２２８は、熱酸化プロセスで熱的に成長させてもよい。例えば、二酸化シリコンの層は、酸素（Ｏ２）ガスのような酸素を含有するガス又は雰囲気中で、７５０℃〜８００℃で、ドライ酸化を用いて成長させてもよい。熱酸化プロセスは、ウェハの露出した表面の酸化及び消費によって、約１．０ナノメートル（ｎｍ）〜約３．０ｎｍまでの厚さを有するトンネル誘電体層２２８の成長を行うために、約５０〜１５０分の範囲内の時間の間、実行される。
別の実施形態では、二酸化シリコンのトンネル誘電体層２２８は、典型的には、蒸気を形成するためにＨ２とＯ２を熱分解するために用いられる、プラズマの形成といったような、点火事象なしで、互いに約１：１の比率の水素（Ｈ２）と酸素（Ｏ２）のガスをプロセスチャンバへ流すことを伴う、ラジカル酸化プロセスで成長させてもよい。代わりに、Ｈ２とＯ２は、ウェハの表面に、ＯＨラジカル、ＨＯ２ラジカル又はＯジラジカル（ｄｉｒａｄｉｃａｌ）のようなラジカルを形成するために、約０．５〜約５Ｔｏｒｒの範囲の圧力で、約９００℃〜約１０００℃の範囲の温度で反応させることができる。ラジカル酸化プロセスは、ウェハの露出した表面の酸化及び消費によって、約１．０ナノメートル（ｎｍ）〜約４．０ｎｍまでの厚さを有するトンネル誘電体層２２８の成長を行うために、約１〜約１０分の範囲内の時間の間、実行される。図２Ｄ及びこれに続く図において、トンネル誘電体層２２８の厚さは、パッド酸化物層２０９に対して、明確性を目的として約７倍の厚さに誇張されていることを理解されたい。一実施形態において、ラジカル酸化プロセスで成長されるトンネル誘電体層２２８は、ウェット酸化技術で形成されるトンネル誘電体層よりも、厚さは薄くなっていても、より高い密度であり、実質的により少ない水素原子／ｃｍ３で構成される。特定の実施形態では、ラジカル酸化プロセスは、製造施設が必要とするスループット（ウェハ／時）要求に影響を与えることなく、高品質のトンネル誘電体層２２８を提供するために、複数のウェハを処理できるバッチ処理チャンバ又は炉内で行われる。
別の実施形態では、トンネル誘電体層２２８は、化学蒸着（ＣＶＤ）又は原子層堆積により堆積される。また、トンネル誘電体層２２８は、限定はされないが、二酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ハフニウムシリケート、ジルコニウムシリケート、酸窒化ハフニウム、酸化ハフニウムジルコニウム及び酸化ランタンを含むことができる誘電体層から構成される。さらなる別の実施形態では、トンネル誘電体層２２８は、二層の誘電体領域であってもよく、二層誘電体領域は、例えば、限定はされないが、二酸化シリコン又は酸窒化シリコンといった材料の底部層と、限定はされないが、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ハフニウムシリケート、ジルコニウムシリケート、酸窒化ハフニウム、酸化ハフニウムジルコニウム及び酸化ランタンを含むことができる材料の上部層とを含む。
図２Ｄを再度参照すると、電荷トラップ層が、トンネル誘電体層２２８の上に形成され又はトンネル誘電体層２２８を覆っている。概して、図示の実施形態におけるように、電荷トラップ層は、トンネル誘電体層２２８により近い下部層又は第１の電荷トラップ層２３２ａと、第１の電荷トラップ層に対して酸素リーンであり、かつ複数の電荷トラップ層に分配される電荷トラップの大部分を含む上部層又は第２の電荷トラップ層２３０ｂとを少なくとも含む複数の層から成る多層の電荷トラップ層２３０である。
多層の電荷トラップ層２３０の第１の電荷トラップ層２３０ａは、窒化シリコン（Ｓｉ３Ｎ４）、シリコンリッチな窒化シリコン又は酸窒化シリコン（ＳｉＯｘＮｙ（Ｈｚ））層を含むことができる。例えば、第１の電荷トラップ層２３０ａは、酸窒化シリコン層を含むことができ、酸窒化シリコン層は、約２．０ｎｍと約６．０ｎｍとの間の厚さを有し、これは、シリコンリッチで、酸素リッチな酸窒化物層を提供するように調整された比率及び流量でジクロロシラン（ＤＣＳ）／アンモニア（ＮＨ３）及び亜酸化窒素（Ｎ２Ｏ）／ＮＨ３ガス混合物を用いるＣＶＤプロセスで形成される。
次に、多層の電荷トラップ層２３０の第２の電荷トラップ層２３０ｂが、第１の電荷トラップ層２３２ａの上に、直接的又は間接的に形成される。一実施形態では、第２の電荷トラップ層２３０ｂは、第１の電荷トラップ層２３０ａのそれとは異なる、酸素、窒素及び／又はシリコンの化学量論組成を有する窒化シリコン及び酸窒化シリコン層を含むことができる。第２の電荷トラップ層２３０ｂは、約２．０ｎｍと約８．０ｎｍとの間の厚さを有する酸窒化シリコン層を含むことができ、第２の電荷トラップ層２３０ｂは、シリコンリッチで、酸素リーンの上部窒化物層を提供するよう調整された比率及び流量でＤＣＳ／ＮＨ３及Ｎ２Ｏ／ＮＨ３ガス混合物を含むプロセスガスを用いるＣＶＤプロセスによって形成又は堆積することができる。一代替実施形態では、第１の電荷トラップ層２３０ａ及び第２の電荷トラップ層２３０ｂの、酸素、窒素及び／又はシリコンの化学量論組成は、互いに同じであってもよいし、又は、近似していてもよい。
別の実施形態では、第１の電荷トラップ層２３０ａと第２の電荷トラップ層２３０ｂとの間に形成される誘電体層及び又は酸化物層（図示せず）が存在していてもよく、これは、多層の電荷トラップ層２３０をＮＯＮスタックにする。ある実施形態では、多層の電荷トラップ層２３０は、分割電荷トラップ層であり、これは、第１の（下側の）電荷トラップ層２３０ａと第２の（上側の）電荷トラップ層２３０ｂとを分離する、薄い、中間酸化物層（図示せず）をさらに含む。中間酸化物層は、プログラミング中に第２の電荷トラップ層２３０ｂの境界部に蓄積する電子電荷が第１の電界トラップ層２３０ａ内へとトンネリングする確率を実質的に低減させ、結果的に、従来のメモリデバイスよりもリーク電流が低くなる。一実施形態では、中間酸化物層は、熱的又はラジカル酸化を使用して選択された深さに酸化することで、形成される。ラジカル酸化は、例えば、１０００〜１１００℃の温度でシングルウェハツールを使用して、又は、８００〜９００℃でバッチ反応器ツールを使用して、実行することができる。Ｈ２とＯ２ガスの混合物は、シングルウェハツールを使用する場合には、約１：１の比率及び１０〜１５Ｔｏｒｒの圧力で、バッチプロセスの場合には３００〜５００Ｔｏｒｒの圧力で、プロセスチャンバへ導入することができ、Ｈ２とＯ２ガスの導入時間は、シングルウェハツールを使用する場合は１〜２分、バッチプロセスを使用する場合には３０分から１時間である。ある実施形態では、ラジカル酸化プロセスは、典型的には、Ｈ２とＯ２を熱分解して蒸気を形成するのに使用される、プラズマの形成といったような点火事象なしで行う。代わりに、Ｈ２とＯ２は、ＯＨラジカル、ＨＯ２ラジカル又はＯジラジカルのようなラジカルを形成して中間酸化物層を形成するために、第１の電界トラップ層２３０ａの表面で反応させることが可能である。
本明細書で用いられるように、用語「酸素リッチ」及び「シリコンリッチ」は、（Ｓｉ３Ｎ４）の組成を有し、かつ屈折率（ＲＩ）が約２．０である、当該分野で一般的に使用されている、化学量論的な窒化シリコン又は「窒化物」に関連する。従って、「酸素リッチ」な酸窒化シリコンは、化学量論的なの窒化シリコンからシリコン及び酸素のより高い重量％の方へのシフト（つまり、窒素の還元）を伴う。それゆえ、酸素リッチな酸窒化シリコン膜は、二酸化シリコンによく似ており、ＲＩは、純な二酸化シリコンの１．４５ＲＩの方へと低減する。同様に、ここに記載する「シリコンリッチ」のような膜は、化学量論的な窒化シリコンから、「酸素リッチ」な膜よりも酸素の少ないシリコンのより高い重量％の方へのシフトを伴う。従って、シリコンリッチな酸窒化シリコン膜は、シリコンによく似ており、ＲＩは、純なシリコンの３．５ＲＩの方へと増大する。
図２Ｄを再び参照すると、誘電体層の数は、電荷トラップ層２３０上に形成される又は電荷トラップ層２３０を覆う、キャップ層２３２をさらに含む。一実施形態では、キャップ層２３２は、窒化シリコンを含み、この窒化シリコンの全て又は一部は、その後に酸化されて、電荷トラップ層２３０を覆うブロッキング酸化物層を形成する。幾つかの実施形態では、キャップ層２３２は、均一組成を有する窒化物の単一層（図示せず）であってもよいし、化学量論的組成の勾配を有する窒化物の単一層であってもよいし、又は、図示の実施形態のように、第２の電荷トラップ層２３０ｂを覆っている下部層又は第１のキャップ層２３２ａと、第１のキャップ層２３２ａを覆っている上部層又は第２のキャップ層２３２ｂとを少なくとも含む多層のキャップ層であってもよい。
一実施形態では、第１のキャップ層２３２ａは、窒化シリコン、シリコンリッチな窒化シリコン又はシリコンリッチな酸窒化シリコン層を含むことができ、キャップ層２３２ａは、２．０ｎｍと４．０ｎｍとの間の厚さを有し、Ｎ２Ｏ／ＮＨ３とＤＣＳ／ＮＨ３のガス混合物を用いてＣＶＤプロセスで形成される。同様に、第２のキャップ層２３２ｂも、窒化シリコン、シリコンリッチな窒化シリコン又はシリコンリッチな酸窒化シリコン層を含むことができ、これも、２．０ｎｍと４．０ｎｍとの間の厚さを有し、Ｎ２Ｏ／ＮＨ３とＤＣＳ／ＮＨ３のガス混合物を用いてＣＶＤプロセスで形成される。随意的に、第１のキャップ層２３２ａ及び第２のキャップ層２３２ｂは、異なる化学量論比を含んでもよい。例えば、第２のキャップ層２３２ｂは、第１のキャップ層２３２ａを酸化する前のドライ又はウェット洗浄プロセスにおいて第２のキャップ層の除去を容易にするために、第１のキャップ層２３２ａに対してシリコン又は酸素リッチな組成を含んでいてもよい。代替的に、第１のキャップ層２３２ａは、第１のキャップ層２３２ａの酸化を容易にするために、第２のキャップ層２３２ｂに対してシリコン又は酸素リッチな組成を含んでいてもよい。
図２Ｅを参照すると、犠牲酸化物層２３４が、第２のキャップ層２３２ｂ上に形成され又は第２のキャップ層２３２ｂを覆う。一実施形態では、犠牲酸化物層２３４は、低圧化学蒸着（ＬＰＣＶＤ）チャンバ内で化学蒸着プロセスによって形成又は堆積させてもよい。例えば、犠牲酸化物層２３４は、シラン又はジクロロシラン（ＤＣＳ）とＯ２又はＮ２Ｏ等のガスを含有する酸素との混合ガスを、二酸化シリコン（ＳｉＯ２）の犠牲酸化物層を提供するよう調整された比率及び流量で、含むプロセスガスを用いてＣＶＤプロセスによって、堆積させてもよい。別の実施形態では、犠牲酸化物層２３４は、二酸化シリコンの層を含んでいてもよく、この二酸化シリコンの層は、熱酸化処理、ＩＳＳＧ又はラジカル酸化によって成長させることができ、約２．０ｎｍと約４．０ｎｍとの間の厚さを有する。
図２Ｆを参照すると、パターンマスク層（図示せず）が、犠牲酸化物層２３４上に形成され又は犠牲酸化物層２３４を覆う。続いて、犠牲酸化物層２３４と、キャップ層２３２ａ及び２３２ｂと、電荷トラップ層２３０ａ及び２３０ｂとがエッチング及びパターンニングされて、ＮＶＭトランジスタ２２６のチャネル２２４を覆うゲートスタック２３６が形成され、犠牲酸化物層２３４と、キャップ層２３２ａ及び２３２ｂと、電荷トラップ層２３０ａ及び２３０ｂとがウェハ２０４の第２の領域２０８から除去される。一実施形態では、パターンマスク層（図示せず）は、標準的なリソグラフィ技術を使用してパターンニングされるフォトレジスト層を含むことができ、犠牲酸化物層２３４と、キャップ層２３２と、電荷トラップ層２３０は、トンネル誘電体層２２８又はウェハ２０４の表面２１６に近くで止める、１つ以上の別個のステップを含むドライエッチングプロセスを使用して、エッチング又は除去することができる。
図１を参照すると、ゲート酸化物層又はＧＯＸの前洗浄が行われ、形成された両ＭＯＳトランジスタ２１４，２１２のゲート酸化物層も前洗浄され、ゲート層が、ＮＶＭトランジスタ及び両ＭＯＳトランジスタのためのゲートを形成するために、堆積及びパターンニングされる（ステップ１１０）。図２Ｇを参照すると、ＧＯＸ前洗浄プロセス中に、ゲートスタック２３６の犠牲酸化物層２３４と、キャップ層２３２の一部又は多層のキャップ層２３２における第２のキャップ層２３２ｂのような、最上層の実質的に全てとが、高い選択性の洗浄プロセスで、ゲートスタック２３６から除去される。特定の実施形態では、高い選択性の洗浄プロセスは、第１のキャップ層２３２ａの一部さえも除去することがある。一実施形態では、この洗浄プロセスは、ゲートスタック２３６の以外の第１の領域２０６及び第２の領域２０８に残存している、酸化物のトンネル誘電体層２２８及びパッド酸化物層２０９のような、残留酸化物層を、同時に又は一斉に除去して、ゲート酸化物層の成長のためにその領域のウェハ２０４を調整させることができる。一実施形態では、キャップ層２３２の厚さは、第２のキャップ層２３２ｂの一部又は実質的に全てと、第１のキャップ層２３２ａの一部までも、ＧＯＸ前洗浄によって消費されることを可能にするよう調整される。一実施形態では、犠牲酸化物層２３４及び第２のキャップ層２３２ｂは、界面活性剤を含有する１０：１の緩衝酸化物エッチング（ＢＯＥ）を用いるウェット洗浄プロセスで除去される。代替的に、ウェット洗浄プロセスは、２０：１のＢＯＥウェットエッチング、５０：１のフッ化水素酸（ＨＦ）ウェットエッチング、パッドエッチング又は他の任意の同様のフッ化水素酸系のウェットエッチング化学薬品を用いて行うことができる。
ＧＯＸ前洗浄のこの実施形態は、前洗浄工程（ステップ１１０）又はその後の酸化工程（ステップ１１２）の何れかにおいても、むしろＮＶＭトランジスタ製造の集積化のために使用されるものであって、基本的なＣＭＯＳプロセスには実質上影響を及ぼさないので有利である。
図２Ｈ及び図２Ｉを参照すると、一実施形態では、少なくとも、キャップ層２３２の残存する部分又は多層のキャップ層の第１のキャップ層２３２ａ、或いは第２の電荷トラップ層２３０ｂの一部を酸化して第２の電荷トラップ層２３０ｂを覆うブロッキング酸化物層２３８を形成するために、２段階の酸化プロセスが連続して実行される。一実施形態では、２段階の酸化プロセスは、第２の領域２０８におけるウェハ２０４の表面２１６の少なくとも一部を同時又は一斉に酸化して少なくとも１つのＭＯＳトランジスタの少なくともチャネル２１８を覆うゲート酸化物層２４０を形成しながら、第１のキャップ層２３２ａを酸化してブロッキング酸化物層２３８を形成するのに適用される。よって、一般的には、ＮＶＭトランジスタの頂部の酸化物層及びＭＯＳトランジスタ２１２，２１４のゲート酸化物層の両方を、それぞれの所望の実用厚さに成長させるために、２段階の酸化プロセスを設定可能にすることが不可欠である。一実施形態では、ゲート酸化物層の厚さは、ＯＮＯスタックの信頼性の要求を満たすために、ＮＶＭトランジスタ２２６の最終頂部酸化物層が約３０〜４０Aの厚さとなるような厚さとする。しかしながら、ある他の実施形態では、ＭＯＳトランジスタは、Ｉ／Ｏトランジスタであってもよく、この場合、それらのＩ／Ｏゲート酸化物層は、より高いＩ／Ｏ電圧をサポートするために、非常に厚くする必要がある。例えば、一実施形態では、領域２０８におけるＭＯＳトランジスタの１つは高電圧Ｉ／Ｏトランジスタであり、従って、（１００A〜２００Aを超える）厚いゲート酸化物層を必要とする。このようなプロセスフローでは、ＭＯＳトランジスタのゲート酸化物の酸化中にプロセスフローは同一環境に曝されるため、Ｉ／Ｏゲート酸化物層は必要とされる厚さに達することができるが、ＮＶＭトランジスタ２２６の頂部酸化物層は、厚く成長し過ぎる可能性がある。その結果として、ＮＶＭトランジスタ２２６は、実効酸化膜厚（ＥＯＴ）及びプログラム／消去Ｖｔｓの要件を満たすことができないことがある。代替的に、堆積される頂部酸化物層を保護し、最終的なＮＶＭスタックにおける頂部酸化物層とすることができるが、ＮＶＭスタックの信頼性は、低品質の頂部酸化物層によって悪影響を受ける可能性がある。
従って、一実施形態では、新規の２段階の酸化プロセスを提案し、ＮＶＭトランジスタ２２６の頂部酸化物層２３８とＭＯＳトランジスタのゲート酸化物層２４０の両方の厚さを所望な厚さとすると共に、成長酸化物層の品質を維持する。一実施形態では、第１段階はドライＲＴＯ（Ｒａｐｉｄ ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）とし、第２段階はＩＳＳＧのような、高速でラジカルなウェット酸化とする。図２Ｈを参照すると、酸化プロセスは、場合によっては、プラズマのような点火事象を用いてバッチ又はシングルウェハ処理チャンバ内で実行されるドライＲＴＯで開始する。例えば、一実施形態では、デバイスは、酸素（Ｏ２）ガスを処理チャンバ内へ流入させることを伴う、高速熱酸化プロセスを受ける。Ｏ２ガスは、第１のゲート酸化物の底部層２４０ａを形成するために、約０．５〜５Ｔｏｒｒの範囲内の圧力で、約１０００〜１１００℃の範囲内の温度で反応させる。一実施形態では、第１のゲート酸化物の底部層２４０ａは、シリコンウェハ２０４の酸化によって、少なくとも１つのＭＯＳトランジスタの少なくともチャネル２１８を覆う第２の領域２０８と、ゲートスタック２３６の以外の第１の領域２０６とにおけるウェハ２０４の表面２１６の少なくとも一部の上に成長する。しかしながら、一実施形態において、ドライＲＴＯプロセスは、窒化物又は酸窒化物である、ＯＮＯゲートスタック２３６の第１のキャップ層２３２ａにはほとんど影響を及ぼさず、実際上、ゲートスタック２３６の上には成長する酸化物はほとんど成長しない。一代替実施形態では、ドライＲＴＯプロセスは、非ラジカル酸化プロセスである、高速な分子酸化（ドライ又はウェット）に換えてもよい。酸化プロセス中に形成されるラジカルはないから、窒化物又は酸窒化物である第１のキャップ層２３２ａは、実際上、ゲートスタック２３６の上に成長される酸化物をほとんど有することがない一方で、少なくとも１つのＭＯＳトランジスタの少なくともチャネル２１８を覆う第２の領域２０８におけるウェハ２０４の表面２１６の少なくとも一部の上には、第１のゲート酸化物の底層２４０ａが形成される。一実施形態では、ドライＲＴＯ酸化プロセスの後又はその代替酸化プロセスの後に、第１のゲート酸化物の底部層２４０ａは、約８５Aから約９５A以上の厚さを有する。
第１のゲート酸化物の底部層２４０ａが所望の厚さに成長した後、酸化プロセスは、ＩＳＳＧのような、第２のウェット高速ラジカル酸化プロセスの別の段階に、直ぐに進んでもよい。図２Ｉを参照すると、例えば、ウェット高速ラジカル酸化は、場合によっては、プラズマのような、点火事象を用いて、バッチ又はシングルウェハ処理チャンバ内で、実行してもよい。例えば、一実施形態では、ブロッキング酸化物層２３８及び第１のゲート酸化物の頂部層２４０ｂは、さもなければ、蒸気を形成するためにＨ２とＯ２を熱分解するのに用いられることになる、プラズマの形成のような点火事象なしで、水素（Ｈ２）と酸素（Ｏ２）のガスを、互いに約１：１の比率でプロセスチャンバへ流すことを伴う、ウェットラジカル酸化プロセスで成長させてもよい。代わりに、Ｈ２とＯ２は、キャップ層２３２又は第１のキャップ層２３２ａの表面に、ＯＨラジカル、ＨＯ２ラジカル、Ｏジラジカルのようなラジカルを形成するために、約０．５〜約１０Ｔｏｒｒの範囲内の圧力で、約１０００℃〜約１１００℃の範囲内の温度で反応させることができる。酸化プロセスは、ＩＳＳＧプロセスを用いて、単一ウェハに対しては約１〜５分の範囲内の期間行うか、又は、バッチ炉プロセスの場合には３０〜１２０分の期間行って、第１のキャップ層２３２ａの酸化及び消費によりブロッキング酸化物層２３８を成長させ、これを、第２の電荷トラップ層２３０ｂの一部としてもよい。この酸化プロセスと同じ期間中に、第１のゲート酸化物の頂部層２４０ｂが、少なくとも１つのＭＯＳトランジスタの少なくともチャネル２１８を覆っている第２の領域２０８における第１のゲート酸化物の底部層２４０ａの上に成長する。一実施形態では、ＩＳＳＧのような第２のウェットラジカル酸化プロセスの後に、ブロッキング酸化物層２３８の厚さは約３０A〜４５Aとなる。これと同時に、第１のゲート酸化物の頂部層２４０ｂが、約１０５Aから約２００Aの厚さに成長してゲート酸化物層２４０の形成が完了する。代替実施形態では、第２段階のウェット高速ラジカル酸化は、化学蒸着（ＣＶＤ）のようなプロセスに換えてもよく、又は、酸化物がＮＶＭトランジスタのゲートスタック２３６とＭＯＳトランジスタの第１のゲート酸化物の底部層２４０ａとの両方の上に同時に成長又は堆積する限り、場合によっては、点火事象を用いてバッチ又はシングルウェハ処理チャンバ内で実行される他のラジカル酸化プロセスに、換えてもよい。一実施形態では、前述のような２段階の酸化プロセスの後、ＮＭＶトランジスタの頂部酸化物層２３８と、少なくとも１つのＭＯＳトランジスタのゲート酸化物層２４０との間の厚さの比は、おおよそ、１：２．３３（１０５ｎｍ／４５ｎｍ）〜１：６．６７（２００／３０ｎｍ）の範囲内となる。
一実施形態では、時間、温度、圧力、反応物等といった、第１段階のドライＲＴＯプロセス及び第２段階のウェットＩＳＳＧプロセスにおけるパラメータを制御することで、第１の領域２０６におけるＮＶＭトランジスタのブロッキング酸化物層２３８及び第２の領域２０８における少なくとも１つのＭＯＳトランジスタのゲート酸化物層２４０の目標とする厚さが達成される。
次の表は、提案の２段階の酸化プロセスの実装例を示す：
この例では、シリコン上に約１００Aの酸化物を成長させるドライＲＴＯプロセス（第１の酸化段階）は、ウェハ２０４上の第２の領域２０８に約９５Aの酸化物を成長させることができ、このプロセスは、窒化物又は酸窒化物である第１のキャップ層２３２ａにはほとんど影響を及ぼさない。シリコン上に通常７０Aの酸化物を成長させるウェットＩＳＳＧ（第２の酸化段階）は、ウェハ２０４上の第２の領域２０８に、一実施形態ではＨＶ Ｉ／Ｏゲート酸化物の目標とすることができる約１１５Aまでのゲート酸化物２４０の厚さを構築する。ＯＮＮＯ又はＯＮＯＮＯゲートスタック２３６の頂部酸化物層は、ウェットＩＳＳＧプロセス中のみ成長する。シリコン上の７０Aの酸化の場合に、約４５Aの酸化物は、第１のキャップ層２３２ａにおける窒化物を消費することで成長し、これは、ゲートスタック２３６の第２の電荷トラップ層２３０ｂとすることができる。一実施形態において、ＳＯＮＯＳの頂部酸化物の約４５Aの目標の厚さは、ＥＯＴ及びＶｔｓの要件を満たすのに望ましい。他の実施形態では、高速ドライ熱酸化及びラジカルウェット酸化のパラメータを調整して、１つのシングルプロセスでＮＶＭトランジスタ及びＭＯＳトランジスタのための頂部酸化物層を所望の厚さとすることができる。さらに、両方の酸化のために高速熱プロセスを使用することにより、分離構造２０２における誘電体のようなＳＴＩギャップ充填誘電体とＯＮＯスタックとの間の相互作用が最小限に抑えられる。それは、キャップ充填誘電体中の水分が出て、ＳＯＮＯＳデバイスのＶｔｓに影響を及ぼす、ＯＮＯの厚さに及ぶ影響を最小限に抑える。
一実施形態では、２つのゲート酸化工程は、シングルウェハツールで実行される。ドライ熱酸化及びウェットラジカル酸化プロセスは、例えばドライＲＴＯプロセスのための高速熱アニール（ＲＴＡ）シングルウェハツールと、その後のＩＳＳＧプロセスのためのＩＳＳＧシングルウェハツールといった、２つの異なるツールの何れかで行うことができる。代替的に、ドライ及びウェットＲＴＯは、１つのＩＳＳＧツールにおいて実行してもよい。この特別の実施形態では、酸化は、最初に、ウェハの温度を１００〜１１００℃の範囲に上昇させ、ドライＲＴＯプロセスを終えるのに必要な時間だけＯ２を流すことによって、実行される。続いて、ＩＳＳＧ酸化を開始するために、Ｈ２が導入される。２つの酸化工程の操作温度は、同じ値に維持するのが好適である。
一代替実施形態では、ドライＲＴＯ及びウェットＩＳＳＧ酸化工程の順序は、逆であってもよい。デバイスは、場合によっては、プラズマのような点火事象を用いて、バッチ又はシングルの何れかのウェハ処理シャンバ内でウェットＩＳＳＧ酸化を受け、ここで、頂部酸化物層２３８’が、ＮＶＭトランジスタのゲートスタック２３６と、少なくとも１つのＭＯＳトランジスタの少なくともチャネル２１８を覆っている第２の領域２０８における第１のゲート酸化物底部層２４０ａとの両方の上に、成長することができる。ウェットＩＳＳＧ酸化は、ＮＶＭトランジスタ２３６の頂部酸化物層２３８’が所望の厚さに達したときに、終了することができる。続いて、ドライＲＴＯ工程が開始し、ゲート酸化物２４０の複合厚さが所望の値に達するまで、第１のゲート酸化物底部層２４０ａ’の上に第１のゲート酸化物頂部層２４０ｂ’を成長させることができる。ドライＲＴＯ工程は、ウェットＩＳＳＧ酸化中に成長した、ＮＶＭトランジスタ２３６の頂部酸化物層２３８’の厚さにはほとんど影響を及ぼさない。
別の代替実施形態では、両方の酸化工程がＩＳＳＧプロセスで行われるので、両方の酸化工程は、ＮＶＭトランジスタのゲートスタック２３６の第１のキャップ層２３２ａを酸化する。この実施形態では、第１のＩＳＳＧ酸化工程の後に、フォトマスクを適用することで、ＮＶＭトランジスタ領域のゲートスタック２３６のみが、フォトレジストを用いて露出される。このフォトマスクを用いて、ＨＦエッチングが行われ、ＮＶＭトランジスタの第１のキャップ層２３２ａの上に成長した酸化物のみを除去して、窒化物の一部を消費する。エッチングプロセスの後、フォトレジストは除去され、ウェハは、第２のウェットＩＳＳＧプロセスを受けて、ＭＯＳトランジスタの残余のゲート酸化物２４０を形成し、また、所望の厚さに達するまで残余の第１のキャップ層２３２ａを消費することによってＮＶＭトランジスタの頂部酸化物層２３８も形成する。この特定の実施形態では、追加のフォトマスクを必要とする。
ある実施形態では、簡単に上述したように、ドライラジカルＲＴＯ工程及び／又はウェットラジカルＩＳＳＧ酸化工程を、バッチ炉で実行してもよい。これらの実施形態では、プロセスフローは同じであるが、各酸化において、ウェハのバッチ（１００〜１２５枚のウェハ）は、同時に酸化される。この実施形態では、ラジカル酸化のための可能なバッチ型ツールが利用可能であると仮定している。このスキームを成功させるためには、分離構造２０２及びＯＮＯスタックの誘電体のような、ギャップ充填誘電体は、含水量がゼロ又は最小限で、高品質である必要がある。
一実施形態では、第１の酸化工程中に成長した第１のゲート酸化物の底部層２４０ａと、第２の酸化工程中に成長した第１のゲート酸化物の頂部層２４０ｂとを含む、成長ゲート酸化物２４０は、ゲート酸化物の層２４０ａと２４０ｂとの間において、異なる化学量子論比及び／又は構造を、示してもよいし又は示さなくてもよい。
ある実施形態では、図２Ｊから２Ｎに示すように、本方法は、ＬＶ ＭＯＳトランジスタ２１２及びＨＶ ＭＯＳトランジスタ２１４の両方の製造を可能にするデュアルゲート酸化物プロセスフローをさらに含む。図２Ｊを参照すると、パターニングされたマスク層２４２が、ウェハ２４０の第１の領域２０６及び第２の領域２０８の上に形成される。パターニングされたマスク層は、標準的なリソグラフィ技術を使用してパターニングされるフォトレジスト層とすることができ、第２の領域２０８のチャネル２１８上に少なくとも１つの開口部２４４を含む。開口部２４４で露出した領域における第１のゲート酸化物層２４０は、犠牲酸化物層２３４の除去に関連して上述したのと同様の条件下で、ＢＯＥエッチングを用いることによりエッチングされ、その後、パターニングされたマスク層２４２は除去される。
図２Ｋを参照すると、ウェハ２０４は、ＨＶ ＭＯＳトランジスタの第１のゲート酸化物２４０及びゲートスタック２３６のブロッキング酸化物層２３８を保護するために、酸化物をエッチングしないウェットエッチングを用いて洗浄される。次に、ウェハ２０４は、例えば約１ｎｍから約３ｎｍまでの適切な厚さを有する薄い第２のゲート酸化物層２４６を成長させるために、熱酸化プロセスを受ける。ある実施形態では、第２のゲート酸化物層２４６は、例えばシリコン酸窒化物、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ハフニウムシリケート、ジルコニウムシリケート、ハフニウム酸窒化物、ハフニウムジルコニウム酸化物及びランタン酸化物のような、堆積層（図示せず）で覆うことができる。
図２Ｌを参照すると、ＮＶＭトランジスタ２２６のバイアス及びＭＯＳトランジスタ２１４，２１２の動作に適応させるのに適した任意の導電性材料又は半導電性材料のゲート層２４８が、ゲートスタック２３６、ＨＶ ＭＯＳトランジスタ２１４の第１のゲート酸化物層２４０及びＭＯＳトランジスタ２１２の第２のゲート酸化物層２４６の上に形成される。一実施形態では、ゲート層２４８は、物理的気相成長法によって形成され、金属含有材料から構成され、金属含有材料は、限定はされないが、金属窒化物、金属炭化物、金属シリサイド、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、ルテニウム、パラジウム、白金、コバルト及びニッケルを含むことができる。別の実施形態では、ゲート層は、ＣＶＤプロセスで形成され、単一ドープされたポリシリコン層から構成され、これは次に、ＮＶＭトランジスタとＭＯＳトランジスタ２１４，２１２との制御ゲートを形成するためにパターニングすることができる。
図２Ｍを参照すると、ゲート層２４８は、マスク層（図示せず）及び標準的なリソグラフィ技術を使用してパターニングされ、ブロッキング酸化物層２３８、第１のゲート酸化物層２４０及び第２のゲート酸化物層２４６の表面でエッチングを停止し、これにより、ＮＶＭトランジスタ２２６のゲートスタック２３６のためのゲート２５０、ＨＶ ＭＯＳトランジスタ２１４のためのゲート２５２、及び、ＭＯＳトランジスタ２１２のためのゲート２５４が形成される。
図１及び図２Ｎを参照すると、ＭＯＳトランジスタ２１２，２１４のゲート２５２及び２５４とＮＶＭトランジスタ２２６とに隣接する側壁スペーサ２５６を形成するために、第１のスペーサ層が堆積され、且つエッチングされ、１つ以上の軽ドープドレイン拡張部（ＬＤＤ２５８）が、１つ以上のＭＯＳトランジスタ２１２，２１４の側壁スペーサ２５６に隣接し、且つ延在するように注入される（ステップ１１２）。
次に、ＳＯＮＯＳ ＬＤＤマスクがウェハ２０４の上に形成され、軽ドープドレイン拡張部（ＬＤＤ２６０）が、ＮＶＭトランジスタ２２６に隣接して注入される。最後に、第２のスペーサ層が、ＮＶＭトランジスタ２２６のゲートスタック２３６に隣接する第２の側壁スペーサ２６２を形成するために、堆積され、且つエッチングされる（ステップ１１４）。
１つ以上の代替実施形態では、図１から図２Ｎで図示し、説明したような製造ステップは、基本の集積ＣＭＯＳプロセスにおけるＳＯＮＯＳベースのＮＶＭトランジスタ２２６ベースの代わりに又はこれに追加して、フローティングゲートベースのＮＶＭトランジスタを製造するように適合又は変更してもよい。
図１及び２Ｏを参照すると、ＮＶＭトランジスタ２２６、ＨＶ ＭＯＳトランジスタ２１４及びＬＶ ＭＯＳトランジスタ２１２が実質的に完成する場合、ソース及びドレイン注入が行われて、全てのトランジスタのソース及びドレイン領域２６４が形成され、さらにシリサイドプロセスが実行される（ステップ１１４）。図示のように、シリサイド領域２６６は、露出したゲート２５０、２５２及び２５４と露出したソース及びドレイン領域２４０との上に形成してもよい。シリサイドプロセスは、典型的には、前洗浄エッチング、コバルト又はニッケル金属堆積、アニール及びウェットストリップを含む、当該技術分野で一般的に用いられるものであってよい。
図１及び図２Ｏを参照すると、埋め込み型又は一体形成型ＳＯＮＯＳベースのＮＶＭトランジスタ及びＭＯＳトランジスタを含むメモリセルを製造する方法は、随意的に、応力誘起層又は構造２６８を形成するステップをさらに含み（ステップ１１８）、応力誘起層又は構造２６８は、例えば、データ保持率を高めるため及び／又はプログラミング時間及び効率を改善するために、ＮＶＭトランジスタ２２６のゲートスタック２３６上の応力誘起窒化物層である。特に、ＮＶＭトランジスタ２２６の電荷トラップ層２３０内への応力の誘起は、そこに形成される電荷トラップのエネルギーレベルを変化させ、これにより、電荷トラップ層の電荷保持率を高める。加えて、ＮＶＭトランジスタ２２６のチャネル２２４が形成されるウェハの領域の近く、好適にはその領域を囲む、ウェハ２０４の表面内又は上に応力誘起構造２６８を形成することは、バンドギャップを低減させ、歪の種類に応じて、キャリア移動度を高める。例えば、ウェハ２０４の結晶格子の原子間距離を伸ばす引っ張り歪みは、電子の移動度を高め、Ｎ型トランジスタをより高速にする。原子間距離を縮める圧縮歪みは、正孔の移動度を高めることで、Ｐ型トランジスタに同様の効果をもたらす。これらの歪み誘発因子の両方、すなわち、バンドギャップの低減及びキャリアの移動度の増大は、結果として、ＮＶＭトランジスタ２２６のプログラミングをより速く、より効率的にする。
応力誘起構造２６８は、高アスペクト比プロセス（ＨＡＲＰ（登録商標））酸化プロセスを使用して形成されるプレメタル誘電体（ＰＭＤ）層、プラズマ強化化学気相成長（ＰＥＣＤ）を使用して形成される圧縮又は引っ張り窒化物層、又は、ビス・ターシャル・ブチル・アミノ・シラン（ＢＴＢＡＳ）窒化物層を含むことができる。
特定の実施形態では、図２Ｏに示すように、応力誘起構造２６８は、ＭＯＳトランジスタのチャネル内に歪みを誘発するために、１つ以上のＭＯＳトランジスタの上に形成してもよい。
最後に、標準的又はベースラインのＣＭＯＳプロセスフローは、フロントエンドデバイスの製造が実質的に完了するまで続行し（ステップ１２０）、図２Ｏに示す構造を産出する。図２Ｏは、図１及び図２Ａ〜２Ｎの方法に従い製造された埋め込み型のＳＯＮＯＳベースのＮＶＭトランジスタ及びＭＯＳトランジスタを含む完成メモリセルの一部の断面を示すブロック図である。
従って、埋め込み型又は一体形成型のＳＯＮＯＳベースのＮＶＭトランジスタ及びＭＯＳトランジスタを含むメモリセル及びその製造方法の実施形態を説明した。本開示を特定の例示的な実施形態を参照して説明したが、本開示の精神及び範囲を逸脱することなく、これらの実施形態に多様な修正及び変形を加え得ることが明らかであろう。従って、本明細書及び図面は、制限的な意味というよりむしろ、例示的なものと見なされる。
本開示の要約は、読者が技術的な開示の一以上の実施形態の本質を直ぐに把握することを可能にする要約を要求する、３７ Ｃ．Ｆ．Ｒ．§１．７２（ｂ）に準拠するために提供される。それは、クレームの範囲又は意味の解釈又は制限のために使用されないという理解の下で提供される。加えて、前述の詳細な説明において、開示を合理化する目的で、多様な特徴が単一の実施形態で一緒にグループ化されていることが理解されたい。本開示の方法は、主張する実施形態が、各請求項に記載される表現よりも、多くの特徴を要求するという意図を反映するものと解釈すべきではない。むしろ、次の特許請求の範囲が反映するように、本発明の主題は、単一の開示の実施形態の全ての特徴よりも少ないことにある。従って、以下の特許請求の範囲は、各請求項が分離された実施形態として自立して、詳細な説明へ組み込まれる。
一実施形態の説明での言及は、実施形態に関連して説明される特定の特徴、構造又は特徴が、回路又は方法の少なくとも１つの実施形態に含まれることを意味する。本明細書の多様な箇所での一実施形態との用語の出願は、全て同一の実施形態を示す必要はない。
前述の明細書では、発明は、その特定の例示的な実施形態を参照して説明された。しかしながら、多様な修正及び変更が、添付の特許請求の範囲に記載される本発明の広い精神及び範囲から逸脱することなく、成され得ることが明らかであろう。従って、明細書及び図面は、限定的なものではなく、例示的ものとであると考慮されるべきである。

Claims (16)

  1. ウェハ上に誘電体スタックを形成するステップであって、前記誘電体スタックは、ウェハ上のトンネル誘電体層と、電荷トラップ層と、該電荷トラップ層を覆うキャップ層とを含む、誘電体スタックの形成ステップと、
    前記ウェハの第２の領域における前記誘電体スタックを同時に除去しつつ、前記ウェハの第１の領域に不揮発性メモリ（ＮＶＭ）トランジスタの不揮発性（ＮＶ）ゲートスタックを形成するために前記誘電体スタックをパターニングするステップと、
    前記ＮＶゲートスタックの前記キャップ層の少なくとも第１の部分を同時に酸化して、ブロッキング酸化物層を形成し、且つ前記第２の領域における少なくとも１つの金属−酸化物−半導体（ＭＯＳ）トランジスタのゲート酸化物層を形成するために、２段階のゲートの酸化プロセスを実行するステップと、を含み、
    前記ゲート酸化プロセスの第１の酸化工程は、高速熱酸化（ＲＴＯ）プロセスを含み、前記ゲート酸化プロセスの第２酸化工程は、ウェット・インサンチュ蒸気生成（ＩＳＳＧ）プロセスを含み、
    前記少なくとも１つのＭＯＳトランジスタの前記ゲート酸化物層は、前記２段階のゲート酸化プロセスの第１の酸化工程と第２の酸化工程の２つの工程で形成され、
    前記ブロッキング酸化物層は、前記第２の酸化工程で形成される、方法。
  2. 前記２段階のゲート酸化プロセスを実行するステップの後に、前記ＮＶゲートスタックの前記ブロッキング酸化物層の厚さと、前記少なくとも１つのＭＯＳトランジスタの前記ゲート酸化物層との間の厚さの比は、おおよそ、１：２．３３〜１：６．６７の範囲内である、請求項１に記載の方法。
  3. 前記ゲート酸化プロセスの前記第２の酸化工程は、前記第１の酸化工程の後、直ぐに実行される、請求項１に記載の方法。
  4. 前記ゲート酸化プロセスの前記第１の酸化工程中、前記ＮＶゲートスタックの前記キャップ層の前記少なくとも第１の部分は、化学量論的及び化学的の両方で実質的に変化しないままである、請求項１に記載の方法。
  5. 前記ゲート酸化プロセスの前記第１の酸化工程の後、前記少なくとも１つのＭＯＳトランジスタの前記ゲート酸化物層は、第１の厚さに成長し、
    前記ゲート酸化プロセスの前記第２の酸化工程中、前記ゲート酸化物層は、第２の厚さまで成長し続け、前記第２の厚さは前記第１の厚さよりも大きい、請求項３に記載の方法。
  6. 前記第１及び第２の酸化工程の少なくとも１つは、シングルウェハ処理チャンバ又はバッチウェハ処理チャンバ内で実行される、請求項１に記載の方法。
  7. 前記ゲート酸化プロセスの前記第１及び第２の酸化工程の完了後、前記ＮＶＭトランジスタの前記ブロッキング酸化物層はおおよそ３０Å〜４５Åの範囲内の厚さに達し、一方で、前記少なくとも１つのＭＯＳトランジスタの前記ゲート酸化物層は、おおよそ１０５Å〜２００Åの範囲内の前記第２の厚さに達する、請求項５に記載の方法。
  8. 前記誘電体スタックは、前記キャップ層の頂部に堆積される犠牲酸化物層をさらに備え、
    前記キャップ層は、窒化物又は酸窒化物層を含み、前記第１の部分と第２の部分とに分けられ、
    前記第２の部分は、前記第１の部分の上に堆積され、
    前記ＮＶゲートスタックの前記ブロッキング酸化物層は、前記キャップ層の少なくとも前記第１の部分を消費することで形成される、請求項１に記載の方法。
  9. 前記２段階のゲート酸化プロセスを実行するステップの前に、本方法は、
    前記ウェハの表面上に残存する酸化物を同時に除去して、前記第２の領域の前記ウェハの前記表面を露出させながら、前記ＮＶゲートスタックの前記キャップ層の前記犠牲酸化物層及び少なくとも前記第２の部分を除去するために、ゲート酸化物（ＧＯＸ）前洗浄プロセスを実行するステップをさらに含み、
    前記キャップ層の前記第２の部分は、前記キャップ層の前記第２の部分の除去を容易にするために、前記第１の部分に対して酸素リッチな組成を含む、請求項８に記載の方法。
  10. 前記ウェハ上に誘電体スタックを形成するステップの前に、本方法は、
    前記ＮＶＭトランジスタのチャネルを形成するために、前記ウェハの前記第１の領域に、インジウムをおおよそ５×１０１１ｍ−２〜１×１０１３ｃｍ−２の範囲内のドーズ量で注入するステップをさらに含む、請求項１に記載の方法。
  11. 前記ゲート酸化プロセスの前記第１及び第２の酸化工程は、ＩＳＳＧ処理チャンバ内で両方とも実行され、且つおおよそ８００℃〜１１００℃の範囲内の温度に曝され、
    前記第１の酸化工程中には、酸素のみが前記ＩＳＳＧ処理チャンバへ導入され、
    前記第２の酸化工程中には、酸素と水素の両方が、前記ＩＳＳＧ処理チャンバへ導入される、請求項１に記載の方法。
  12. 前記第１及び第２の酸化工程の両方はＩＳＳＧプロセスであり、
    前記２段階のゲート酸化プロセスを実行するステップにおける、前記第１の酸化工程の実行と前記第２の酸化工程の実行との間に、本方法は、
    前記第１の酸化工程中に前記ＮＶゲートスタックの前記キャップ層の前記第１の部分の一部を酸化することで形成された第１のブロッキング酸化物層のみを露出させるために開口部をパターニングするステップと、
    前記ＮＶゲートスタックにおける前記第１のブロッキング酸化物層を除去するステップと、をさらに含む、請求項１に記載の方法。
  13. ウェハを、複数の第１の領域と複数の第２の領域とに分けるステップと、
    前記ウェハに誘電体スタックを形成するステップであって、前記誘電体スタックは、前記ウェハ上の底部の酸化物層と、多層の電荷トラップ膜と、該多層の電荷トラップ膜を覆う底部及び頂部の窒化物キャップ層と、頂部の犠牲酸化物層とを含む、誘電体スタックの形成ステップと、
    各前記第２の領域における前記誘電体スタックを同時に除去しつつ、各前記第１の領域にシリコン-酸化物-窒化物-酸化物-シリコン（ＳＯＮＯＳ）トランジスタの不揮発性（ＮＶ）ゲートスタックを形成するために前記誘電体スタックをパターニングするステップと、
    ドライＲＴＯプロセス及びウェットラジカルＩＳＳＧプロセスを含む２段階のゲート酸化プロセスを実行するステップと、
    を含む方法であって、
    前記ドライＲＴＯプロセスは、各前記第２の領域に、少なくとも１つの金属−酸化物−半導体（ＭＯＳ）トランジスタの第１のゲート酸化物層を形成し、
    前記ウェットラジカルＩＳＳＧプロセスは、少なくとも前記底部の窒化物のキャップ層を同時に酸化して、各前記第１の領域における前記ＮＶゲートスタックのための頂部の酸化物層を形成するために、前記ドライＲＴＯプロセスの後に直ぐに実行され、且つ各前記第２の領域における前記少なくとも１つの金属−酸化物−半導体（ＭＯＳ）トランジスタの前記第１のゲート酸化物層上に酸化物層を形成し続け、該酸化物層の厚さを増やす、方法。
  14. 前記２段階のゲート酸化プロセスを実行するステップの後に、前記ＮＶゲートスタックの頂部の酸化物層と前記少なくとも１つのＭＯＳトランジスタの前記第１のゲート酸化物層との間の厚さの比は、おおよそ、１：２．３３〜１：６．６７の範囲内である、請求項１３に記載の方法。
  15. 集積相補型金属-酸化物-半導体（ＣＭＯＳ）プロセスフローにおいてＳＯＮＯＳトランジスタのブロッキング酸化物層の厚さを制御するための方法であって、該方法は、
    ウェハを、第１の領域と第２の領域とに分けるステップと、
    前記第１の領域に少なくとも１つのＳＯＮＯＳトランジスタを形成するステップであって、各ＳＯＮＯＳトランジスタは第１の実用厚さを有する前記ブロッキング酸化物層を含む、ＳＯＮＯＳトランジスタの形成ステップと、
    前記第２の領域に少なくとも１つのＭＯＳトランジスタを形成するステップであって、該少なくとも１つのＭＯＳトランジスタは、高電圧（ＨＶ）ＭＯＳトランジスタを含み、該ＨＶＭＯＳトランジスタは、第２の実用厚さを有するゲート酸化物層を含む、ＭＯＳトランジスタの形成ステップと、を含み、
    前記少なくとも１つのＳＯＮＯＳトランジスタ及び前記少なくとも１つのＭＯＳトランジスタは、同時に形成され、
    前記ＳＯＮＯＳトランジスタのそれぞれの前記ブロッキング酸化物層及び前記ＨＶＭＯＳトランジスタの前記ゲート酸化物層は、２段階の酸化プロセスにて同時に形成され、該酸化プロセスは、
    前記ＨＶＭＯＳトランジスタの前記ゲート酸化物層を第１の厚さに成長させるためのドライＲＴＯプロセスと、
    前記少なくとも１つのＳＯＮＯＳトランジスタの前記ブロッキング酸化物層の厚さが前記第１の実用厚さに近い厚さになるまでブロッキング酸化物層を同時に形成し、且つ前記ＨＶＭＯＳトランジスタの前記ゲート酸化物層の上に酸化物層を第２の厚さまで成長させ続けるためのウェットラジカルＩＳＳＧプロセスと、を含み、
    前記第２の厚さは、前記第１の厚さよりも大きく、前記ＨＶＭＯＳトランジスタの前記第２の実用厚さに達する、方法。
  16. 前記少なくとも１つのＳＯＮＯＳトランジスタの前記ブロッキング酸化物層の前記第１の実用厚さは、おおよそ３０Å〜４５Åの範囲内であり、その一方で、前記ＨＶＭＯＳトランジスタの前記ゲート酸化物層の前記第２の実用厚さは、おおよそ１０５Å〜２００Åの範囲内であり、前記ブロッキング酸化物層の前記第１の実用厚さと前記ゲート酸化物層の前記第２の実用厚さとの間の比は、おおよそ１：２．３３〜１：６．６７の範囲内である、請求項１５に記載の方法。
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