KR20110039114A - 비휘발성 메모리 소자 - Google Patents
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Abstract
본 발명은, 서로 다른 영역 상에 형성되고 서로 다른 구조를 가지는 게이트 구조물들을 동일한 공정에서 형성하여 제조된 비휘발성 메모리 소자를 제공한다. 본 발명의 일실시예에 따른 비휘발성 메모리 소자는, 셀 영역과 주변 영역을 포함하는 반도체 층; 반도체 층의 셀 영역 상에 형성되고, 터널링 절연층 및 제1 내지 제3 블록킹 절연층을 포함하는 셀 영역 게이트 구조물; 및 반도체 층의 주변 영역 상에 형성되고, 터널링 절연층과 동일한 물질을 포함하는 제1 주변 절연층 및 제3 블록킹 절연층과 동일한 물질을 포함하는 제2 주변 절연층을 포함하는 주변 영역 게이트 구조물;을 포함한다.
비휘발성 메모리 소자, 주변 영역 게이트 구조물, 블록킹 절연층, 고유전율
Description
본 발명은 비휘발성 메모리 소자에 관한 것으로서, 더욱 상세하게는, 서로 다른 영역 상에 형성되고 서로 다른 구조를 가지는 게이트 구조물들을 동일한 공정에서 형성하여 제조된 비휘발성 메모리 소자에 관한 것이다.
비휘발성 메모리 반도체 장치는 셀 영역에 형성된 셀 영역 게이트 구조물 및 주변 영역에 형성된 주변 영역 게이트 구조물을 포함한다. 상기 셀 영역 게이트 구조물은 전하 저장층을 더 포함하며, 이에 따라 상기 셀 영역 게이트 구조물과 상기 주변 영역 게이트 구조물은 서로 다른 영역 상에 형성되며, 또한 서로 다른 구조를 가지며, 별개의 공정을 통하여 형성되는 것이 일반적이다.
본 발명이 이루고자 하는 기술적 과제는, 서로 다른 영역 상에 형성되고 서로 다른 구조를 가지는 셀 영역 게이트 구조물과 주변 영역 게이트 구조물을 동일한 공정에서 형성하여 제조된 비휘발성 메모리 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는, 셀 영역과 주변 영역을 포함하는 반도체 층; 상기 반도체 층의 상기 셀 영역 상에 형성되고, 터널링 절연층 및 제1 내지 제3 블록킹 절연층을 포함하는 셀 영역 게이트 구조물; 및 상기 반도체 층의 상기 주변 영역 상에 형성되고, 상기 터널링 절연층과 동일한 물질을 포함하는 제1 주변 영역 절연층 및 상기 제3 블록킹 절연층과 동일한 물질을 포함하는 제2 주변 영역 절연층을 포함하는 주변 영역 게이트 구조물;을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 제1 주변 영역 절연층과 상기 제2 영역 주변 절연층은 주변 게이트 절연층을 형성할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제3 블로킹 절연층의 두께는 상기 제2 주변 영역 절연층의 두께와 동일할 수 있다. 또한, 상기 제2 블록킹 절연층의 두께는 상기 제3 블록킹 절연층의 두께와 동일하거나 또는 클 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제2 블록킹 절연층 및 상기 제3 블록킹 절연층은 고유전율 유전물을 포함할 수 있다. 또한, 상기 제2 블록킹 절연층 과 상기 제3 블록킹 절연층은 동일한 물질을 포함하거나 또는 서로 다른 물질을 포함할 수 있다. 또한, 상기 제2 블록킹 절연층, 상기 제3 블록킹 절연층, 또는 이들 모두는 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlO), 란탄 하프늄 산화물(LaHfO), 하프늄 알루미늄 산화물(HfAlO), 및 프라세오디뮴 산화물(Pr2O3) 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 주변 영역은 저전압 주변 영역과 고전압 주변 영역을 포함할 수 있다. 또한, 상기 고전압 주변 영역은 상기 반도체 층과 상기 제1 주변 영역 절연층 사이에 버퍼 절연층을 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제3 블로킹 절연층과 상기 제2 주변 영역 절연층은 동일한 공정에서 형성될 수 있다. 또한, 상기 터널링 절연층의 두께는 상기 제1 주변 영역 절연층의 두께와 동일할 수 있다. 또한, 상기 제1 블록킹 절연층은 실리콘 산화물을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제3 블록킹 절연층 상에 셀 영역 게이트 전극층을 더 포함할 수 있고, 상기 제2 주변 절연층 상에 주변 영역 게이트 전극층을 더 포함할 수 있다. 또한, 상기 셀 영역 게이트 전극층과 상기 주변 영역 게이트 전극층은 동일한 공정에서 형성될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 셀 영역은 상기 터널링 절연층과 상기 제1 블록킹 절연층 사이에 전하 저장층을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는, 제1 영역과 제2 영역을 포함하는 반도체 층; 상기 반도체 층의 상기 제1 영역 상에 형성되고, 복수의 제1 영역 절연층들을 포함하는 제1 영역 게이트 구조물; 및 상기 반도체 층의 상기 제2 영역 상에 형성되고, 상기 제1 영역 절연층들의 적어도 하나 이상의 층들을 포함하는 제2 영역 절연층을 포함하는 제2 영역 게이트 구조물;을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 제1 영역 절연층들과 상기 제2 영역 절연층들은 고유전율 유전물을 포함하는 고유전율 절연층을 공통으로 포함할 수 있다. 또한, 상기 제1 영역 절연층들과 상기 제2 영역 절연층들에 공통으로 포함된 고유전율 절연층은 상기 제1 영역과 상기 제2 영역에 대하여 동일한 두께일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는, 셀 영역과 주변 영역을 포함하는 반도체 층; 상기 반도체 층의 상기 셀 영역 상에 형성되고, 터널링 절연층, 전하 저장층, 제1 내지 제3 블록킹 절연층, 및 게이트 전극층을 포함하는 셀 영역 게이트 구조물; 및 상기 반도체 층의 상기 주변 영역 상에 형성되고, 상기 터널링 절연층, 상기 제3 블록킹 절연층, 및 상기 게이트 전극층을 포함하는 주변 영역 게이트 구조물;을 포함한다.
본 발명의 비휘발성 메모리 소자의 제조 방법은, 서로 다른 영역 상에 형성 되고 서로 다른 구조를 가지는 셀 영역 게이트 구조물과 주변 영역 게이트 구조물을 동일한 공정에서 형성할 수 있다. 또한, 상기 주변 영역 게이트 구조물은 얇은 두께의 고유전율 절연층을 포함함으로써, 상기 절연층 내의 정공 트랩핑을 방지할 수 있다. 또한, 셀 영역과 주변 영역에 게이트 구조물들을 동일한 공정에서 형성할 수 있고, 상기 게이트 구조물들은 서로에 대하여 종래에 비하여 작은 단차를 가진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재 되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리의 블록도(block diagram)이다.
도 1을 참조하면, 비휘발성 메모리는 메모리 셀 어레이(Memory Cell Array, 10), 페이지 버퍼(page buffer, 20), Y-게이팅 회로(Y-Gating Circuitry, 30), 제어 및 디코더 회로(Control/Decoder Circuitry, 40)를 구비할 수 있다.
상기 메모리 셀 어레이(10)는 복수의 메모리 블록들(memory blocks)을 포함할 수 있고, 상기 각 메모리 블록은 복수의 비휘발성 메모리 셀들을 포함할 수 있다. 상기 비휘발성 메모리 셀들은 플래쉬 메모리 셀들일 수 있고, 나아가 NAND 플 래쉬 메모리 셀들 또는 NOR 플레쉬 메모리 셀들일 수 있다. 상기 페이지 버퍼(20)는 상기 메모리 셀 어레이(10)에 기록될 데이터, 또는 상기 메모리 셀 어레이(10)로부터 독출된 데이터를 임시적으로 저장할 수 있다. 상기 Y-게이팅 회로(30)는 상기 페이지 버퍼(20)에 저장된 데이터를 전송할 수 있다. 상기 제어 및 디코더 회로(40)는 외부로부터 커맨드(command, CMD) 및 어드레스를 입력 받아, 상기 메모리 셀 어레이(10)에 데이터를 기입 또는 상기 메모리 셀 어레이(10)로부터 데이터를 독출하기 위한 제어신호를 출력하고, 어드레스(address)를 디코딩(decoding)할 수 있다. 상기 제어 및 디코더 회로(40)는 상기 페이지 버퍼(20)에 데이터 입출력을 위한 제어신호를 출력할 수 있고, 상기 Y-게이팅 회로(30)에 어드레스 정보를 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리의 메모리 셀 어레이의 일부를 나타낸 레이아웃도로서, 도 1을 참조하여 설명한 메모리 셀 어레이(10)의 일부를 나타낼 수 있다. 도 3a 및 도 3b는 도 2의 절단선들 IIIa - IIIa' 및 IIIb- IIIb'를 따라 각각 취해진 단면도들이다.
도 2, 도 3a 및 도 3b를 참조하면, 메모리 셀 어레이(10)는 반도체 층(100) 내에 형성된 소자분리영역(102c)에 의해 정의된 다수개의 활성영역들(Act)을 구비할 수 있다. 반도체 층(100)은 기판 및/또는 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI)층 등을 포함할 수 있다. 상기 활성영역들(Act)은 라인 형상으로서 서로 평행할 수 있다.
상기 활성영역들(Act) 상에 상기 활성영역들(Act)의 상부를 가로지르는 스트링 선택 라인(String Selection Line, SSL) 및 접지 선택 라인(Ground Selection Line, GSL)이 위치할 수 있다. 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)의 사이에 상기 활성영역들(Act)의 상부를 가로지르는 다수개의 워드라인들(WL1, WL2, WLn-1, WLn)이 배치될 수 있다. 상기 스트링 선택 라인(SSL), 상기 접지 선택 라인(GSL) 및 상기 워드라인들(WL1, WL2, WLn-1, WLn)은 서로 평행할 수 있다. 상기 워드라인들(WL1, WL2, WLn-1, WLn), 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)의 양측에 인접한 활성영역들에 불순물 영역들(101)이 각각 형성될 수 있다. 그 결과, 직렬로 연결된 스트링 선택 트랜지스터, 셀 트렌지스터들 및 접지 선택 트랜지스터가 형성된다. 상기 스트링 선택 트랜지스터, 상기 접지 선택 트랜지스터 및 그들 사이에 위치하는 셀 트랜지스터들은 하나의 단위 메모리 블록을 구성할 수 있다. 상기 스트링 선택 라인(SSL)에 인접하고 상기 접지 선택 라인(GSL)의 반대편에 위치한 활성영역들(101)은 각 스트링 선택 트랜지스터의 드레인 영역으로 정의될 수 있다. 또한, 상기 접지 선택 라인(GSL)에 인접하고 상기 스트링 선택 라인(SSL)의 반대편에 위치한 활성영역들(101)은 접지 선택 트랜지스터의 소스 영역으로 정의될 수 있다.
워드라인(WL1, WL2, WLn-1, WLn) 각각은 반도체 층(100) 상에 차례로 적층된 터널링 절연층(tunneling insulating layer, 110c), 전하 저장층(charge storage layer, 120c), 블로킹 절연층(blocking insulating layer, 130c), 및 셀 영역 게이트 전극층(140c)을 포함할 수 있다. 또한, 도시되지는 않았지만, 워드라인(WL1, WL2, WLn-1, WLn) 각각은 셀 영역 게이트 전극층(140c) 상에 셀 영역 장벽 도전막(barrier conductive layer) 및/또는 워드라인 도전막을 더 구비할 수 있다.
터널링 절연층(110c) 및 전하 저장층(120c)은 워드라인(WL1, WL2, WLn-1, WLn)의 방향으로 인접하는 셀 트랜지스터들 별로 분리될 수 있다. 이 경우, 소자분리영역(102c)의 상부면과 전하 저장층(120c)의 상부면은 실질적으로 동일한 레벨을 가질 수 있다. 터널링 절연층(110c)은 실리콘 산화층일 수 있다. 전하 저장층(120c)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 한편, 블로킹 절연층(130c)은 워드라인(WL1, WL2, WLn-1, WLn)의 방향으로 인접하는 셀 트랜지스터들에 공유될 수 있다. 또한, 블로킹 절연층(130c)은 다중층으로 형성될 수 있다. 즉, 블로킹 절연층(130c)은 제1 내지 제3 블록킹 절연층(132c, 134c, 136c)을 포함할 수 있다. 제1 블록킹 절연층(132c)은 예를 들어 실리콘 산화물을 포함할 수 있고, 제2 블록킹 절연층(134c) 및 제3 블록킹 절연층(136c)은 각각 고유전율(high-k) 유전물을 포함할 수 있다. 블로킹 절연층(130c)에 대하여는 하기에 상세하게 설명하기로 한다. 터널링 절연층(110c) 및 전하 저장층(120c), 블로킹 절연층(130c), 및 셀 영역 게이트 전극층(140c)의 측벽들 상에 스페이서(150c)가 배치될 수 있다. 스페이서(150c)는 다중층으로 구성될 수 있다.
스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 상술한 바와 같이 워드라인(WL1, WL2, WLn-1, WLn)과 동일한 적층 구조를 가질 수 있다. 통상적으로 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 폭은 워드라인(WL1, WL2, WLn-1, and WLn)의 폭에 비하여 클 수 있다. 그러나, 이는 예시적이며, 본 발명은 반드시 이 에 한정되는 것은 아니다.
워드라인들(WL1, WL2, WLn-1, WLn), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 덮는 제1 층간 절연막(160c)이 제공된다. 제1 층간 절연막(160c)을 관통하여 접지 선택 라인(GSL)의 소스 영역에 접속하는 공통 소스 라인(Common Source Line, CSL)이 제공된다. 공통 소스 라인(CSL)은 접지 선택 라인(GSL)과 평행하게 형성될 수 있다. 제1 층간 절연막(160c) 상에 제2 층간 절연막(170c)이 제공될 수 있다. 제2 층간 절연막(170c) 및 제1 층간 절연막(160c)을 관통하여 스트링 선택 라인(SSL)의 드레인 영역에 접속하는 비트라인 플러그(BC)가 제공될 수 있다. 제2 층간 절연막(170c) 상에 비트라인 플러그(BC)에 접속하면서 워드라인들(WL1, WL2, WLn-1, WLn)의 상부를 가로지르는 비트라인들(BL1, BL2, BLn-1, BLn)이 배치될 수 있다. 비트라인들(BL1, BL2, BLn-1, BLn)은 활성영역들(Act)과 평행하게 배치될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리의 메모리 셀 어레이의 일부를 나타낸 레이아웃도이다. 본 실시예에 따른 메모리 셀 어레이는 NOR 형 플래쉬 메모리일 수 있다. 도 5는 도 4의 절단선 Ⅴ-Ⅴ'를 따라 취해진 단면도이다.
도 4 및 도 5를 참조하면, 반도체 층(200) 내에 형성된 소자분리막에 의해 활성영역이 정의된다. 상기 활성영역은 서로 평행한 복수개의 공통 소스 라인 활성영역들(SLA) 및 상기 공통 소스 라인 활성영역들(SLA)을 가로지르도록 배치된 복수개의 셀 활성영역들(CA)을 포함한다.
각각의 셀 활성영역(CA)의 상부에 서로 이격된 한 쌍의 워드라인들(WL)이 배치된다. 워드라인들(WL)은 공통 소스 라인 활성영역들(SLA)에 각각 인접하도록 배치된다. 한 쌍의 워드라인들(WL) 사이에 노출된 셀 활성영역(CA) 및 공통 소스 라인 활성영역(SLA) 내에 불순물 영역들(201)이 형성된다. 그 결과, 각각의 셀 활성영역(CA) 상에 한 쌍의 셀 트랜지스터들이 정의될 수 있다. 셀 활성영역(CA) 내에 형성된 불순물 영역은 드레인 영역(D)으로 정의되고, 공통 소스 라인 활성영역(SLA) 내에 형성된 불순물 영역은 공통 소스 영역(CS)로 정의될 수 있다.
워드라인(WL) 각각은 반도체 층(200) 상에 차례로 적층된 터널링 절연층(210c), 전하 저장층(220c), 블로킹 절연층(230c), 및 셀 영역 게이트 전극층(240c)을 포함할 수 있다. 또한, 도시되지는 않았지만, 워드라인(WL) 각각은 셀 영역 게이트 전극층(240c) 상에 장벽 도전막 및/또는 워드라인 도전막을 더 구비할 수 있다. 터널링 절연층(210c), 전하 저장층(220c), 블로킹 절연층(230c), 및 셀 영역 게이트 전극층(240c)은 도 2, 도 3a 및 도 3b를 참조하여 설명한 실시예의 터널링 절연층(110c), 전하 저장층(120c), 블로킹 절연층(130c), 및 셀 영역 게이트 전극층(140c)과 각각 실질적으로 동일할 수 있다. 또한, 블로킹 절연층(230c)은 다중층으로 형성될 수 있다. 즉, 블로킹 절연층(230c)은 제1 내지 제3 블록킹 절연층(232c, 234c, 236c)을 포함할 수 있다. 제1 블록킹 절연층(232c)은 예를 들어 실리콘 산화물을 포함할 수 있고, 제2 블록킹 절연층(234c) 및 제3 블록킹 절연층(236c)은 각각 고유전율(high-k) 유전물을 포함할 수 있다. 블로킹 절연층(230c)에 대하여는 하기에 상세하게 설명하기로 한다. 터널링 절연층(210c) 및 전하 저장층(220c), 블로킹 절연층(230c), 및 셀 영역 게이트 전극층(240c)의 측벽들 상에 스페이서(250c)가 배치될 수 있다. 스페이서(250c)는 다중층으로 구성될 수 있다.
워드라인들(WL)을 덮는 층간 절연막(260)이 제공될 수 있다. 층간 절연막(260)을 관통하여 드레인 영역(D)에 접속하는 비트라인 플러그(BC)가 제공될 수 있다. 층간 절연막(260) 상에 비트라인 플러그(BC)에 접속하면서 워드라인들(WL)의 상부를 가로지르는 비트라인들(BL)이 배치될 수 있다. 비트라인(BL)은 셀 활성영역들(CA)과 평행하게 배치될 수 있다.
도 6은 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자를 도시하는 단면도이다.
도 6을 참조하면, 일부 실시예들에 따른 비휘발성 메모리 소자는, 반도체 층(100) 상에 각각 형성된 셀 영역 게이트 구조물(GC) 및 주변 영역 게이트 구조물(GL, GH)을 포함할 수 있다. 반도체 층(100)은 셀 영역(1)과 주변 영역(2, 3)을 포함한다. 주변 영역(2, 3)은 저전압 주변 영역(2) 및 고전압 주변 영역(3)을 포함할 수 있다. 주변 영역 게이트 구조물(GL, GH)은 저전압 주변 영역 게이트 구조물(GL) 및 고전압 주변 영역 게이트 구조물(GH)을 포함할 수 있다. 본 명세서에서, 저전압 주변 영역(2)은 상대적으로 낮은 전압을 필요로 하는 트랜지스터가 형성되는 영역이고, 고전압 주변 영역(3)은 상대적으로 높은 전압을 필요로 하는 트랜지스터가 형성되는 영역으로 정의하기로 한다.
셀 영역 게이트 구조물(GC)은 반도체 층(100)의 셀 영역(1) 상에 형성된다. 셀 영역 게이트 구조물(GC)은 터널링 절연층(110c), 전하 저장층(120c), 블록킹 절연층(130c), 및 셀 영역 게이트 전극층(140c)을 포함할 수 있다. 블록킹 절연층(130c)은 제1 내지 제3 블록킹 절연층(132c, 134c, 136c)을 포함할 수 있다. 제1 블록킹 절연층(132c)은 실리콘 산화물을 포함할 수 있다. 제2 블록킹 절연층(134c) 및 상기 제3 블록킹 절연층(136c)은 고유전율(high-k) 유전물을 포함할 수 있고, 동일한 물질을 포함하거나 또는 서로 다른 물질을 포함할 수 있다. 또한, 제2 블록킹 절연층(134c)의 두께는 상기 제3 블록킹 절연층(136c)의 두께와 동일하거나 또는 더 클 수 있다.
저전압 주변 영역 게이트 구조물(GL)은 반도체 층(100)의 저전압 주변 영역(2) 상에 형성된다. 저전압 주변 영역 게이트 구조물(GL)은 저전압 주변 영역 게이트 절연층(110L) 및 저전압 주변 영역 게이트 전극층(140L)을 포함할 수 있다. 저전압 주변 영역 게이트 절연층(110L)은 제1 주변 영역 절연층(110a) 및 제2 주변 영역 절연층(136a)을 포함할 수 있다.
고전압 주변 영역 게이트 구조물(GH)은 반도체 층(100)의 고전압 주변 영역(3) 상에 형성된다. 고전압 주변 영역 게이트 구조물(GH)은 고전압 주변 영역 게이트 절연층(110H) 및 고전압 주변 영역 게이트 전극층(140H)을 포함할 수 있다. 고전압 주변 영역 게이트 절연층(110H)은 버퍼 절연층(104), 제1 주변 영역 절연 층(110a) 및 제2 주변 영역 절연층(136a)을 포함할 수 있다. 버퍼 절연층(104)은 반도체 층(100)과 상기 제1 주변 영역 절연층(110a) 사이에 형성될 수 있다.
터널링 절연층(110c) 및 제1 주변 영역 절연층(110a)은 동일한 공정에서 형성될 수 있으며, 동일한 물질을 포함할 수 있다. 또한, 터널링 절연층(110c)의 두께는 제1 주변 영역 절연층(110a)의 두께와 동일할 수 있다. 또한, 제3 블록킹 절연층(136c) 및 제2 주변 영역 절연층(136a)은 동일한 공정에서 형성될 수 있으며, 동일한 물질을 포함할 수 있다. 또한, 제3 블록킹 절연층(136c)의 두께는 제2 주변 영역 절연층(136a)의 두께와 동일할 수 있다. 또한, 저전압 주변 영역 게이트 절연층(110L) 및 고전압 주변 영역 게이트 절연층(110H)은 동일한 공정에서 형성될 수 있으며, 또한 동일한 물질을 포함하거나, 및/또는 동일한 두께를 가질 수 있다. 셀 영역 게이트 전극층(140c) 및 주변 영역 게이트 전극층(140L, 140H)은 동일한 공정에서 형성될 수 있으며, 또한 동일한 물질을 포함하거나, 및/또는 동일한 두께를 가질 수 있다.
도 7a 내지 도 7f는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자를 공정 단계별로 도시하는 단면도들이다.
도 7a를 참조하면, 셀 영역(1)과 주변 영역(2, 3)을 포함하는 반도체 층(100)을 제공한다. 반도체 층(100)은 기판 및/또는 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI)층 등을 포함할 수 있고, 또한 반도체 층(100)은 실리콘-온-사파이어(silicon-on-sapphire), 게르마늄, 실리콘-게르마늄, 또는 갈륨-비소(gallium- arsenide)를 포함할 수 있다. 주변 영역(2, 3)은 저전압 주변 영역(2) 및 고전압 주변 영역(3)을 포함할 수 있다.
셀 영역(1)에 셀 영역 소자분리막(102c)을 형성하고, 주변 영역(2, 3)에 주변 영역 소자분리막(102p)을 형성한다. 또한, 도시되지는 않았지만, 반도체 층(100)은 불순물 영역(미도시)을 더 포함할 수 있고, 상기 불순물 영역은 소스 또는 드레인(이하 소스/드레인 이라고 한다) 영역 및 상기 소스/드레인 영역들 사이의 채널 영역으로 사용될 수 있다. 또한, 도시되지는 않았지만, 반도체 층(100) 상에 형성된 통상적인 패드 산화층(미도시)을 더 형성할 수 있다.
고전압 주변 영역(3)에서는, 반도체 층(100) 상에 버퍼 절연층(104)을 더 형성할 수 있다. 버퍼 절연층(104)은, 예를 들어 건식 산화방식 또는 습식 산화방식으로 형성될 수 있고, 또한 예를 들어 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함할 수 있다.
도 7b를 참조하면, 셀 영역(1)과 주변 영역(2, 3)의 반도체 층(100) 상에 제1 내지 제4 층(110, 120, 132, 134)을 순차적으로 형성한다. 본 명세서에서, 제1 내지 제4 층(110, 120, 132, 134)을 포함하여 하기에 설명되는 층들은 화학기상증착법(Chemical Vapor Deposition, CVD), 저압 CVD(Low Pressure CVD, LPCVD), 플라즈마 강화 CVD(Plasma Enhanced CVD, PECVD), 원자층 증착법(Atomic Layer Deposition, ALD), 또는 스퍼터링(sputtering) 등을 이용하여 형성할 수 있다. 그러나, 이러한 방법들은 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
제1 층(110)은 절연층 또는 유전층일 수 있다. 제1 층(110)은, 예를 들어 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 어느 하나 또는 그 이상을 포함하는 단일층이거나 또는 상기 물질들 중 어느 하나 또는 그 이상의 물질들을 각각 포함하는 복수의 층들이 적층된 복합층일 수 있다. 제1 층(110)은 이후의 공정에 의하여, 셀 영역(1)에서는 터널링 절연층(110c)을 형성할 수 있다. 반면, 제1 층(110)은 주변 영역(2, 3)에서는 주변 영역 게이트 절연층(110L, 110H)을 구성할 수 있다.
제2 층(120)은 도전층 또는 전하 저장층일 수 있다. 제2 층(120)은, 예를 들어 폴리실리콘, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaN) 중 어느 하나 또는 그 이상을 포함하는 단일층이거나 또는 상기 물질들 중 어느 하나 또는 그 이상의 물질들을 각각 포함하는 복수의 층들이 적층된 복합층일 수 있다. 제2 층(120)은 이후의 공정에 의하여 셀 영역(1)에서 플로팅 게이트(floating gate) 또는 전하 트랩층(charge trap layer)과 같은 전하 저장층을 구성할 수 있다.
제3 층(132)은 절연층 또는 유전층일 수 있다. 제3 층(132)은, 예를 들어 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 불소 도핑된 실리콘 산화물, 또는 다공성 실리콘 산화물 중 어느 하나 또는 그 이상을 포함하는 단일층이거나 또는 상기 물질들 중 어느 하나 또는 그 이상의 물질들을 각각 포함하는 복수의 층들이 적층된 복합층일 수 있다.
제4 층(134)은 절연층 또는 유전층일 수 있다. 제4 층(134)은 고유전율(high-k) 유전물을 포함할 수 있다. 제4 층(134)은, 예를 들어 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlO), 란탄 하프늄 산화물(LaHfO), 하프늄 알루미늄 산화물(HfAlO), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나 또는 그 이상을 포함하는 단일층이거나 또는 상기 물질들 중 어느 하나 또는 그 이상의 물질들을 각각 포함하는 복수의 층들이 적층된 복합층일 수 있다.
도 7c를 참조하면, 셀 영역(1)을 덮으며, 주변 영역(2, 3)을 노출하는 마스크 층(M)을 형성한다. 마스크 층(M)은 하드 마스크, 포토레지스트 마스크, 또는 이들의 조합일 수 있다.
도 7d를 참조하면, 마스크 층(M)을 식각 마스크로 이용하여, 주변 영역(2, 3) 상의 제2 층(120), 제3 층(132), 및 제4 층(134)을 제거하고, 이에 따라 제1 층(110)을 노출시킨다. 반면, 셀 영역(1)에는 제1 층 내지 제4 층(110, 120, 132, 134)이 잔존한다.
도 7e를 참조하면, 셀 영역(1)의 제4 층(134) 상에 및 주변 영역(2, 3)의 노출된 제1 층(110) 상에 제5 층(136)을 형성한다. 제5 층(136)은 셀 영역(1)과 주변 영역(2, 3)에 대하여 동일한 공정에서 형성할 수 있고, 또는 다른 공정에서 개별적으로 형성할 수 있다.
제5 층(134)은 절연층 또는 유전층일 수 있다. 또한, 제5 층(134)은 고유전율 유전물을 포함할 수 있다. 제5 층(136)은, 예를 들어 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlO), 란탄 하프늄 산화물(LaHfO), 하프늄 알루미늄 산화물(HfAlO), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나 또는 그 이상을 포함하는 단일층이거나 또는 상기 물질들 중 어느 하나 또는 그 이상의 물질들을 각각 포함하는 복수의 층들이 적층된 복합층일 수 있다. 또한, 제4 층(134) 및 제5 층(136)은 동일한 물질이거나 서로 다른 물질일 수 있다. 또한, 제4 층(134)의 두께는 제5 층(136)의 두께와 동일하거나 또는 더 클 수 있다. 예를 들어, 제4 층(134)의 두께는 30Å 내지 60Å의 범위일 수 있고, 제5 층(136)의 두께는 5Å 내지 20Å의 범위일 수 있다.
도 7f를 참조하면, 셀 영역(1)의 제5 층(136) 상에 및 주변 영역(2, 3)의 제5 층(136) 상에 제6 층(140)을 형성한다. 제6 층(140)은 셀 영역(1)과 주변 영역(2, 3)에 대하여 동일한 공정에서 형성할 수 있고, 또는 개별적으로 형성할 수 있다. 제6 층(140)은 도전층일 수 있다. 제6 층(140)은, 예를 들어 폴리실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr), 이들의 질화물, 및 이들의 실리사이드 중 어느 하나 또는 그 이상을 포함하는 단일층이거나 또는 상기 물질들 중 어느 하나 또는 그 이상의 물질들을 각각 포함하는 복수의 층들이 적층된 복합층일 수 있다. 도시되지는 않았지만, 셀 영역(1)과 주변 영역(2, 3)의 제6 층(140) 상에 캡핑층(미도시)를 더 형성할 수 있다. 상기 캡핑층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 또는 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함할 수 있다.
도 7g를 참조하면, 셀 영역(1) 상에 형성된 제2 층 내지 제6 층(120, 132, 134, 136, 140)의 일부를 제거하여 셀 영역 게이트 구조물(GC)을 형성한다. 또한, 주변 영역(2, 3) 상에 형성된 제5 층 및 제6 층(140)의 일부를 제거하여 주변 영역 게이트 구조물(GL, GH)을 형성한다. 도시되지는 않았지만, 게이트 구조물들(GC, GL, GH)은 그 측벽에 스페이서(미도시)를 포함할 수 있다.
셀 영역 게이트 구조물(GC)에 있어서, 제1 층(110)은 터널링 절연층(110c)을 형성하고, 제2 층(120)은 전하 저장층(120c)을 형성하고, 제3 층, 제4 층 및 제5 층(132, 134, 136)은 블록킹 절연층(130c)을 형성하고, 또한 제6 층(140)은 셀 영역 게이트 전극층(140c)을 형성한다. 블록킹 절연층(130c)은 제3 층(132), 제4 층(134), 및 제5 층(136)에 각각 상응하는 제1 내지 제3 블록킹 절연층(132c, 134c, 136c)을 포함할 수 있다. 상술한 바와 같이, 제2 블록킹 절연층(134c)의 두께는 제3 블록킹 절연층(136c)의 두께와 동일하거나 또는 더 클 수 있다.
저전압 주변 영역 게이트 구조물(GL)에 있어서, 제1 층(110)과 제5 층(136)은 저전압 주변 영역 게이트 절연층(110L)을 형성하고, 또한 제6 층(140)은 저전압 주변 영역 게이트 전극층(140L)을 형성한다. 저전압 주변 영역 게이트 절연층(110L)은 제1 층(110)과 제5 층(136)에 각각 상응하는 제1 주변 영역 절연층(110a) 및 제2 주변 영역 절연층(136a)을 포함할 수 있다. 상술한 바와 같이, 제2 주변 영역 절연층(136a)은 제3 블록킹 절연층(136c)과 동일한 공정에서 형성될 수 있으며, 동일한 물질을 포함하거나, 및/또는 동일한 두께를 가질 수 있다.
고전압 주변 영역 게이트 구조물(GH)에 있어서, 고전압 주변 영역 게이트 절연층(110H)은 버퍼 절연층(104), 제1 주변 영역 절연층(110a) 및 제2 주변 영역 절연층(136a)을 포함할 수 있다. 여기에서, 제1 주변 영역 절연층(110a) 및 제2 주변 영역 절연층(136a)은 제1 층(110)과 제5 층(136)에 각각 상응할 수 있다. 주변 영역 고전압 게이트 절연층(110H)은 버퍼 절연층(104)을 더 포함하므로, 주변 영역 저전압 게이트 전극층(140L)에 비하여 두꺼울 수 있다.
상술한 바와 같은 비휘발성 메모리 소자는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 셀 영역 게이트 구조물(GC)은 NAND 메모리 셀들 또는 NOR 메모리 셀들일 수 있다.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 셀 영역과 주변 영역을 포함하는 반도체 층을 제공하는 단계; 상기 셀 영역 및 상기 주변 영역 상에 터널링 절연층, 전하 저장층, 제1 블록킹 절연층, 및 제2 블록킹 절연층을 순차적으로 형성하는 단계; 상기 셀 영역을 덮으며, 상기 주변 영역을 노출하는 마스크 층을 형성하는 단계; 상기 마스크 층을 식각 마스크로 이용하여, 상기 주변 영역 상의 상기 전하 저장층, 상기 제1 블록킹 절연층, 및 상기 제2 블록킹 절연층을 제거하는 단계; 상기 셀 영역의 상기 제2 블록킹 절연층 상에 및 상기 주변 영역의 노출된 상기 터널링 절연층 상에 제3 블록킹 절연층을 형성하는 단계; 및 상기 셀 영역의 상기 제3 블록킹 절연층 상에 및 상기 제2 영역의 상기 제3 블록킹 절연층 상에 게이트 전극층을 형성하는 단계;를 포함한다.
도 8은 도 6에 도시된 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자의 게이트 전압(Vg)과 드레인 전류(Id) 사이의 관계를 나타내는 그래프이다.
도 8을 참조하면, 비교 예로 도시된 비휘발성 메모리 소자는 셀 영역과 주변 영역의 게이트 구조물이 동일한 구조를 가지는 경우로서, 주변 영역의 게이트 구조물이 전하 저장층과 제1 및 제2 블록킹 절연층을 더 포함하는 경우이다. 비교 예 의 비휘발성 메모리 소자의 동작특성에 있어서, 최초 동작 시의 게이트 전압(Vg)과 드레인 전류(Id)의 관계는 선 A를 따르며, 이어지는 후속 동작에서는 선 B를 따른다. 이는 게이트 유기 드레인 누설(gate induce drain leakage, GIDL)에 의하여, 정공이 주변 영역의 게이트 구조물의 절연층 내에 트랩핑되기 때문이다. 반면, 본 발명에 따른 비휘발성 메모리 소자에 있어서, 최초 및 후속 동작 시의 게이트 전압(Vg)과 드레인 전류(Id)의 관계가 선 C를 따라 서로 일치한다. 이에 따라 상기 절연층 내에 정공이 트랩핑되는 것을 방지할 수 있다. 이는 본 발명에 따른 비휘발성 메모리 소자는 고유전율 유전물을 포함하는 게이트 절연층이 상대적으로 얇은 두께를 가지기 때문이다.
상술한 바와 같이, 본 발명에 따른 셀 영역 게이트 구조물(GC) 및 주변 영역 게이트 구조물들(GL, GH)은 동일한 공정에서 형성될 수 있으며, 또한, 종래의 게이트 구조물들에 비하여 작은 단차를 가질 수 있다. 또한, 이후의 공정에서 셀 영역 및 주변 영역의 게이트 구조물에 연결되는 콘택홀을 동일한 공정에서 형성할 수 있다. 본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 종래 기술에 비하여 공정 횟수를 감소시킬 수 있다. 또한, 본 발명에 따른 비휘발성 메모리 소자는 금속을 포함하는 게이트 전극을 포함할 수 있고, 높은 신뢰성을 가질 수 있다.
도 9는 본 발명의 일 실시예에 따른 카드(5000)를 보여주는 개략도이다.
도 9를 참조하면, 제어기(510)와 메모리(520)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(510)에서 명령을 내리면, 메모리(520)는 데이 터를 전송할 수 있다. 메모리(520)는 본 발명의 실시예들 중 어느 하나에 따른 비휘발성 메모리 소자를 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 비휘발성 메모리 소자들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응하여 "NAND" 및 "NOR" 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(520)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(5000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC)와 같은 메모리 장치에 이용될 수 있다.
도 10은 본 발명의 일 실시예에 따른 시스템(6000)을 보여주는 개략도이다.
도 10을 참조하면, 시스템(6000)은 제어기(610), 입/출력 장치(620), 메모리(630) 및 인터페이스(640)을 포함할 수 있다. 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(610)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(610)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(620)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(620)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(630)는 제어기(610)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(610)에서 처리된 데이터를 저장할 수 있다. 메모리(630)는 본 발명의 실시예들 중 어느 하나에 따른 비휘발성 메모리를 포함할 수 있다. 인터페이스(640)는 상기 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(610), 입/출력 장치(620), 메모리(630) 및 인터페이스(640)는 버스(650)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk, SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 게 있어 명백할 것이다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리의 메모리 셀 어레이의 일부를 나타낸 레이아웃도이다.
도 3a 및 도 3b는 도 2의 절단선들 IIIa - IIIa' 및 IIIb- IIIb'를 따라 각각 취해진 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리의 메모리 셀 어레이의 일부를 나타낸 레이아웃도이다.
도 5는 도 4의 절단선 Ⅴ-Ⅴ'를 따라 취해진 단면도이다.
도 6은 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자를 도시하는 단면도이다.
도 7a 내지 도 7g는 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자를 공정 단계별로 도시하는 단면도들이다.
도 8은 본 발명의 일부 실시예들에 따른 비휘발성 메모리 소자의 게이트 전압과 드레인 전류 사이의 관계를 나타내는 그래프이다.
도 9는 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 10은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
* 도면의 주요부분에 대한 부호의 설명 *
GC: 셀 영역 게이트 구조물,
GL: 저전압 주변 영역 게이트 구조물,
GH: 고전압 주변 영역 게이트 구조물,
1: 셀 영역
2: 저전압 주변 영역,
3: 고전압 주변 영역,
100: 반도체 층,
104: 버퍼 절연층,
110a: 제1 주변 영역 절연층,
110c: 터널링 절연층,
110H: 고전압 주변 영역 게이트 절연층,
110L: 저전압 주변 영역 게이트 절연층,
120c: 전하 저장층,
130c, 132c, 134c, 136c: 블록킹 절연층,
136a: 제2 주변 영역 절연층
140c: 셀 영역 게이트 전극층
140H: 고전압 주변 영역 게이트 전극층
140L: 저전압 주변 영역 게이트 전극층
Claims (10)
- 셀 영역과 주변 영역을 포함하는 반도체 층;상기 반도체 층의 상기 셀 영역 상에 형성되고, 터널링 절연층 및 제1 내지 제3 블록킹 절연층을 포함하는 셀 영역 게이트 구조물; 및상기 반도체 층의 상기 주변 영역 상에 형성되고, 상기 터널링 절연층과 동일한 물질을 포함하는 제1 주변 영역 절연층 및 상기 제3 블록킹 절연층과 동일한 물질을 포함하는 제2 주변 영역 절연층을 포함하는 주변 영역 게이트 구조물;을 포함하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 제1 주변 영역 절연층과 상기 제2 주변 영역 절연층은 주변 영역 게이트 절연층을 형성하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 제3 블로킹 절연층의 두께는 상기 제2 주변 영역 절연층의 두께와 동일한 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 제2 블록킹 절연층의 두께는 상기 제3 블록킹 절연층의 두께와 동일하거나 또는 큰 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 제2 블록킹 절연층 및 상기 제3 블록킹 절연층은 고유전율(high-k) 유전물을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 5 항에 있어서, 상기 제2 블록킹 절연층과 상기 제3 블록킹 절연층은 동일한 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 5 항에 있어서, 상기 제2 블록킹 절연층과 상기 제3 블록킹 절연층은 서로 다른 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 5 항에 있어서, 상기 제2 블록킹 절연층, 상기 제3 블록킹 절연층, 또는 이들 모두는 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlO), 란탄 하프늄 산화물(LaHfO), 하프늄 알루미늄 산화물(HfAlO), 및 프라세오디뮴 산화물(Pr2O3) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 주변 영역은 저전압 주변 영역과 고전압 주변 영역을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 9 항에 있어서, 상기 고전압 주변 영역은 상기 반도체 층과 상기 제1 주변 영역 절연층 사이에 버퍼 절연층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20091009 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |