DE112015006291B4 - Verfahren zur Bildung eines nichtflüchtigen Gatestapels eines Transistors in einer ersten Region und eines MOS-Transistors in einer zweiten Region eines Wafers durch einen zweistufigen Gateoxidationsprozess - Google Patents

Verfahren zur Bildung eines nichtflüchtigen Gatestapels eines Transistors in einer ersten Region und eines MOS-Transistors in einer zweiten Region eines Wafers durch einen zweistufigen Gateoxidationsprozess Download PDF

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Abstract

Ein Verfahren, das Folgendes beinhaltet:Bilden eines Dielektrikumstapels auf einem Wafer, wobei der Dielektrikumstapel ein Tunneldielektrikum (228), eine Ladungseinfangschicht (230) und eine die Ladungseinfangschicht (230) überlagernde Deckschicht (232) umfasst;Strukturieren des Dielektrikumstapels zum Bilden eines nichtflüchtigen Gatestapels (NV) eines Transistors eines nichtflüchtigen Speichers (NVM) in einer ersten Region (206) des Wafers, während parallel der Dielektrikumstapel in einer zweiten Region (208) des Wafers entfernt wird; undDurchführen eines zweistufigen Gateoxidationsprozesses zum parallelen Oxidieren mindestens eines ersten Teils der Deckschicht (232) des nichtflüchtigen Gatestapels (NV) zum Bilden eines Sperroxids und Bilden eines Gateoxids mindestens eines MOS-Transistors in der zweiten Region (208), wobei das Gateoxid des mindestens einen MOS-Transistors sowohl während eines ersten Oxidationsschritts als auch während eines zweiten Oxidationsschritts des zweistufigen Gateoxidationsprozesses gebildet wird,wobei ein Verhältnis zwischen den Dicken des Sperroxids des nichtflüchtigen Gatestapels (NV) und des Gateoxids des mindestens einen MOS-Transistors nach dem Durchführen des zweistufigen Gateoxidationsprozesses in einem ungefähren Bereich von 1 : 2,33 bis 1 : 6,67 liegt.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung bezieht sich allgemein auf Halbleitervorrichtungen und insbesondere auf Speicherzellen und Verfahren zu deren Fabrikation, die einen eingebetteten oder integral gebildeten Ladungseinfang-Gatestapel wie etwa einen Oxid-Nitrid-Oxid-Stapel (ONO-Stapel) in bestehende Foundry-Logiktechnologie komplementärer Metall-Oxid-Halbleiter (CMOS) einschließen.
  • HINTERGRUND
  • Für viele Anwendungen, wie etwa System-on-Chip, ist es wünschenswert, Logikvorrichtungen und Schnittstellenschaltungen auf der Basis von Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET) und Transistoren nichtflüchtiger Speicher (NVM) auf einem einzelnen Chip oder Wafer zu integrieren. Diese Integration kann ernste Auswirkungen auf die Herstellungsprozesse sowohl von MOS-Transistoren als auch von NVM-Transistoren haben. MOS-Transistoren werden typischerweise unter Verwendung eines Standard- oder Basisprozessablaufs komplementärer Metall-Oxid-Halbleiter (CMOS), welcher die Bildung und Strukturierung von leitenden, halbleitenden und dielektrischen Materialien involviert, hergestellt. Die Zusammensetzung dieser Materialien sowie die Zusammensetzung und Konzentration der Verarbeitungsreagenzien und die verwendete Temperatur in einem derartigen CMOS-Prozessablauf werden für jeden Vorgang streng kontrolliert, um sicherzustellen, dass die resultierenden MOS-Transistoren richtig funktionieren.
  • Nichtflüchtige Speichervorrichtungen umfassen Transistoren nichtflüchtiger Speicher wie etwa Transistoren auf Silicium-Oxid-Nitrid-Oxid-Silicium(SONOS)-Basis, die Ladungseinfang-Gatestapel umfassen, in denen eine gespeicherte oder eingefangene Ladung eine Schwellenspannung des NVM-Transistors ändert, um Informationen als logische 1 oder 0 zu speichern. Ladungseinfang-Gatestapelbildung involviert die Bildung einer Nitrid- oder Oxinitrid-Ladungseinfangschicht(en), die zwischen zwei Dielektrikum- oder Oxidschichten eingefasst ist/sind, typischerweise hergestellt unter Verwendung von Materialien und Prozessen, die sich signifikant von denen des Basis-CMOS-Prozessablaufs unterscheiden und die eine schädliche Auswirkung auf die Herstellung der MOS-Transistoren haben können oder durch die Herstellung der MOS-Transistoren beeinträchtig werden können. Insbesondere kann das Bilden eines Gateoxids oder Dielektrikums eines MOS-Transistors die Leistung eines zuvor gebildeten Ladungseinfang-Gatestapels signifikant beeinträchtigen, indem eine Dicke oder Zusammensetzung der Ladungseinfangschicht(en) abgeändert wird. Zusätzlich kann diese Integration eine ernste Auswirkung auf den Basis-CMOS-Prozessablauf haben und erfordert im Allgemeinen eine beträchtliche Anzahl an Maskensätzen und Prozessschritten, welche zu den Kosten der Herstellung der Vorrichtungen beitragen und die Ausbeute arbeitender Vorrichtungen reduzieren können.
  • Abgesehen davon ist es äußerst wichtig, dass der integrierte Herstellungsprozess die Dicke des oberen Oxids von NVM-Transistoren steuern kann, um Anforderungen wie etwa Schwellenspannungen Vts und/oder Anforderungen einer äquivalenten Oxiddicke (EOT zu erfüllen, während Anforderungen an die Gateoxid-Dicke von MOS-Transistoren genügt wird, insbesondere wenn diese MOS-Transistoren Hochspannungs-Eingang/-Ausgang-Transistoren (HV-E/A-Transistoren) sind. Die US 8 796 098 B1 offenbart eingebettete SONOS-basierte Speicherzellen. Die US 2013 / 0 178 030 A1 offenbart ein Verfahren der Integration eines nichtflüchtigen Speicherbauelements in einen Logik-CMOS-Prozessfluss.
  • Figurenliste
  • Die vorliegende Offenbarung wird in den Figuren der beigefügten Zeichnungen beispielhaft und nicht beschränkend illustriert.
    • 1 ist ein Ablaufdiagramm, das eine Ausführungsform eines Verfahrens zum Herstellen einer Speicherzelle einschließlich eines eingebetteten NVM-Transistors auf SONOS-Basis und MOS-Transistoren illustriert;
    • 2A-2N sind repräsentative Diagramme, die Querschnittsansichten eines Teils einer Speicherzelle während der Herstellung der Speicherzelle gemäß dem Verfahren von 1 illustrieren; und
    • 2O ist ein repräsentatives Diagramm, das eine Querschnittsansicht eines Teils einer fertigen Speicherzelle einschließlich eines eingebetteten NVM-Transistors auf SONOS-Basis und MOS-Transistoren, hergestellt gemäß dem Verfahren von 1 und 2A-2N, illustriert.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Beschreibung legt zahlreiche spezifische Details dar, wie etwa Beispiele für spezifische Systeme, Komponenten, Verfahren und so weiter, um ein gutes Verständnis von verschiedenen Ausführungsformen der vorliegenden Erfindung zu bieten. Es wird für einen Fachmann auf dem Gebiet jedoch ersichtlich sein, dass mindestens einige Ausführungsformen ohne diese spezifischen Details ausgeübt werden können. In anderen Fällen werden gut bekannte Komponenten oder Verfahren nicht im Detail beschrieben oder werden in einem einfachen Blockdiagrammformat präsentiert, um unnötiges Verschleiern der hier beschriebenen Techniken zu vermeiden. Die nachfolgend dargelegten spezifischen Details sind daher lediglich beispielhaft.
  • Ausführungsformen einer Speicherzelle umfassen einen eingebetteten Transistor eines nichtflüchtigen Speichers (NVM) und einen Metall-Oxid-Halbleiter(MOS)-Transistor, und Verfahren zum Herstellen derselben sind hier mit Bezug auf die Figuren beschrieben. Besondere Ausführungsformen können jedoch ohne eines oder mehrere dieser spezifischen Details oder in Kombination mit anderen bekannten Verfahren, Materialien und Geräten ausgeübt werden. In der folgenden Beschreibung werden zahlreiche spezifische Details dargelegt, wie etwa spezifische Materialien, Abmessungen, Konzentrationen und Prozessparameter usw., um ein gründliches Verständnis der vorliegenden Erfindung zu bieten. In anderen Fällen wurden wohl bekannte Techniken der Halbleitergestaltung und -herstellung nicht besonders detailliert beschrieben, um ein unnötiges Verschleiern der vorliegenden Erfindung zu vermeiden. Die Bezugnahme in der Beschreibung auf „eine Ausführungsform“, „eine beispielhafte Ausführungsform“, „einige Ausführungsformen“ und „verschiedene Ausführungsformen“ bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Charakteristik, die in Verbindung mit der Ausführungsform/den Ausführungsformen beschrieben wird, in mindestens einer Ausführungsform der Erfindung eingeschlossen ist. Des Weiteren müssen sich die Erwähnungen der Ausdrücke „eine Ausführungsform“, „eine beispielhafte Ausführungsform“, „einige Ausführungsformen“ und „verschiedene Ausführungsformen“ an verschiedenen Stellen in der Beschreibung nicht notwendigerweise alle auf dieselbe Ausführungsform/dieselben Ausführungsformen beziehen.
  • Die Beschreibung umfasst Bezugnahmen auf die beigefügten Zeichnungen, die einen Teil der detaillierten Beschreibung bilden. Die Zeichnungen zeigen Illustrationen gemäß beispielhaften Ausführungsformen. Diese Ausführungsformen, die hier auch als „Beispiele“ bezeichnet werden können, werden in ausreichendem Detail beschrieben, um Fachleuten die Ausübung der Ausführungsformen des hier beschriebenen beanspruchten behandelten Gegenstands zu ermöglichen. Die Ausführungsformen können kombiniert werden.
  • Die Begriffe „über“, „unter“, „zwischen“ und „auf“, wie hier verwendet, beziehen sich auf eine relative Position einer Schicht in Bezug auf andere Schichten. Daher kann sich zum Beispiel eine Schicht, die über oder unter einer anderen Schicht abgelagert oder angeordnet ist, in direktem Kontakt mit der anderen Schicht befinden oder es kann eine oder mehrere dazwischenliegende Schichten geben. Zudem kann sich eine Schicht, die zwischen Schichten abgelagert oder angeordnet ist, in direktem Kontakt mit den Schichten befinden oder es kann eine oder mehrere dazwischenliegende Schichten geben. Im Gegensatz dazu befindet sich eine erste Schicht „auf“ einer zweiten Schicht in Kontakt mit dieser zweiten Schicht. Zusätzlich wird die relative Position einer Schicht in Bezug auf andere Schichten unter Annahme der Vorgänge der Ablagerung, Modifizierung und Entfernung von Filmen relativ zu einem Ausgangswafer bereitgestellt, ohne Berücksichtigung der absoluten Ausrichtung des Wafers.
  • Der NVM-Transistor kann Speichertransistoren oder Vorrichtungen umfassen, die in Beziehung zu Technologie von Silicium-Oxid-Nitrid-Oxid-Silicium (SONOS) oder schwebenden Gates implementiert sind. Eine Ausführungsform eines Verfahrens zum Integrieren oder Einbetten eines NVM-Transistors in einen Standard- oder Basis-CMOS-Prozessablauf zum Herstellen eines oder mehrerer MOS-Transistoren wird nun im Detail unter Bezugnahme auf 1 und 2A bis 2N beschrieben. 1 ist ein Ablaufdiagramm, das eine Ausführungsform eines Verfahrens oder Prozessablaufs zum Herstellen der Speicherzelle illustriert. 2A-2N sind Blockdiagramme, die Querschnittsansichten eines Teils einer Speicherzelle während der Herstellung der Speicherzelle gemäß dem Verfahren von 1 illustrieren. 2O ist ein repräsentatives Diagramm, das eine Querschnittsansicht eines Teils einer Ausführungsform der fertigen Speicherzelle illustriert.
  • Bezug nehmend auf 1 und 2A beginnt der Prozess mit dem Bilden einer Anzahl von Isolationsstrukturen 202 in einem Substrat oder Wafer 204 (Schritt 102). Die Isolationsstrukturen 202 isolieren die Speicherzelle, die gebildet wird, von in benachbarten Bereichen gebildeten Speicherzellen (nicht gezeigt) des Wafers 204. Optional und zusätzlich können Isolationsstrukturen 202 inkorporiert sein, um den NVM-Transistor, der in einer ersten Region 206 des Wafers 204 gebildet wird, von einem oder mehreren der MOS-Transistoren, die in einer zweiten Region 208 gebildet werden, zu isolieren. In einer Ausführungsform können die Isolationsstrukturen 202 ein dielektrisches Material wie etwa ein Oxid oder Nitrid umfassen und durch eine beliebige herkömmliche Technik gebildet sein, einschließlich, ohne Beschränkung darauf, durch Grabenisolation (Shallow Trench Isolation, STI) oder lokale Oxidation von Silicium (LOCOS). Der Wafer 204 kann ein Bulk-Wafer sein, der aus einem beliebigen, zur Herstellung von Halbleiterbauvorrichtungen geeigneten Einkristallmaterial zusammengesetzt ist, oder er kann eine auf einem Wafer gebildete obere Epitaxieschicht aus einem geeigneten Material umfassen. In einer Ausführungsform umfassen geeignete Materialien für den Wafer 204 Halbleitermaterial aus Silicium, Germanium, Silicium-Germanium oder einer Verbindung der Gruppen III-V.
  • Allgemein und optional, wie am besten in 2B gezeigt, kann über einer Oberfläche 216 des Wafers 204 in sowohl der ersten Region 206 als auch der zweiten Region 208 ein Padoxid 209 gebildet werden. In einer Ausführungsform kann das Padoxid 209 Siliciumdioxid (SiO2) mit einer Dicke von etwa 10 Nanometer (nm) bis etwa 20 nm sein und kann durch einen thermischen Oxidationsprozess oder einen Prozess der In-situ-Dampferzeugung (ISSG) aufgebaut werden.
  • Bezug nehmend auf 1 und 2B werden dann Dotierstoffe durch das Padoxid 209 in den Wafer 204 implantiert, um Wannen, in denen der NVM-Transistor und/oder die MOS-Transistoren gebildet werden, und Kanäle für die MOS-Transistoren zu bilden (Schritt 104). Die implantierten Dotierstoffe können von beliebigen Typ und beliebiger Konzentration sein und mit beliebiger Energie implantiert sein, einschließlich Energien, die zum Bilden von Wannen oder tiefen Wannen für den NVM-Transistor und/oder die MOS-Transistoren und zum Bilden von Kanälen für die MOS-Transistoren notwendig sind. In einer besonderen Ausführungsform, die in 2B als ein Beispiel illustriert ist, werden Dotierstoffe aus einer angemessenen lonenspezies implantiert, um eine tiefe N-Wanne 210 in der zweiten Region 208 zu bilden, über oder in der ein Hochspannungs(HV)-MOS-Transistor 214, wie etwa ein MOS-Eingabe/Ausgabe(E/A)-Transistor, gebildet werden wird. In alternativen Ausführungsformen können Wannen oder tiefe Wannen auch für den NVM-Transistor und/oder einen Standard- oder Niedrigspannungs(LV)-MOS-Transistor, wie etwa einen MOS-Transistor 212, gebildet werden. Es versteht sich ferner, dass die Wannen durch Ablagern und Strukturieren einer Maskenschicht, wie etwa einer Photoresistschicht über der Oberfläche 216 des Wafers 204, und Implantieren einer angemessenen lonenspezies mit einer angemessenen Energie zu einer angemessenen Konzentration gebildet werden.
  • In einer Ausführungsform werden Kanäle 218 für einen oder mehrere der MOS-Transistoren 214, 212 in der zweiten Region 208 des Wafers 204 gebildet. Wie das Wannenimplantat werden die Kanäle 218 durch Ablagern und Strukturieren einer Maskenschicht, wie etwa einer Photoresistschicht über der Oberfläche 216 des Wafers 204, und Implantieren einer angemessenen lonenspezies mit einer angemessenen Energie zu einer angemessenen Konzentration gebildet. Zum Beispiel kann BF2 mit einer Energie von etwa 10 bis etwa 100 Kiloelektronenvolt (keV) und einer Dosis von etwa 1e12 cm-2 bis etwa 1e14 cm-2 zum Bilden eines N-Typ-MOS-Transistors (NMOS-Transistor) implantiert werden. Ein P-Typ-MOS-Transistor (PMOS-Transistor) kann gleichermaßen durch Implantation von Arsen- oder Phosphorionen mit einer beliebigen geeigneten Dosis und Energie gebildet werden. Es versteht sich, dass die Implantation verwendet werden kann, um Kanäle 218 in beiden MOS-Transistoren 214, 212 zur gleichen Zeit oder zu verschiedenen Zeiten unter Verwendung standardmäßiger lithographischer Techniken, einschließlich einer strukturierten Photoresistschicht zum Maskieren eines der Kanäle für die MOS-Transistoren, zu bilden.
  • Als nächstes wird, Bezug nehmend auf 1 und 2C, eine strukturierte Tunnelmaske 220 auf dem Padoxid 209 oder dieses überlagernd gebildet, Ionen (dargestellt durch Pfeile 222) einer angemessenen Energie und Konzentration werden durch ein Fenster oder eine Öffnung in der Tunnelmaske implantiert, um einen Kanal 224 für einen NVM-Transistor 226 zu bilden, und die Tunnelmaske und das Padoxid in mindestens der zweiten Region 208 entfernt (Schritt 106). Die Tunnelmaske kann eine Photoresistschicht oder eine Hartmaske, die aus einer strukturierten Nitrid- oder Siliciumnitrid-Schicht gebildet ist, umfassen.
  • In einer Ausführungsform ist der Kanal 224 für den NVM-Transistor 226 ein tiefer, Indium-dotierter Kanal, in den Indium (In) mit einer Energie von etwa 50 bis etwa 500 Kiloelektronenvolt (keV) und einer Dosis von etwa 5e11 cm-2 bis etwa 1e13 cm-2 implantiert wird, zum Bilden eines n-Kanal-NVM-Transistors. In einer Ausführungsform verbessert das Implantieren von Indium zum Bilden des Kanals 224 des NVM-Transistors 226 die Einheitlichkeit der Schwellenspannung (VT) des NVM-Transistors von einem VT-Sigma von etwa 150 Millivolt (mV) zu etwa 70 bis 80 mV. Optional oder zusätzlich wird Arsen in einen flachen dotierten Kanal mit einer Energie von etwa 20 keV und einer Dosis von etwa 5e11 cm-2 bis etwa 1e13 cm-2 bei Kanal 224 implantiert. Alternativ kann BF2 implantiert werden, um einen n-Kanal-NVM-Transistor zu bilden, oder Arsen oder Phosphor können implantiert werden, um einen p-Kanal-NVM-Transistor zu bilden. In einer alternativen Ausführungsform kann der Kanal für den NVM-Transistor 226 auch parallel mit den Kanälen 218 der MOS-Transistoren 214, 212 gebildet werden.
  • Eine Photoresisttunnelmaske 220 kann unter Verwendung von Sauerstoffplasma verascht oder abgelöst werden. Eine Hartmaske kann unter Verwendung eines Nass- oder Trockenätzprozesses entfernt werden. Das Padoxid 209 wird entfernt, zum Beispiel in einem Nassreinigungsprozess unter Verwendung einer 10:1-gepufferten Oxidätzung (BOE), die ein Tensid enthält. Alternativ kann der Nassreinigungsprozess unter Verwendung einer 20:1-BOE-Nassätzung, einer 50:1-Fluorwasserstoff(HF)-Nassätzung, einer Padoxidätzung oder einer beliebigen anderen ähnlichen Nassätzchemie auf Fluorwasserstoffbasis durchgeführt werden.
  • Bezug nehmend auf 1 und 2D-2F wird die Oberfläche 209 des Wafers 204 gereinigt oder vorgereinigt, eine Anzahl Dielektrikumschichten, wie etwa Oxid-Nitrid-Oxid- oder ONO-Schichten oder Oxid-Nitrid-Oxid-Nitrid-Oxid- oder ONONO-Schichten wird gebildet oder abgelagert, eine Maske wird auf den Dielektrikumschichten oder diese überlagernd gebildet und die Dielektrikumschichten werden geätzt, um einen Dielektrikumgatestapel 236 in der ersten Region 206 zu bilden (Schritt 108). Die Vorreinigung kann ein nasser oder trockener Prozess sein und ist in dieser Ausführungsform ein nasser Prozess, der HF- oder Standardreinigungen (SC1) und (SC2) verwendet, und ist gegenüber dem Material des Wafers 204 hochselektiv. In einer Ausführungsform wird SC1 typischerweise unter Verwendung einer 1:1:5-Lösung von Ammoniumhydroxid (NH4OH), Wasserstoffperoxid (H2O2) und Wasser (H2O) bei 30 °C bis 80 °C für etwa 10 Minuten durchgeführt. In einer anderen Ausführungsform ist SC2 eine kurze Immersion in einer 1:1:10-Lösung von HCl, H2O2 und H2O bei etwa 30 °C bis 80 °C.
  • Bezug nehmend auf 2D beginnt die Dielektrikum- oder ONO- oder ONONO-Ablagerung mit der Bildung eines Tunneldielektrikums 228 über mindestens dem Kanal 224 des NVM-Transistors 226 in der ersten Region 206 des Wafers 204 und kann sich in die zweite Region 208 des Wafers 204, in der sich der MOS-Transistor befindet/die MOS-Transistoren befinden, ausbreiten. Das Tunneldielektrikum 228 kann ein beliebiges Material sein und eine beliebige Dicke aufweisen, die dafür geeignet sind, dass sich Ladungsträger in eine überlagernde Ladungseinfangschicht unter einer angelegten Gatevorspannung tunneln können, während eine geeignete Barriere gegenüber Leckage, wenn der NVM-Transistor nicht vorgespannt ist, bewahrt wird. In gewissen Ausführungsformen ist das Tunneldielektrikum 228 Siliciumdioxid, Siliciumoxinitrid oder eine Kombination davon und kann durch einen thermischen Oxidationsprozess unter Verwendung von ISSG oder radikalischer Oxidation aufgebaut werden.
  • In einer Ausführungsform kann ein Siliciumdioxid-Tunneldielektrikum 228 in einem thermischen Oxidationsprozess thermisch aufgebaut werden. Zum Beispiel kann eine Schicht aus Siliciumdioxid unter Nutzung von trockener Oxidation bei 750 °C bis 800 °C in einem sauerstoffhaltigen Gas oder einer sauerstoffhaltigen Atmosphäre, wie etwa Sauerstoffgas (O2), aufgebaut werden. Der thermische Oxidationsprozess wird für eine Dauer von ungefähr in dem Bereich von 50 bis 150 Minuten ausgeführt, um ein Sich-Aufbauen eines Tunneldielektrikums 228 mit einer Dicke von etwa 1,0 Nanometer (nm) bis etwa 3,0 nm durch Oxidation und Verbrauch der exponierten Oberfläche des Wafers herbeizuführen.
  • In einer anderen Ausführungsform kann ein Siliciumdioxid-Tunneldielektrikum 228 in einem radikalischen Oxidationsprozess aufgebaut werden, welcher das Fließenlassen von Wasserstoffgas (H2) und Sauerstoffgas (O2) in eine Verarbeitungskammer in einem Verhältnis von ungefähr 1 : 1 zueinander involviert, ohne Zündereignis, wie etwa das Bilden eines Plasmas, das anderweitig typischerweise verwendet würde, um das H2 und O2 zum Bilden von Dampf zu pyrolysieren. Stattdessen ist es dem H2 und O2 gestattet, bei einer Temperatur von ungefähr in dem Bereich von etwa 900 °C bis etwa 1100 °C bei einem Druck von ungefähr in dem Bereich von etwa 0,5 Torr bis etwa 10 Torr (1 Torr = 133, 322...Pa) zu reagieren, um an der Oberfläche des Wafers Radikale zu bilden, wie etwa ein OH-Radikal, ein HO2-Radikal oder ein O-Diradikal. Der radikalische Oxidationsprozess wird für eine Dauer von ungefähr in dem ungefähren Bereich von etwa 1 bis etwa 10 Minuten ausgeführt, um ein Sich-Aufbauen eines Tunneldielektrikums 228 mit einer Dicke von etwa 1,0 Nanometer (nm) bis etwa 4,0 nm durch Oxidation und Verbrauch der exponierten Oberfläche des Wafers herbeizuführen. Es versteht sich, dass in 2D und in nachfolgenden Figuren die Dicke des Tunneldielektrikums 228 relativ zum Padoxid 209, welches ungefähr 7-mal dicker ist, zum Zweck der Deutlichkeit übertrieben ist. In einer Ausführungsform kann ein in einem radikalischen Oxidationsprozess aufgebautes Tunneldielektrikum 228 sowohl dichter als auch aus wesentlich weniger Wasserstoffatomen/cm3 zusammengesetzt sein als ein durch Nassoxidationstechniken gebildetes Tunneldielektrikum, selbst bei einer reduzierten Dicke. In gewissen Ausführungsformen wird der radikalische Oxidationsprozess in einer Chargenverarbeitungskammer oder einem Chargenverarbeitungsofen, die/der in der Lage ist, mehrere Wafer zu verarbeiten, ausgeführt, um ein Tunneldielektrikum 228 hoher Qualität bereitzustellen, ohne die Anforderungen an den Durchsatz (Wafer/Std.), die eine Herstellungsanlage möglicherweise erfordert, zu beeinträchtigen.
  • In einer anderen Ausführungsform wird eine Tunneldielektrikumschicht 228 durch chemische Gasphasenabscheidung (CVD) oder Atomlagenabscheidung abgelagert und ist aus einer Dielektrikumschicht zusammengesetzt, die Siliciumdioxid, Siliciumoxinitrid, Siliciumnitrid, Aluminiumoxid, Hafniumoxid, Zirconiumoxid, Hafniumsilicat, Zirconiumsilicat, Hafniumoxinitrid, Hafniumzirconiumoxid und Lanthanoxid umfassen kann, ohne darauf beschränkt zu sein. In noch einer anderen Ausführungsform kann das Tunneldielektrikum 228 eine zweischichtige Dielektrikumregion sein, die eine untere Schicht aus einem Material wie etwa Siliciumdioxid oder Siliciumoxinitrid, ohne darauf beschränkt zu sein, und eine obere Schicht aus einem Material, das Siliciumnitrid, Aluminiumoxid, Hafniumoxid, Zirconiumoxid, Hafniumsilicat, Zirconiumsilicat, Hafniumoxinitrid, Hafniumzirconiumoxid und Lanthanoxid umfassen kann, ohne darauf beschränkt zu sein, umfasst.
  • Unter nochmaligem Bezug auf 2D wird eine Ladungseinfangschicht auf dem Tunneldielektrikum 228 oder dieses überlagernd gebildet. Im Allgemeinen ist die Ladungseinfangschicht wie in der gezeigten Ausführungsform eine mehrschichtige Ladungseinfangschicht 230, die mehrere Schichten einschließlich mindestens einer tiefer gelegenen oder ersten Ladungseinfangschicht 230a, welche näher zum Tunneldielektrikum 228 ist, und einer höher gelegenen oder zweiten Ladungseinfangschicht 230b, die relativ zu der ersten Ladungseinfangschicht sauerstoffarm ist und eine Mehrzahl von in einer mehrschichtigen Ladungseinfangschicht verteilten Ladungsfallen beinhaltet, beinhaltet.
  • Die erste Ladungseinfangschicht 230a einer mehrschichtigen Ladungseinfangschicht 230 kann eine Schicht aus Siliciumnitrid (Si3N4), siliciumreichem Siliciumnitrid oder Siliciumoxinitrid (SiOxNy(HO)) umfassen. Zum Beispiel kann die erste Ladungseinfangschicht 230a eine Siliciumoxinitridschicht mit einer Dicke von zwischen etwa 2,0 nm und etwa 6,0 nm umfassen, gebildet durch einen CVD-Prozess unter Verwendung von Gasmischungen von Dichlorsilan (DCS)/Ammoniak (NH3) und Distickstoffoxid (N2O)/NH3 in Verhältnissen und bei Durchflussraten, die darauf zugeschnitten sind, eine siliciumreiche und sauerstoffreiche Oxinitridschicht bereitzustellen.
  • Die zweite Ladungseinfangschicht 230b der mehrschichtigen Ladungseinfangschicht 230 wird dann entweder direkt oder indirekt über der ersten Ladungseinfangschicht 230a gebildet. In einer Ausführungsform kann die zweite Ladungseinfangschicht 230b eine Siliciumnitrid- und Siliciumoxinitridschicht mit einer stöchiometrischen Zusammensetzung aus Sauerstoff, Stickstoff und/oder Silicium, die sich von der der ersten Ladungseinfangschicht 230a unterscheidet, umfassen. Die zweite Ladungseinfangschicht 230b kann eine Siliciumoxinitridschicht mit einer Dicke von zwischen etwa 2,0 nm und etwa 8,0 nm umfassen und kann durch einen CVD-Prozess unter Verwendung eines Prozessgases, das DCS/NH3- und N2O/NH3-Gasmischungen in Verhältnissen und bei Durchflussraten umfasst, die darauf zugeschnitten sind, eine siliciumreiche, sauerstoffarme obere Nitridschicht bereitzustellen, gebildet oder abgelagert sein. In einer alternativen Ausführungsform kann die stöchiometrische Zusammensetzung von Sauerstoff, Stickstoff und/oder Silicium der ersten und zweiten Ladungseinfangschicht 230a und 230b identisch oder ungefähr gleich der anderen sein.
  • In einer anderen Ausführungsform kann es eine Dielektrikum- und/oder Oxidschicht (nicht gezeigt) geben, die zwischen der ersten und zweiten Ladungseinfangschicht 230a und 230b gebildet ist, wodurch die mehrschichtige Ladungseinfangschicht 230 ein NON-Stapel wird. In einigen Ausführungsformen ist die mehrschichtige Ladungseinfangschicht 230 eine geteilte Ladungseinfangschicht, die ferner eine dünne, mittlere Oxidschicht (nicht gezeigt) umfasst, welche die erste (tiefer gelegene) und zweite (höher gelegene) Ladungseinfangschicht 230a und 230b trennt. Die mittlere Oxidschicht reduziert wesentlich die Wahrscheinlichkeit, dass eine Elektronenladung, die während der Programmierung an den Grenzen der zweiten Ladungseinfangschicht 230b akkumuliert, in die erste Ladungseinfangschicht 230a tunnelt, was in einem geringeren Verluststrom als bei herkömmlichen Speichervorrichtungen resultiert. In einer Ausführungsform wird die mittlere Oxidschicht durch Oxidierung bis zu einer gewählten Tiefe unter Verwendung von thermischer oder radikalischer Oxidation gebildet. Die radikalische Oxidation kann zum Beispiel bei einer Temperatur von 1000-1100 °C unter Verwendung eines Einzelwaferwerkzeugs oder 800-900 °C unter Verwendung eines Chargenreaktorwerkzeugs durchgeführt werden. Eine Mischung der Gase H2 und O2 kann in eine Prozesskammer in einem Verhältnis von ungefähr 1 : 1 und mit 10-15 Torr bei Verwendung eines Einzelwaferwerkzeugs oder einem Druck von 300-500 Torr für einen Chargenprozess eingeleitet werden, für eine Dauer von 1-2 Minuten bei Verwendung eines Einzelwaferwerkzeugs oder 30 min bis 1 Stunde bei Verwendung eines Chargenprozesses. Bei einigen Ausführungsformen hat der radikalische Oxidationsprozess kein Zündereignis wie etwa die Bildung von Plasma, welches anderweitig typischerweise verwendet würde, um das H2 und O2 zum Bilden von Dampf zu pyrolysieren. Stattdessen wird es dem H2 und O2 gestattet, an einer Oberfläche der ersten Ladungseinfangschicht 230a zu reagieren, um Radikale wie etwa ein OH-Radikal, ein HO2-Radikal oder ein O-Diradikal zum Bilden der mittleren Oxidschicht zu bilden.
  • Wie hier verwendet, sind die Begriffe „sauerstoffreich“ und „siliciumreich“ relativ zu einem stöchiometrischen Siliciumnitrid oder „Nitrid“, das üblicherweise auf dem Gebiet eingesetzt wird, mit einer Zusammensetzung von (Si3N4) und mit einem Brechungsindex (RI) von ungefähr 2,0. Somit bedeutet „sauerstoffreiches“ Siliciumoxinitrid eine Verschiebung von stöchiometrischem Padd hin zu einem höheren Gewichts-% von Silicium und Sauerstoff (d. h. eine Reduktion des Stickstoffs). Ein sauerstoffreicher Siliciumoxinitridfilm ist daher Siliciumdioxid ähnlicher und der RI ist in Richtung des RI von 1,45 des reinen Siliciumdioxids reduziert. Auf ähnliche Weise bedeuten hier als „siliciumreich“ beschriebene Filme eine Verschiebung von stöchiometrischem Siliciumnitrid hin zu einem höheren Gewichts-% von Silicium mit weniger Sauerstoff als in einem „sauerstoffreichen“ Film. Ein siliciumreicher Siliciumoxinitridfilm ist daher Silicium ähnlicher und der RI ist in Richtung des RI von 3,5 des reinen Siliciums erhöht.
  • Unter erneuter Bezugnahme auf 2D umfasst die Anzahl von Dielektrikumschichten ferner eine Deckschicht 232, die auf der Ladungseinfangschicht 230 gebildet ist oder diese überlagert. In einer Ausführungsform umfasst die Deckschicht 232 ein Siliciumnitrid, das ganz oder teilweise nachfolgend oxidiert wird, um ein Sperroxid zu bilden, das die Ladungseinfangschicht 230 überlagert. In einigen Ausführungsformen kann die Deckschicht 232 eine Einzelschicht aus Nitrid (nicht gezeigt) mit einer homogenen Zusammensetzung, eine Einzelschicht aus Nitrid mit einem Gradienten der stöchiometrischen Zusammensetzung oder, wie in der gezeigten Ausführungsform, eine mehrschichtige Deckschicht sein, die mindestens eine tiefer gelegene oder erste Deckschicht 232a, welche die zweite Ladungseinfangschicht 230b überlagert, und eine höher gelegene oder zweite Deckschicht 232b, welche die erste Deckschicht 232a überlagert, umfasst.
  • In einer Ausführungsform kann die erste Deckschicht 232a eine Siliciumnitrid-, eine siliciumreiche Siliciumnitrid- oder eine siliciumreiche Siliciumoxinitridschicht mit einer Dicke von zwischen 2,0 nm und 4,0 nm, gebildet durch einen CVD-Prozess unter Verwendung von N2O/NH3- und DCS/NH3-Gasmischungen, umfassen. Auf ähnliche Weise kann die zweite Deckschicht 232b ebenfalls eine Siliciumnitrid-, eine siliciumreiche Siliciumnitrid- oder eine siliciumreiche Siliciumoxinitridschicht mit einer Dicke von zwischen 2,0 nm und 4,0 nm, gebildet durch einen CVD-Prozess unter Verwendung von N2O/NH3- und DCS/NH3-Gasmischungen, umfassen. Optional können die erste Deckschicht 232a und die zweite Deckschicht 232b ein unterschiedliches stöchiometrisches Verhältnis beinhalten. Zum Beispiel kann die zweite Deckschicht 232b relativ zu der ersten Deckschicht 232a eine silicium- oder sauerstoffreiche Zusammensetzung beinhalten, um die Entfernung der zweiten Deckschicht in einem Trocken- oder Nassreinigungsprozess vor dem Oxidieren der ersten Deckschicht 232a zu erleichtern. Alternativ kann die erste Deckschicht 232a relativ zu der zweiten Deckschicht 232b eine silicium- oder sauerstoffreiche Zusammensetzung beinhalten, um die Oxidation der ersten Deckschicht 232a zu erleichtern.
  • Unter Bezug auf 2E ist eine Opferoxidschicht 234 auf der zweiten Deckschicht 232b oder diese überlagernd gebildet. In einer Ausführungsform kann die Opferoxidschicht 234 durch einen Prozess der chemischen Gasphasenabscheidung in einer Kammer für chemische Gasphasenabscheidung unter niedrigem Druck (LPCVD-Kammer) gebildet oder abgelagert werden. Zum Beispiel kann die Opferoxidschicht 234 durch einen CVD-Prozess unter Verwendung eines Prozessgases, das Gasmischungen von Silan oder Dichlorsilan (DCS) und einem sauerstoffhaltigen Gas wie etwa O2 oder N2O umfasst, in Verhältnissen und bei Durchflussraten, die darauf zugeschnitten sind, eine Opferoxidschicht aus Siliciumdioxid (SiO2) bereitzustellen, abgelagert werden. In einer anderen Ausführungsform kann die Opferoxidschicht 234 eine Siliciumdioxidschicht umfassen, die durch einen thermischen Oxidationsprozess, In-situ-Dampferzeugung (ISSG) oder radikalische Oxidation aufgebaut wird und eine Dicke von ungefähr zwischen 2,0 nm und 4,0 nm aufweist.
  • Unter Bezug auf 2F wird eine strukturierte Maskenschicht (nicht gezeigt) auf Opferoxidschicht 234 oder diese überlagernd gebildet. Nachfolgend werden die Opferoxidschicht 234, die Deckschichten 232a und 232b und die Ladungseinfangschichten 230a und 230b geätzt oder strukturiert, um einen Gatestapel 236 zu bilden, der den Kanal 224 des NVM-Transistors 226 überlagert, und die Opferoxidschicht 234, die Deckschichten 232a und 232b und die Ladungseinfangschichten 230a und 230b von der zweiten Region 208 des Wafers 204 werden entfernt. In einer Ausführungsform kann die strukturierte Maskenschicht (nicht gezeigt) eine Photoresistschicht umfassen, die unter Verwendung standardmäßiger lithographischer Techniken strukturiert wird, und die Opferoxidschicht 234, die Deckschicht 232 und die Ladungseinfangschicht 230 können unter Verwendung eines Trockenätzprozesses geätzt oder entfernt werden, der einen oder mehrere separate Schritte umfasst, um an der Tunneldielektrikumschicht 228 oder nahe der Oberfläche 216 des Wafers 204 zu enden.
  • Bezug nehmend auf 1 wird eine Gateoxid- oder GOX-Vorreinigung durchgeführt, Gateoxide für beide MOS-Transistoren 214, 212 werden gebildet und eine Gateschicht wird abgelagert und strukturiert, um Gates für den NVM-Transistor 226 und beide MOS-Transistoren zu bilden (Schritt 110). Bezug nehmend auf 2G werden während des GOX-Vorreinigungsprozesses die Opferoxidschicht 234 des Gatestapels 236 und ein Teil der Deckschicht 232 oder im Wesentlichen eine gesamte oberste Schicht, wie etwa die zweite Deckschicht 232b in einer mehrschichtigen Deckschicht 232 von dem Gatestapel 236 in einem hochselektiven Reinigungsprozess entfernt. In gewissen Ausführungsformen kann der hochselektive Reinigungsprozess sogar einen Teil der ersten Deckschicht 232a entfernen. In einer Ausführungsform kann dieser Reinigungsprozess gleichzeitig oder parallel ferner jegliches restliches Oxid, wie etwa ein Oxidtunneldielektrikum 228 und Padoxid 209, das in der ersten Region 206 außerhalb des Gatestapels 236 und in der zweiten Region 208 verblieben ist, entfernen, um den Wafer 204 in dieser Region für den Gateoxid-Aufbau vorzubereiten. In einer Ausführungsform wird die Dicke der Deckschicht 232 eingestellt, um zu ermöglichen, dass ein Teil der zweiten Deckschicht oder im Wesentlichen die gesamte zweite Deckschicht 232b, kann sogar ein Teil der ersten Deckschicht 232a sein, durch die GOX-Vorreinigung verbraucht wird. In einer Ausführungsform werden die Opferoxidschicht 234 und die zweite Deckschicht 232b in einem Nassreinigungsprozess unter Verwendung einer 10:1-gepufferten Oxidätzung (BOE), die ein Tensid enthält, entfernt. Alternativ kann der Nassreinigungsprozess unter Verwendung einer 20:1-BOE-Nassätzung, einer 50:1-Fluorwasserstoff(HF)-Nassätzung, einer Padoxidätzung oder einer beliebigen anderen ähnlichen Nassätzchemie auf Fluorwasserstoffbasis durchgeführt werden.
  • Diese Ausführungsform der GOX-Vorreinigung ist dadurch vorteilhaft, dass sie im Wesentlichen den Basis-CMOS-Prozess nicht beeinträchtigt, weder in dem Vorreinigungsschritt (Schritt 110) noch in einem nachfolgenden Oxidationsschritt (Schritt 112), sondern ihn stattdessen für die Integration der NVM-Transistor-Herstellung verwendet.
  • Bezug nehmend auf 2H und 2I wird in einer Ausführungsform ein zweistufiger Oxidationsprozess durchgeführt, um konsekutiv mindestens den verbleibenden Teil der Deckschicht 232 oder der ersten Deckschicht 232a einer mehrschichtigen Deckschicht oder einen Teil der zweiten Ladungseinfangschicht 230b zu oxidieren, um eine Sperroxidschicht 238 zu bilden, die die zweite Ladungseinfangschicht 230b überlagert. In einer Ausführungsform ist der zweistufige Oxidationsprozess angepasst, um die erste Deckschicht 232a zu oxidieren, um die Sperroxidschicht 238 zu bilden, während gleichzeitig oder parallel mindestens ein Teil der Oberfläche 216 des Wafers 204 in der zweiten Region 208 oxidiert wird, um ein Gateoxid 240 zu bilden, das mindestens den Kanal 218 mindestens eines MOS-Transistors überlagert. Demgemäß ist es im Allgemeinen äußerst wichtig, den zweistufigen Oxidationsprozess konfigurieren zu können, um sowohl die obere Oxidschicht des NVM-Transistors 226 als auch das Gateoxid/die Gateoxide des MOS-Transistors/der MOS-Transistoren 212, 214 zu ihrer jeweils gewünschten Betriebsdicke aufzubauen. In einer Ausführungsform sind die Gateoxid-Dicken derart, dass das letzte obere Oxid des NVM-Transistors 226 ungefähr 30-45 Å dick war, um die Anforderungen an die Zuverlässigkeit des ONO-Stapels zu erfüllen. In einigen anderen Ausführungsformen kann der MOS-Transistor/können die MOS-Transistoren jedoch ein E/A-Transistor sein, in dem ihr E/A-Gateoxid viel dicker sein muss, um eine höhere E/A-Spannung zu unterstützen. Zum Beispiel ist in einer Ausführungsform einer der MOS-Transistoren in der Region 208 ein Hochspannungs-E/A-Transistor und erfordert somit ein dickes Gateoxid (über 100 Å bis 200 Å). Bei derartigen Prozessabläufen kann das obere Oxid des NVM-Transistors 226 zu dick aufgebaut werden, während das E/A-Gateoxid seine erforderliche Dicke erreicht, da sie während der Oxidation des Gateoxids des MOS-Transistors/der MOS-Transistoren derselben Umgebung ausgesetzt sind. Infolgedessen erfüllt der NVM-Transistor 226 möglicherweise nicht die Anforderungen einer effektiven Oxiddicke (EOT) und Programmierungs/Löschungs-Vts. Alternativ kann das abgelagerte obere Oxid geschützt sein und das obere Oxid in dem endgültigen NVM-Stapel sein, die Zuverlässigkeit des NVM-Stapels kann jedoch durch die schlechtere Qualität des oberen Oxids beeinträchtigt sein.
  • Daher ist in einer Ausführungsform ein neuartiger zweistufiger Oxidationsprozess vorgesehen, um das Erreichen wünschenswerter Dicken des oberen Oxids 238 des NVM-Transistors 226 und des Gateoxids 240 des MOS-Transistors/der MOS-Transistoren sicherzustellen, während die Qualität der aufgebauten Oxidschichten gewahrt wird. In einer Ausführungsform ist der erste Schritt eine schnelle thermische Trockenoxidation (RTO) und der zweite Schritt ist eine schnelle und radikalische Nassoxidation, wie etwa In-situ-Dampferzeugung (ISSG). Bezug nehmend auf 2H beginnt der Oxidationsprozess mit trockener RTO, durchgeführt in einer Chargen- oder Einzelwaferverarbeitungskammer mit oder ohne Zündereignis wie etwa Plasma. Zum Beispiel wird die Vorrichtung in einer Ausführungsform einem schnellen thermischen Oxidationsprozess unterzogen, der das Fließenlassen von Sauerstoffgas (O2) in eine Verarbeitungskammer involviert. Das O2-Gas wird bei einer Temperatur von ungefähr in dem Bereich von 1000-1100 °C bei einem Druck von ungefähr in dem Bereich von 0,5-5 Torr reagieren gelassen, um eine untere Schicht eines ersten Gateoxids 240a zu bilden. In einer Ausführungsform wird durch Oxidieren des Siliciumwafers 204 eine untere Schicht des ersten Gateoxids 240a auf mindestens einem Teil der Oberfläche 216 des Wafers 204 in der zweiten Region 208, die mindestens den Kanal 218 mindestens eines MOS-Transistors überlagert, und in der ersten Region 206 außerhalb des Gatestapels 236 aufgebaut. In einer Ausführungsform hat der trockene RTO-Prozess jedoch kaum eine oder keine Auswirkung auf die erste Deckschicht 232a des ONO-Gatestapels 236, die ein Nitrid oder Oxinitrid ist, und es wird praktisch kein Oxid auf dem Gatestapel 236 aufgebaut. In einer alternativen Ausführungsform kann der trockene RTO-Prozess durch eine schnelle molekulare Oxidation (trocken oder nass) ersetzt werden, bei der es sich um einen nicht radikalischen Oxidationsprozess handelt. Da während des Prozesses kein Radikal gebildet wird, weist die erste Deckschicht 232a, die ein Nitrid oder Oxinitrid ist, praktisch kein auf dem Gatestapel 236 aufgebautes Oxid auf, während eine untere Schicht des ersten Gateoxids 240a auf mindestens einem Teil der Oberfläche 216 des Wafers 204 in der zweiten Region 208, die mindestens den Kanal 218 mindestens eines MOS-Transistors überlagert, gebildet wird. In einer Ausführungsform kann eine untere Schicht des ersten Gateoxids 240a nach dem trockenen RTO-Oxidationsprozess oder einem seiner alternativen Oxidationsprozesse eine Dicke von etwa 85 Å bis etwa 95 Å (1 Å = 0,1 nm) oder mehr aufweisen.
  • Nach dem Aufbau einer wünschenswerten Dicke der unteren Schicht 240a des ersten Gateoxids kann der Oxidationsprozess unmittelbar zu einem getrennten Schritt eines zweiten nassen, schnellen und radikalischen Oxidationsprozesses wie etwa einer In-situ-Dampferzeugung (ISSG) fortschreiten. Bezug nehmend auf 2I kann zum Beispiel eine nasse, schnelle und radikalische Oxidation in einer Chargen- oder Einzelwaferverarbeitungskammer mit oder ohne Zündereignis wie etwa Plasma durchgeführt werden. Zum Beispiel können in einer Ausführungsform die Sperroxidschicht 238 und eine obere Schicht des ersten Gateoxids 240b in einem nassen radikalischen Oxidationsprozess aufgebaut werden, welcher das Fließenlassen von Wasserstoffgas (H2) und Sauerstoffgas (O2) in eine Verarbeitungskammer in einem Verhältnis von ungefähr 1 : 1 zueinander involviert, ohne Zündereignis, wie etwa das Bilden eines Plasmas, das anderweitig typischerweise verwendet würde, um das H2 und O2 zum Bilden von Dampf zu pyrolysieren. Stattdessen können das H2 und O2 bei einer Temperatur von ungefähr in dem Bereich von 1000-1100 °C bei einem Druck von ungefähr in dem Bereich von 0,5-10 Torr reagieren, um an einer Oberfläche der Deckschicht 232 oder der ersten Deckschicht 232a Radikale zu bilden, wie etwa ein OH-Radikal, ein HO2-Radikal oder ein O-Diradikal. Der Oxidationsprozess wird für eine Dauer von ungefähr in dem Bereich von 1-5 Minuten für einen Einzelwafer unter Verwendung eines ISSG-Prozesses oder 30-120 Minuten für einen Chargenofenprozess ausgeführt, um einen Aufbau einer Sperroxidschicht 238 durch Oxidation und Verbrauch der ersten Deckschicht 232a zu bewirken, und kann ein Teil der zweiten Ladungseinfangschicht 230b sein. Während des gleichen Zeitraums wird auf der unteren Schicht 240a des ersten Gateoxids in der zweiten Region 208, die mindestens den Kanal 218 mindestens eines MOS-Transistors überlagert, eine obere Schicht des ersten Gateoxids 240b aufgebaut. In einer Ausführungsform kann die Sperroxidschicht 238 nach dem zweiten nassen radikalischen Oxidationsprozess wie etwa ISSG eine Dicke von etwa 30 Å bis etwa 45 Å aufweisen. Gleichzeitig wird die obere Schicht 240b des ersten Gateoxids aufgebaut, um die Bildung der Gateoxidschicht 240 auf eine Dicke von etwa 105 Å bis etwa 200 Å zu vervollständigen. In alternativen Ausführungsformen kann der zweite Schritt der nassen, schnellen und radikalischen Oxidation durch Prozesse wie etwa chemische Gasphasenabscheidung (CVD) oder andere radikalische Oxidationsprozesse, die in einer Chargen- oder Einzelwaferverarbeitungskammer durchgeführt werden, mit oder ohne Zündereignis wie etwa Plasma, ersetzt werden, solange Oxid sowohl auf dem Gatestapel 236 des NVM-Transistors als auch gleichzeitig auf der unteren Schicht 240a des ersten Gateoxids des MOS-Transistors/der MOS-Transistoren aufgebaut oder abgelagert wird. Erfindungsgemäß liegt das Dickenverhältnis zwischen dem oberen Oxid 238 des NVM-Transistors und dem Gateoxid 240 mindestens eines der MOS-Transistoren nach dem zweistufigen Oxidationsprozess, wie zuvor beschrieben, in einem ungefähren Bereich von 1 : 2,33 (105 nm/45 nm) bis 1 : 6,67 (200/30 nm).
  • In einer Ausführungsform werden durch Steuern der Parameter in dem trockenen RTO-Prozess des ersten Schritts und dem nassen ISSG-Prozess des zweiten Schritts, wie etwa Zeitdauer, Temperatur, Druck, Reaktionsmittel usw., angezielte Dicken der Sperroxidschicht 238 des NVM-Transistors in der ersten Region 206 und der Gateoxidschicht 240 mindestens eines MOS-Transistors in der zweiten Region 208 erreicht. Die folgende Tabelle illustriert ein Beispiel einer Implementation des vorgesehen zweistufigen Oxidationsprozesses:
    Oxidationsprozess Dicke des aufgebauten Oxids (Silicium) Dicke des oberen Oxids (SONOS) Dicke des Gateoxids (MOS)
    Trockene RTO 100 Å 0 Å 95 Å
    Nasse ISSG 70 Å 45 Å 115 Å
  • In diesem Beispiel kann der trockene RTO-Prozess (erster Oxidationsschritt), der etwa 100 Å (1 Å = 0,1 nm) Oxid auf Silicium aufbaut, etwa 95 Å Oxid in der zweiten Region 208 auf dem Wafer 204 aufbauen und hat nur sehr geringe Auswirkungen auf die erste Deckschicht 232a, die ein Nitrid oder Oxinitrid ist. Der nasse ISSG-Prozess (zweiter Oxidationsschritt), der normalerweise 70 Å Oxid auf Silicium aufbaut, erhöht die Dicke des Gateoxids 240 in der zweiten Region 208 auf dem Wafer 204 bis zu ungefähr 115 Å, was das Ziel für ein HV-E/A-Gateoxid in einer Ausführungsform sein kann. Das obere Oxid des ONNO- oder ONONO-Gatestapels 236 wird nur während des nassen ISSG-Prozesses aufgebaut. Für 70 Å Oxidation auf Silicium wird ungefähr 45 Å Oxid durch Verbrauch des Nitrids in der ersten Deckschicht 232a und vielleicht der zweiten Ladungseinfangschicht 230b des Gatestapels 236 aufgebaut. In einer Ausführungsform kann eine Zieldicke von etwa 45 Å für ein oberes Oxid eines SONOS wünschenswert sein, um EOT- und Vts-Anforderungen zu erfüllen. In anderen Ausführungsformen können Parameter der schnellen trockenen thermischen Oxidation und radikalischen Nassoxidation eingestellt werden, um wünschenswerte Dicken des oberen Oxids für den NVM-Transistor und den MOS-Transistor in einem einzigen Prozess zu erzielen. Abgesehen davon minimiert die Verwendung schneller thermischer Prozesse für beide Oxidationen die Wechselwirkung zwischen dem STI-Lückenfüllerdielektrikum wie etwa Dielektrikum in Isolationsstrukturen 202 und dem ONO-Stapel. Das Austreten der Feuchtigkeit aus dem Lückenfüllerdielektrikum und die Beeinträchtigung der ONO-Dicken dadurch, welche die Vts der SONOS-Vorrichtung beeinflussen können, werden minimiert.
  • In einer Ausführungsform werden die zwei Gateoxidationsschritte in Einzelwaferwerkzeugen ausgeführt. Die Prozesse der trockenen thermischen Oxidation und der nassen radikalischen Oxidation können entweder in zwei unterschiedlichen Werkzeugen wie einem Einzelwaferwerkzeug der schnellen thermischen Ausheilung (RTA) für den trockenen RTO-Prozess und anschließend einem ISSG-Einzelwaferwerkzeug für den ISSG-Prozess vorgenommen werden. Alternativ können trockene und nasse RTO in einem einzigen ISSG-Werkzeug ausgeführt werden. In dieser besonderen Ausführungsform wird die Oxidation anfänglich durch Heben der Wafertemperatur auf den Bereich von 1000-1100 °C und Fließenlassen von O2 für nur eine erforderliche Zeitdauer, um den trockenen RTO-Prozess zu beenden, durchgeführt. Anschließend wird H2 eingeleitet, um die ISSG-Oxidation zu beginnen. Die Betriebstemperatur der zwei Oxidationsschritte wird vorzugsweise auf demselben Wert gehalten.
  • In einer alternativen Ausführungsform kann die Abfolge der Oxidationsschritte der trockenen RTO und der nassen ISSG umgekehrt werden. Die Vorrichtung wird erst einer nassen ISSG-Oxidation unterzogen, entweder in einer Chargen- oder einer Einzelwaferverarbeitungskammer mit oder ohne Zündereignis wie etwa Plasma, wobei das obere Oxid 238' auf sowohl dem Gatestapel 236 des NVM-Transistors als auch der unteren Schicht 240a' des ersten Gateoxids in der zweiten Region 208, die mindestens den Kanal 218 mindestens eines MOS-Transistors überlagert, aufgebaut werden kann. Die nasse ISSG-Oxidation kann terminiert werden, wenn eine wünschenswerte Dicke des oberen Oxids 238' des NVM-Transistors 236 erzielt ist. Anschließend kann ein trockener RTO-Schritt anfangen, das Aufbauen der oberen Schicht 240b' des ersten Gateoxids auf der unteren Schicht 240a' des ersten Gateoxids fortzusetzen, bis eine wünschenswerte kombinierte Dicke des Gateoxids 240 erzielt ist. Der trockene RTO-Schritt hat kaum eine bis keine Auswirkung auf die Dicke des oberen Oxids 238' des NVM-Transistors 236, das während der nassen ISSG-Oxidation aufgebaut wurde.
  • In einer anderen alternativen Ausführungsform werden beide Oxidationsschritte in einem ISSG-Prozess vorgenommen, das heißt beide Oxidationsschritte oxidieren die erste Deckschicht 232a des Gatestapels 236 des NVM-Transistors. In dieser Ausführungsform wird nach dem ersten ISSG-Oxidationsschritt eine Photomaske aufgetragen, so dass nur der Gatestapel 236 der NVM-Transistorregionen unter Verwendung von Photoresist exponiert wird. Unter Verwendung dieser Photomaske wird eine HF-Ätzung ausgeführt, um nur das Oxid zu entfernen, das auf einem Teil des Nitrids in der ersten Deckschicht 232a in dem NVM-Transistor aufgebaut ist und dies verbraucht. Im Anschluss an den Kantenprozess wird der Photoresist entfernt und der Wafer wird einem zweiten nassen ISSG-Prozess unterzogen, um den Rest des Gateoxids 240 des MOS-Transistors zu bilden und auch das obere Oxid 238 des NVM-Transistors durch Verbrauch des Restes der ersten Deckschicht 232a zu bilden, bis eine wünschenswerte Dicke erzielt wird. In dieser besonderen Ausführungsform kann eine zusätzliche Photomaske erforderlich sein.
  • In einigen Ausführungsformen können, wie obenstehend kurz erläutert, der trockene RTO-Schritt und/oder der nasse radikalische ISSG-Oxidationsschritt in einem Chargenofen ausgeführt werden. In diesen Ausführungsformen ist der Prozessablauf der gleiche, aber bei jeder Oxidation wird eine Charge von Wafern (100-125 Wafer) parallel der Oxidation unterzogen. Diese Ausführungsform geht davon aus, dass ein funktionsfähiges chargenartiges Werkzeug zur radikalischen Oxidation verfügbar ist. Damit dieses Schema erfolgreich sein kann, muss das Lückenfüllerdielektrikum wie etwa das Dielektrikum in den Isolationsstrukturen 202 und dem ONO-Stapel von hoher Qualität sein, ohne oder mit nur minimalem Feuchtigkeitsgehalt.
  • In einer Ausführungsform kann das aufgebaute Gateoxid 240, das eine Schicht der unteren Schicht 240a des ersten Gateoxids, welche während des ersten Oxidationsschritts aufgebaut wurde, und eine obere Schicht 240b des ersten Gateoxids während des zweiten Oxidationsschritts umfasst, ein unterschiedliches stöchiometrisches Verhältnis und/oder unterschiedliche Strukturen zwischen den Gateoxidschichten 240a und 240b aufweisen oder nicht.
  • In einigen Ausführungsformen, wie etwa den in 2J bis 2N gezeigten, umfasst das Verfahren ferner einen doppelten Gateoxidprozessablauf, um die Herstellung von sowohl einem LV-MOS-Transistor 212 als auch einem HV-MOS-Transistor 214 zu ermöglichen. Bezug nehmend auf 2J ist eine strukturierte Maskenschicht 242 über der ersten und zweiten Region 206, 208 des Wafers 204 gebildet. Die strukturierte Maskenschicht 242 kann eine Photoresistschicht sein, die unter Verwendung standardmäßiger lithographischer Techniken strukturiert wurde, und umfasst mindestens eine Öffnung 244 über einem Kanal 218 in der zweiten Region 208. Das dicke erste Gateoxid 240 wird in den exponierten Regionen unter Verwendung einer BOE-Ätzung unter ähnlichen Bedingungen wie den oben in Bezug auf das Entfernen der Opferoxidschicht 234 beschriebenen geätzt, und die strukturierte Maskenschicht 242 wird dann entfernt.
  • Bezug nehmend auf 2K wird der Wafer 204 unter Verwendung einer Nassätzung, die kein Oxid ätzt, gereinigt, um das erste Gateoxid 240 des HV-MOS-Transistors 212 und die Sperroxidschicht 238 des Gatestapels 236 zu schützen. Der Wafer 204 wird dann einem thermischen Oxidationsprozess unterzogen, um ein dünnes zweites Gateoxid 246 mit einer angemessenen Dicke, wie etwa von etwa 1 nm bis etwa 3 nm, aufzubauen. In einigen Ausführungsformen kann das zweite Gateoxid 246 mit einer abgelagerten Schicht (nicht gezeigt) wie etwa Siliciumoxinitrid, Siliciumnitrid, Aluminiumoxid, Hafniumoxid, Zirconiumoxid, Hafniumsilicat, Zirconiumsilicat, Hafniumoxinitrid, Hafniumzirconiumoxid und Lanthanoxid überlagert werden.
  • Bezug nehmend auf 2L wird über dem Gatestapel 236, dem ersten Gateoxid 240 des HV-MOS-Transistors 214 und dem zweiten Gateoxid 246 des MOS-Transistors 212 eine Gateschicht 248 aus einem beliebigen leitenden oder halbleitenden Material gebildet, das zum Ermöglichen einer Vorspannung des NVM-Transistors 226 und des Betriebs der MOS-Transistoren 214, 212 geeignet ist. In einer Ausführungsform wird die Gateschicht 248 durch physikalische Gasphasenabscheidung gebildet und ist aus einem metallhaltigen Material zusammengesetzt, das Metallnitride, Metallcarbide, Metallsilicide, Hafnium, Zirconium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Cobalt und Nickel umfassen kann, ohne darauf beschränkt zu sein. In einer anderen Ausführungsform wird die Gateschicht durch einen CVD-Prozess gebildet und ist aus einer einzelnen dotierten Polysiliciumschicht zusammengesetzt, die dann strukturiert werden kann, um Steuergates des NVM-Transistor 226 und der MOS-Transistoren 214, 212 zu bilden.
  • Bezug nehmend auf 2M wird die Gateschicht 248 unter Verwendung einer Maskenschicht (nicht gezeigt) und standardmäßiger lithographischer Techniken strukturiert, um auf Oberflächen der Sperroxidschicht 238, des ersten Gateoxids 240 und des zweiten Gateoxids 246 zu enden, wodurch ein Gate 250 für den Gatestapel 236 eines NVM-Transistors 226, ein Gate 252 für den HV-MOS-Transistor 214 und ein Gate 254 für den MOS-Transistor 212 gebildet werden.
  • Bezug nehmend auf 1 und 2N wird eine erste Spacerschicht abgelagert und geätzt, um erste Seitenwandspacer 256 neben den Gates 252, 254 der MOS-Transistoren 212, 214 und dem NVM-Transistor 226 zu bilden, und eine oder mehrere leicht dotierte Drainvergrößerungen (LDD 258) werden neben den Seitenwandspacern 256 eines oder mehrerer der MOS-Transistoren 212, 214 (Schritt 112) implantiert und erstrecken sich unter diese.
  • Als nächstes wird eine SONOS-LDD-Maske über dem Wafer 204 gebildet, und leicht dotierte Drainvergrößerungen (LDD 260) werden neben dem NVM-Transistor 226 implantiert. Schließlich wird eine zweite Spacerschicht abgelagert und geätzt, um zweite Seitenwandspacer 262 neben dem Gatestapel 236 des NVM-Transistors 226 zu bilden (Schritt 114).
  • In einer oder mehreren alternativen Ausführungsformen können die Herstellungsschritte, wie in 1 bis 2N illustriert und beschrieben, angepasst oder modifiziert werden, um einen NVM-Transistor auf der Basis eines schwebenden Gates statt des oder zusätzlich zu dem NVM-Transistor 226 auf SONOS-Basis in einem integrierten Basis-CMOS-Prozess zu fertigen.
  • Bezug nehmend auf 1 und 2O werden, wenn der NVM-Transistor 226, der HV-MOS-Transistor 214 und der LV-MOS-Transistor 212 im Wesentlichen vollständig sind, Source- und Drainimplantate durchgeführt, um Source- und Drainregionen 264 für alle Transistoren zu bilden, und ein Silicidprozess wird durchgeführt (Schritt 116). Wie abgebildet können die Silicidregionen 266 auf den exponierten Gates 250, 252 und 254 und den exponierten Source- und Drainregionen 264 gebildet werden. Der Silicidprozess kann jeder beliebige, auf dem Gebiet üblicherweise eingesetzte Prozess sein, einschließlich einer Vorreinigungsätzung, Cobalt- oder Nickelmetallablagerung, Ausheilung und nasser Ablösung.
  • Bezug nehmend auf 1 und 2O umfasst das Verfahren zur Herstellung von Speicherzellen, die einen eingebetteten oder integral gebildeten NVM-Transistor auf SONOS-Basis und MOS-Transistor(en) umfassen, optional ferner den Schritt des Bildens einer mechanische Spannung induzierenden Schicht oder Struktur 268, wie etwa einer mechanische Spannung induzierenden Nitridschicht über dem Gatestapel 236 des NVM-Transistors 226, um den Datenerhalt zu erhöhen und/oder die Programmierzeit und -effizienz zu verbessern (Schritt 118). Insbesondere ändert das Induzieren von mechanischer Spannung in der Ladungseinfangschicht 230 des NVM-Transistors 226 die Energieniveaus darin gebildeter Ladungsfallen, wodurch der Ladungserhalt der Ladungseinfangschicht erhöht wird. Zusätzlich reduziert das Bilden einer mechanische Spannung induzierenden Struktur 268 in oder auf der Oberfläche 216 des Wafers 204 proximal zu einer Region des Wafers, in der der Kanal 224 des NVM-Transistors 226 gebildet ist, und diese vorzugsweise umgebend, die Bandlücke und erhöht abhängig von der Art der Beanspruchung die Trägerbeweglichkeit. Zum Beispiel erhöht eine Zugbeanspruchung, bei der Abstände zwischen Atomen in dem Kristallgitter des Wafers 204 gestreckt werden, die Beweglichkeit der Elektronen, wodurch N-Typ-Transistoren schneller werden. Kompressionsbeanspruchung, bei der diese Abstände verkürzt werden, produziert einen ähnlichen Effekt bei P-Typ-Transistoren, indem die Beweglichkeit der Löcher erhöht wird. Diese beiden Beanspruchung induzierenden Faktoren, d. h. reduzierte Bandlücke und erhöhte Trägerbeweglichkeit, resultieren in einer schnelleren und effizienteren Programmierung des NVM-Transistors 226.
  • Die Beanspruchung induzierende Struktur 268 kann eine unter Verwendung eines High-Aspect-Ratio-Process(HARP™)-Oxidationsprozesses (Prozess mit hohem Aspektverhältnis) gebildete Vormetalldielektrikum(PMD)-Schicht, eine unter Verwendung einer plasmagestützten chemischen Gasphasenabscheidung (PECVD) gebildete Kompressions- oder Zugnitridschicht oder eine Bis-tert.-butylaminosilan(BTBAS)-Nitridschicht umfassen.
  • In gewissen Ausführungsformen, wie etwa der in 2O gezeigten, kann die mechanische Spannung induzierende Struktur 268 auch über einem oder mehreren der MOS-Transistoren gebildet sein, um eine Beanspruchung in dem Kanal des MOS-Transistors zu induzieren.
  • Schließlich wird der Standard- oder Basis-CMOS-Prozessablauf fortgesetzt, um die Frontend-Vorrichtungsherstellung im Wesentlichen zu vervollständigen (Schritt 120), was die in 2O gezeigte Struktur ergibt. 2O ist ein Blockdiagramm, das eine Querschnittsansicht eines Teils einer fertigen Speicherzelle einschließlich eines eingebetteten NVM-Transistors auf SONOS-Basis und MOS-Transistoren, hergestellt gemäß dem Verfahren von 1 und 2A-2N, illustriert.
  • Es wurden Ausführungsformen von Speicherzellen, die eingebettete oder integral gebildete NVM-Transistoren auf SONOS-Basis und MOS-Transistoren umfassen, und Verfahren zur Herstellung derselben beschrieben.

Claims (18)

  1. Ein Verfahren, das Folgendes beinhaltet: Bilden eines Dielektrikumstapels auf einem Wafer, wobei der Dielektrikumstapel ein Tunneldielektrikum (228), eine Ladungseinfangschicht (230) und eine die Ladungseinfangschicht (230) überlagernde Deckschicht (232) umfasst; Strukturieren des Dielektrikumstapels zum Bilden eines nichtflüchtigen Gatestapels (NV) eines Transistors eines nichtflüchtigen Speichers (NVM) in einer ersten Region (206) des Wafers, während parallel der Dielektrikumstapel in einer zweiten Region (208) des Wafers entfernt wird; und Durchführen eines zweistufigen Gateoxidationsprozesses zum parallelen Oxidieren mindestens eines ersten Teils der Deckschicht (232) des nichtflüchtigen Gatestapels (NV) zum Bilden eines Sperroxids und Bilden eines Gateoxids mindestens eines MOS-Transistors in der zweiten Region (208), wobei das Gateoxid des mindestens einen MOS-Transistors sowohl während eines ersten Oxidationsschritts als auch während eines zweiten Oxidationsschritts des zweistufigen Gateoxidationsprozesses gebildet wird, wobei ein Verhältnis zwischen den Dicken des Sperroxids des nichtflüchtigen Gatestapels (NV) und des Gateoxids des mindestens einen MOS-Transistors nach dem Durchführen des zweistufigen Gateoxidationsprozesses in einem ungefähren Bereich von 1 : 2,33 bis 1 : 6,67 liegt.
  2. Verfahren gemäß Anspruch 1, wobei der zweite Oxidationsschritt des Gateoxidationsprozesses unmittelbar nach dem ersten Oxidationsschritt durchgeführt wird.
  3. Verfahren gemäß Anspruch 1, wobei der mindestens erste Teil der Deckschicht (232) des nichtflüchtigen Gatestapels (NV) während des ersten Oxidationsschritts des Gateoxidationsprozesses im Wesentlichen sowohl stöchiometrisch als auch chemisch unverändert bleibt.
  4. Verfahren gemäß Anspruch 2, wobei das Gateoxid des mindestens einen MOS-Transistors nach dem ersten Oxidationsschritt des Gateoxidationsprozesses zu einer ersten Dicke aufgebaut wird und wobei das Gateoxid während des zweiten Oxidationsschritts des Gateoxidationsprozesses weiter zu einer zweiten Dicke aufgebaut wird, wobei die zweite Dicke größer als die erste Dicke ist.
  5. Verfahren gemäß Anspruch 1, wobei der erste Oxidationsschritt des Gateoxidationsprozesses einen Prozess einer trockenen schnellen thermischen Oxidation umfasst.
  6. Verfahren gemäß Anspruch 1, wobei der zweite Oxidationsschritt des Gateoxidationsprozesses einen Prozess einer nassen In-situ-Dampferzeugung, umfasst.
  7. Verfahren gemäß Anspruch 1, wobei mindestens einer von dem ersten und zweiten Oxidationsschritt in einer Einzelwaferverarbeitungskammer oder einer Chargenwaferverarbeitungskammer durchgeführt wird.
  8. Verfahren gemäß Anspruch 2, wobei der erste Oxidationsschritt des Gateoxidationsprozesses einen Prozess einer nassen In-situ-Dampferzeugung umfasst und der zweite Oxidationsschritt des Gateoxidationsprozesses einen Prozess einer trockenen schnellen thermischen Oxidation umfasst.
  9. Verfahren gemäß Anspruch 6, wobei der erste Oxidationsschritt des Gateoxidationsprozesses eine schnelle molekulare Oxidation umfasst.
  10. Verfahren gemäß Anspruch 4, wobei das Sperroxid des nichtflüchtigen Transistors nach Abschluss des ersten und zweiten Oxidationsschritts des Gateoxidationsprozesses eine Dicke in einem ungefähren Bereich von 3,0 nm bis 4,5 nm erreicht, während das Gateoxid des mindestens einen MOS-Transistors die zweite Dicke in einem ungefähren Bereich von 10,5 nm bis 20,0 nm erreicht.
  11. Verfahren gemäß Anspruch 1, wobei der Dielektrikumstapel ferner eine oben auf der Deckschicht (232) abgelagerte Opferoxidschicht (234) beinhaltet, wobei die Deckschicht (232) Nitride oder Oxinitride umfasst und in den ersten Teil und einen zweiten Teil geteilt ist, wobei der zweite Teil über dem ersten Teil abgelagert wird und wobei das Sperroxid des nichtflüchtigen Gatestapels durch Verbrauch mindestens des ersten Teils der Deckschicht (232) gebildet wird.
  12. Verfahren gemäß Anspruch 11, wobei das Verfahren vor dem Durchführen des zweistufigen Gateoxidationsprozesses ferner Folgendes beinhaltet: Durchfuhren eines Gateoxid-Vorreinigungsprozesses zum Entfernen des Opferoxids (234) und mindestens des zweiten Teils der Deckschicht (232) des nichtflüchtigen Gatestapels, während gleichzeitig jegliche verbleibenden Oxide auf einer Oberfläche des Wafers entfernt werden, und deshalb Exponieren der Oberfläche des Wafers in der zweiten Region (208), wobei der zweite Teil der Deckschicht (232) eine sauerstoffreiche Zusammensetzung relativ zu dem ersten Teil umfasst, um die Entfernung des zweiten Teils der Deckschicht (232) zu erleichtern.
  13. Verfahren gemäß Anspruch 1, wobei das Verfahren vor dem Bilden eines Dielektrikumstapels auf einem Wafer ferner Folgendes beinhaltet: Implantieren von Indium bis zu einer Dosis von zwischen einem ungefähren Bereich von 5e11 cm2 bis 1e13 cm2 in der ersten Region (206) des Wafers zum Bilden eines Kanals des nichtflüchtigen Transistors.
  14. Verfahren gemäß Anspruch 1, wobei der erste und der zweite Oxidationsschritt des Gateoxidationsprozesses beide in einer In-situ-Dampferzeugungs-Verarbeitungskammer und einem Temperaturbereich von ungefähr 800 °C bis 1100 °C ausgesetzt werden, wobei während des ersten Oxidationsschritts nur Sauerstoff in die In-situ-Dampferzeugungs-Verarbeitungskammer eingeleitet wird und wobei während des zweiten Oxidationsschritts sowohl Sauerstoff als auch Wasserstoff eingeleitet werden.
  15. Verfahren gemäß Anspruch 1, wobei sowohl der erste als auch der zweite Oxidationsschritt ein In-situ-Dampferzeugungs-Prozess sind und wobei das Verfahren zwischen dem Durchführen des ersten und zweiten Oxidationsschritts bei dem Durchführen des zweistufigen Gateoxidationsprozesses ferner Folgendes beinhaltet: Strukturieren einer Öffnung zum Exponieren nur eines ersten Sperroxids, das vor dem Oxidieren eines Teils des ersten Teils der Deckschicht (232) des NVwährend des ersten Oxidationschritts gebildet wird, und Entfernen des nichtflüchtigen Gatestapels ersten Sperroxids in dem nichtflüchtigen Gatestapels.
  16. Ein Verfahren, das Folgendes beinhaltet: Teilen eines Wafers in eine Vielzahl erster Regionen (206) und eine Vielzahl zweiter Regionen (208); Bilden eines Dielektrikumstapels auf dem Wafer, wobei der Dielektrikumstapel ein unteres Oxid, einen mehrschichtigen Ladungseinfangfilm, eine untere und eine obere Nitriddeckschicht, welche den mehrschichtigen Ladungseinfangfilm überlagern, und ein oberes Opferoxid (234) umfasst; Strukturieren des Dielektrikumstapels zum Bilden eines nichtflüchtigen Gatestapels (NV) eines SONOS-Transistors in jeder der ersten Regionen (206), während parallel der Dielektrikumstapel in jeder der zweiten Regionen (208) entfernt wird; Durchführen eines zweistufigen Gateoxidationsprozesses, der einen trockenen schnellen thermischen Oxidation und einen nassen radikalischen In-situ-Dampferzeugungs-Prozess umfasst, wobei der trockenen schnellen thermischen Oxidation ein erstes Gateoxid mindestens eines MOS-Transistors in jeder der zweiten Regionen (208) bildet, und nassen radikalischen In-situ-Dampferzeugungs-Prozess, der unmittelbar nach dem trockenen schnellen thermischen Oxidations-Prozess durchgeführt wird, um parallel mindestens die untere Nitriddeckschicht zu oxidieren, um ein oberes Oxid für den nichtflüchtigen Gatestapel in jeder der ersten Regionen (206) zu bilden und weiter Oxid auf das erste Gateoxid des mindestens einen MOS-Transistors in jeder der zweiten Regionen (208) zu bilden und Dicke dazu hinzuzufügen, wobei ein Verhältnis zwischen den Dicken des oberen Oxids des nichtflüchtigen Gatestapels und des ersten Gateoxids des mindestens einen MOS-Transistors nach dem Durchführen des zweistufigen Gateoxidationsprozesses in einem ungefähren Bereich von1 : 2,33 bis 1 : 6,67 liegt.
  17. Ein Verfahren zum Steuern einer Sperroxiddicke eines SONOS-Transistors in einem integrierten CMOS-Prozessablauf, wobei das Verfahren Folgendes beinhaltet: Teilen eines Wafers in eine erste Region (206) und eine zweite Region (208); Bilden mindestens eines SONOS-Transistors in der ersten Region (206), wobei jeder SONOS-Transistor das Sperroxid mit einer ersten Betriebsdicke umfasst; und Bilden mindestens eines MOS-Transistors in der zweiten Region (208), wobei der mindestens eine MOS-Transistor einen Hochspannungs-MOS-Transistor umfasst, wobei der Hochspannungs-MOS-Transistor ein Gateoxid mit einer zweiten Betriebsdicke umfasst, wobei der mindestens eine SONOS-Transistor und der mindestens eine MOS-Transistor parallel gebildet werden und wobei das Sperroxid jedes der SONOS-Transistoren und das Gateoxid des Hochspannungs-MOS-Transistors parallel in einem zweistufigen Oxidationsprozessgebildet werden, wobei der Oxidationsprozess Folgendes beinhaltet: einen trockenen schnellen thermischen Oxidations-Prozess zum Aufbauen des Gateoxids des Hochspannungs-MOS-Transistors zu einer ersten Dicke und einen nassen radikalischen In-situ-Dampferzeugungs-Prozess zum parallelen Bilden des Sperroxids jedes des mindestens einen SONOS-Transistors, bis seine Dicke ungefähr der ersten Betriebsdicke entspricht, und zum weiteren Aufbauen von Oxid auf das Gateoxid des Hochspannungs-MOS-Transistors zu einer zweiten Dicke, wobei die zweite Dicke größer als die erste Dicke ist und sich der zweiten Betriebsdicke des Hochspannungs-MOS-Transistors annähert.
  18. Verfahren gemäß Anspruch 17, wobei die erste Betriebsdicke des Sperroxids des mindestens einen SONOS-Transistors in einem ungefähren Bereich von 3,0 nm bis 4,5 nm liegt, während die zweite Betriebsdicke des Gateoxids des Hochspannungs-MOS-Transistors in einem ungefähren Bereich von 10,5 nm bis 20,0 nm liegt, und wobei ein Verhältnis zwischen der ersten Betriebsdicke des Sperroxids und der zweiten Betriebsdicke des Gateoxids in einem ungefähren Bereich von 1 : 2,33 bis 1 : 6,67 liegt.
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