DE112006000598T5 - Transistoranordnung und Verfahren zur Herstellung derselben - Google Patents

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Abstract

Verfahren zum Herstellen einer Halbleiteranordnung mit den Schritten:
Bereitstellen eines Werkstücks;
Ausbilden eines ersten dielektrischen Materials über dem Werkstück;
Ausbilden eines zweiten dielektrischen Materials über dem ersten dielektrischen Material;
Ausheilen des Werkstücks, wodurch verursacht wird, dass sich ein Teil des zweiten dielektrischen Materials mit dem ersten dielektrischen Material verbindet und ein drittes dielektrisches Material ausbildet;
Entfernen des zweiten dielektrischen Materials;
Ausbilden eines Gate-Materials über dem dritten dielektrischen Material; und
Strukturieren des Gate-Materials und des dritten dielektrischen Materials zum Ausbilden zumindest eines Transistors.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich allgemein auf Halbleiteranordnungen und insbesondere auf Transistoren und Verfahren zur Herstellung derselben.
  • Hintergrund
  • Halbleiteranordnungen werden bei einer Vielzahl elektronischer Anwendungen verwendet, wie z.B. Computern, Mobiltelefonen, Digitalkameras und anderem elektronischen Zubehör. Halbleiteranordnungen werden üblicherweise hergestellt durch sequenzielles Abscheiden von isolierenden (oder dielektrischen), leitenden und halbleitenden Materialschichten über einem Halbleitersubstrat, wobei durch die Strukturierung der verschiedenen Schichten mittels Lithografie Schaltungsbauteile und -elemente darauf ausgebildet werden.
  • Ein Transistor ist ein Element, welches in Halbleiteranordnungen beträchtliche Verwendung findet. In einer einzigen integrierten Schaltung (IC) können beispielsweise Millionen von Transistoren sein. Eine bei der Herstellung von Halbleiteranordnungen verbreitete Art von Transistor ist ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET, Metal Oxide Semiconductor Field Effect Transistor).
  • Frühe MOSFET-Verfahren verwendeten eine Dotierart um entweder p-Kanal oder n-Kanal Transistoren zu erzeugen. Neuere Bauarten, die als Komplementär-MOS- (CMOS, Complimentary Metal Oxide Semiconductor) Anordnungen bezeichnet werden, verwenden sowohl p-Kanal als auch n-Kanal Anordnungen, z.B. einen p-Kanal Metalloxid-Halbleiter- (PMOS, Positive Metal Oxide Semiconductor) Transistor und einen n-Kanal Metalloxid-Halbleiter- (NMOS, Negative Metal Oxide Semiconductor) Transistor, in komplementären Anordnungen. Eine NMOS-Anordnung lädt negativ, so dass der Transistor durch die Wanderung der Elektronen an oder ausgeschaltet wird, während eine PMOS-Anordnung die Wanderung von Elektronenleerstellen bedingt. Obwohl die Herstellung von CMOS-Anordnungen mehr Herstellungsschritte und mehr Transistoren erfordert, sind CMOS-Anordnungen vorteilhaft, weil sie weniger Leistung verbrauchen und schnellere Anordnungen mit kleineren Abmessungen hergestellt werden können.
  • Das Gate-Dielektrikum für MOSFET-Anordnungen hat in der Vergangenheit üblicherweise Siliziumdioxid umfasst, das eine dielektrische Konstante von 3,9 aufweist. Mit Verkleinerung der Anordnungen wird jedoch die Verwendung von Siliziumdioxid als ein Gate-Dielektrikum aufgrund des Gate-Leckstroms, der die Leistungsfähigkeit der Anordnung verschlechtern kann, zu einem Problem. Für Kleinleistungs-Logik (z.B. für tragbare elektronische Anwendungen) ist es wichtig, Anordnungen mit niedrigem Leckstrom zu verwenden, um die Batterielebensdauer zu verlängern. Der Gate-Leckstrom muss in Kleinleistungsanwendungen gesteuert werden, ebenso wie der Unterschwellwert-Leckstrom, der pn-Übergangs-Leckstrom und das Band-zu-Band Tunneln. Deshalb geht die Entwicklung in der Industrie hin zur Verwendung von Materialien mit hoher dielektrischer Konstante (k) zur Verwendung als Gate-Dielektrikum in MOSFET-Anordnungen, welches den Gate-Leckstrom verringert. Der hier verwendete Begriff „dielektrische Materialien mit hohem k" bezieht sich auf ein dielektrisches Material mit einer dielektrischen Konstante von ungefähr 4,0 oder größer.
  • In der Elektronik ist die „Austrittsarbeit" die Energie, normalerweise in Elektronenvolt gemessen, die notwendig ist, um ein Elektron vom Fermi-Niveau bis zu einem eine unendliche Strecke entfernten Punkt außerhalb der Oberfläche anzuheben. Die Austrittsarbeit ist eine Materialeigenschaft von jedem Material, ob das Material ein Leiter, ein Halbleiter oder ein Dielektrikum ist. Die Austrittsarbeit eines Halbleiters oder Leiters beeinflusst unmittelbar die Schwellenspannung eines Transistors, wenn das Material als Gate-Elektrode verwendet wird. In CMOS-Anordnungen ist es wichtig, dass die Schwellenspannung Vt für die NMOS- und PMOS-Transistoren symmetrisch ist, um die Leistungsfähigkeit der CMOS-Anordnung zu optimieren.
  • Ein Problem bei der Verwendung von dielektrischen Materialien mit hohem k, wie z.B. einem Hafnium-basierten dielektrischen Material, ist, dass solch dielektrische Materialien mit hohem k einen Fermi-pinning Effekt aufweisen, welcher durch die Wechselwirkung des dielektrischen Materials mit hohem k mit dem angrenzenden Gate-Material verursacht wird. Als Gate-Dielektrikum in einem Transistor verwendet, bindet (pin) oder fixiert das dielektrische Material mit hohem k die Austrittsarbeit. Der Fermi-pinning-Effekt von Gate-Dielektrikum-Materialien mit hohem k verursacht eine Verschiebung der Schwellenspannung und eine niedrige Mobilität aufgrund der erhöhten Ladung, welche durch den Fermi-pinning-Effekt verursacht ist. Folglich ist es schwierig, eine symmetrische Vt für die NMOS- und PMOS-Transistoren einer CMOS-Anordnung zu erreichen, die ein dielektrisches Material mit hohem k als Gate-Dielektrikum aufweisen. Es sind Versuche unternommen worden, die Qualität von dielektrischen dünnen Schichten mit hohem k zu verbessern und die Fermi-pinning-Probleme zu lösen, aber die Versuche haben nur zu geringen Erfolgen geführt.
  • Folglich besteht ein Bedarf an CMOS-Transistor-Anordnungen und Verfahren zur Herstellung derselben, die ein Gate-Dielektrikum-Material mit hohen k und eine symmetrische Vt für die p-Kanal Metalloxid-Halbleiter- (PMOS) und n-Kanal Metalloxid-Halbleiter- (NMOS) Transistoren der CMOS-Anordnungen aufweisen.
  • Zusammenfassung der Erfindung
  • Diese und andere Probleme werden allgemein durch bevorzugte Ausführungsbeispiele der vorliegenden Erfindung, welche neue Verfahren zur Herstellung von Transistoranordnungen bereitstellt, gelöst oder umgangen und technische Vorteile werden allgemein erzielt, wobei ein dielektrisches Material mit hohem k über einer Schicht von Siliziumdioxid oder Siliziumoxinitrid abgeschieden wird, und die Anordnung ausgeheilt wird. Ein Teil des dielektrischen Materials mit hohem k verbindet sich mit dem Siliziumdioxid oder Siliziumoxinitrid während des Ausheilprozesses. Das dielektrische Material mit hohem k wird entfernt, und die Siliziumdioxid- oder Siliziumoxinitrid-Schicht, die sich mit dem Teil des dielektrischen Materials mit hohem k verbunden hat, wird als ein Gate-Dielektrikum eines Transistors verwendet.
  • In Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung weist ein Verfahren zur Herstellung einer Halbleiteranordnung auf ein Bereitstellen eines Werkstücks, ein Ausbilden eines ersten dielektrischen Materials über dem Werkstück, ein Ausbilden eines zweiten dielektrischen Materials über dem ersten dielektrischen Material und ein Ausheilen des Werkstücks, wodurch verursacht wird, dass sich ein Teil des zweiten dielektrischen Materials mit dem ersten dielektrischen Material verbindet und ein drittes dielektrisches Material ausbildet. Das zweite dielektrische Material wird entfernt, und ein Gate-Material wird über dem dritten dielektrischen Material ausgebildet. Das Gate-Material und das dritte dielektrischen Material werden zum Ausbilden zumindest eines Transistors strukturiert.
  • In Übereinstimmung mit einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung weist ein Verfahren zur Herstellung einer CMOS-Anordnung auf ein Bereitstellen eines Werkstücks, wobei das Werkstück einen ersten Bereich und einen zweiten Bereich umfasst, ein Ausbilden eines ersten dielektrischen Materials über dem Werkstück, und ein Ausbilden eines zweiten dielektrischen Materials über dem ersten dielektrischen Material. Das Werkstück wird ausgeheilt, wodurch sich ein Teil des zweiten dielektrischen Materials mit dem ersten dielektrischen Material verbindet und ein drittes dielektrisches Material ausbildet. Das zweite dielektrische Material wird entfernt, und ein erstes Gate-Material wird über dem dritten dielektrischen Material in dem ersten Bereich ausgebildet. Ein zweites Gate-Material wird über dem dritten dielektrischen Material in dem zweiten Bereich ausgebildet. Das erste Gate-Material, das zweite Gate-Material, und das dritte dielektrische Material werden zum Ausbilden eines ersten Transistors in dem ersten Bereich des Werkstücks und eines zweiten Transistors in dem zweiten Bereich des Werkstücks strukturiert. Das Ausbilden entweder des ersten Transistors oder des zweiten Transistors umfasst ein Ausbilden einer PMOS-Anordnung oder einer NMOS-Anordnung.
  • In Übereinstimmung mit noch einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung weist ein Transistor ein Werkstück, ein über dem Werkstück angeordnetes Gate-Dielektrikum, und ein über dem Gate-Dielektrikum angeordnetes Gate auf. Das Gate-Dielektrikum hat einen oberen Teilbereich und einen Bodenteilbereich, und umfasst eine Mischung von Siliziumdioxid oder Siliziumoxinitrid und einem Element oder einer Kombination von Elementen. Das Gate-Dielektrikum umfasst in dem oberen Teilbereich des Gate-Dielektrikums eine größere Menge des Elements oder der Kombination von Elementen als in dem Bodenteilbereich des Gate-Dielektrikums.
  • Vorteile von bevorzugten Ausführungsbeispielen der vorliegenden Erfindung beinhalten ein Bereitstellen von Verfahren zur Fabrikation von CMOS-Anordnungen und Strukturen derselben, wobei der PMOS-Transistor und die NMOS-Transistoren eine dielektrische Konstante haben, die größer als die dielektrische Konstante von Siliziumdioxid ist, und wobei die PMOS- und NMOS-Transistoren eine im Wesentlichen symmetrische Vt aufweisen.
  • Das vorangegangene hat die Merkmale und technischen Vorteile von Ausführungsbeispielen der vorliegenden Erfindung eher breit umrissen, damit die folgende ausführliche Beschreibung der Erfindung besser verstanden werden kann. Zusätzliche Merkmale und Vorteile von Ausführungsbeispielen der Erfindung, welche den Gegenstand der Ansprüche der Erfindung darstellen, werden nachfolgend beschrieben. Vom Fachmann sollte wahrgenommen werden, dass die offenbarte Idee und spezifischen Ausführungsbeispiele leicht als Grundlage verwendet werden können, um andere Strukturen oder Prozesse, welche die gleiche Zielsetzung wie die vorliegende Erfindung erfüllen, abzuändern oder zu entwickeln. Vom Fachmann sollte ebenso wahrgenommen werden, dass solche gleichwertigen Entwicklungen nicht vom Kern und Umfang der Erfindung, wie in den Ansprüchen dargelegt, abweichen.
  • Kurzbeschreibung der Zeichnungen
  • Für ein besseres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die nachfolgende Beschreibung in Zusammenhang mit den begleitenden Zeichnungen Bezug genommen, in welchen:
  • 1 bis 9 Schnittansichten einer Halbleiteranordnung zu verschiedenen Stadien der Herstellung in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigen;
  • 10 bis 12 Schnittansichten einer Halbleiteranordnung zu verschiednen Stadien der Herstellung in Übereinstimmung mit einem weiteren Ausführungsbeispiel der vorliegenden Erfindung zeigen; und
  • 13 eine Schnittansicht eines weiteren Ausführungsbeispiels der vorliegenden Erfindung zeigt.
  • Übereinstimmende Ziffern und Symbole der verschiedenen Figuren beziehen sich im allgemeinen, sofern nicht anders gekennzeichnet, auf übereinstimmende Teile. Die Figuren wurden gezeichnet, um die relevanten Aspekte der bevorzugten Ausführungsbeispiele klar darzustellen und sind nicht notwendigerweise maßstabsgerecht gezeichnet.
  • Detaillierte Beschreibung beispielhafter Ausführungsformen
  • Die Herstellung und Verwendung der derzeitigen bevorzugten Ausführungsbeispiele wird nachstehend im Detail dargestellt. Allerdings sollte wahrgenommen werden, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Ideen bereitstellt, die in breitgefächerten spezifischen Zusammenhängen ausgeführt werden können. Die vorgestellten spezifischen Ausführungsbeispiele dienen lediglich der Veranschaulichung typischer Methoden, die Erfindung herzustellen und zu benutzen und beschränken nicht den Umfang der Erfindung.
  • Als Gate-Dielektrikum eines Transistors verwendet, erzielen Gate-Dielektrikum-Materialien mit hohen k im allgemeinen einen um Größenordnungen niedrigeren Gate-Leckstrom als SiO2-Gate-Dielektrikum-Materialien mit der gleichen effektiven Oxiddicke (EOT, Effective Oxide Thickness). Für Anwendungen mit niedriger Bereitschaftsleistung (LSTP, Low Standby Power) und hoher Leistungsfähigkeit (HP, High Performance) ist ein Gate-Dielektrikum mit hohem k eine mögliche Lösung in der Roadmap für advanced technology nodes. Es wird erwartet, dass Gate-Dielektrikum-Materialien mit hohem k die EOT, Gate-Leckstrom (Jg), Mobilitäts-, und Hysterese-Parameter erreichen, welche durch LSTP-Anwendungen gefordert werden. Jedoch erweist sich die Vt-Steuerbarkeit mit Gate-Dielektrikum-Materialien mit hohem k als eine Herausforderung. Insbesondere, um Gate-Dielektrikum-Materialien mit hohem k in CMOS Anwendungen nutzbar zu machen, erfordert die CMOS-Anordnung eine symmetrische Vtn und Vtp (z.B. Vtn=0,3 V und Vtp=–0,3 V).
  • Allerdings sind Versuche, ein dielektrisches Material mit hohem k, wie z.B. HfO2, als ein Gate-Dielektrikum-Material zu verwenden, problematisch gewesen. Insbesondere sind Versuche gemacht worden, HfO2, welches ein dielektrisches Material mit hohem k mit einer dielektrischen Konstante von ungefähr 25 ist, als Gate-Dielektrikum sowohl für die PMOS- als auch die NMOS-FETs einer CMOS-Anordnung zu verwenden. Es wurde beobachtet, dass die Austrittsarbeit eines Polysilizium-Gates bei Verwendung eines HfO2 Gate-Dielektrikums aufgrund von Fermi-pinning an einem Punkt nahe dem Leitungsband von Polysilizium festgeheftet wird, wodurch verursacht wird, dass das Polysilizium-Gate wie ein n-Typ Polysilizium arbeitet, sogar für das mit p-Typ Dotierstoff dotierte Polysilizium-Gate für die PMOS-Anordnung. Folglich wurde beobachtet, dass die Schwellenspannung Vtp der PMOS-Anordnung viel höher als erwartet war; z.B. war Vtp –1,2 V während Vtn 0,4 V war, was sehr asymmetrisch ist.
  • Man glaubt, dass der Fermi-pinning-Effekt in Zusammenhang steht mit der Hf-Si-Bindung an der Grenzfläche von Gate-Elektrode zu Gate-Dielektrikum, welche beinahe unmöglich vermieden werden kann. Folglich macht der Fermi-pinning-Effekt die Verwendung von Polysilizium als Gate-Elektrode unverträglich mit Hf-basierten Gate-Dielektrikum-Materialien mit hohem k in CMOS-Anordnungen. Vollständig silizidierte Polysilizium- (FUSI, Fully Silicided) Gates und Metall-Gates haben ebenfalls Fermi-pinning-Effekte gezeigt und sind unerwünscht für die Verwendung als Gate-Elektroden-Materialien, wenn ein Dielektrikum mit hohem k, wie z.B. Hafnium, als Gate-Dielektrikum verwendet wird.
  • Ausführungsbeispiele der vorliegenden Erfindung lösen das Fermi-pinning Problem, dass auftritt, wenn dielektrische Materialien mit hohem k als ein Gate-Dielektrikum in Transistoren verwendet werden. Eine Schicht von SiO2 oder SiON wird über dem Substrat abgeschieden, und eine Schicht eines dielektrischen Materials mit hohem k wird über dem SiO2 oder SiON abgeschieden. Das Substrat wird ausgeheilt, wodurch ein Teil des dielektrischen Materials mit hohem k in die SiO2- oder SiON-Schicht wandert und/oder diffundiert, wodurch eine Gate-Dielektrikum-Mischungsschicht ausgebildet wird, die das SiO2 oder SiON und das dielektrische Material mit hohem k über dem Substrat umfasst. Das dielektrische Material mit hohem k wird dann entfernt. Ein Gate wird dann über der Gate-Dielektrikum-Mischungsschicht ausgebildet, und der Herstellungsprozess des Transistors wird dann fortgeführt. Das Gate-Material der PMOS- uns NMOS-Transistoren wird vorzugsweise ausgewählt, um die Austrittsarbeit der PMOS- und NMOS-Transistoren zu einzustellen. Die Gate-Dielektrikum-Mischungsschicht löst das Fermi-pinning-Problem und führt zu einer CMOS-Anordnung mit einer symmetrischen Schwellenspannung Vt für den PMOS- und NMOS-Transistor.
  • Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsbeispiele in einem spezifischen Zusammenhang beschrieben, nämlich einem CMOS-Transistor. Ausführungsbeispiele der vorliegenden Erfindung können jedoch ebenso für andere Halbleiteranordnungsanwendungen angewandt werden, wo zwei oder mehr Transistoren verwendet werden. Ausführungsbeispiele der vorliegenden Erfindung können ebenso z.B. in Anwendungen mit einem einzelnen Transistor implementiert werden. Man beachte, dass in den gezeigten Zeichnungen nur eine PMOS-Anordnung und nur eine NMOS-Anordnung gezeigt sind; dennoch kann es viele, auf einem Halbleiterwerkstück ausgebildete PMOS- und NMOS-Anordnungen während jedes hierin beschriebenen Herstellungsprozesses geben.
  • 1 bis 9 zeigen Schnittansichten einer Halbleiteranordnung 100 zu verschiedenen Stadien der Herstellung in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. Zunächst auf 1 Bezug nehmend, ist dort eine Halbleiteranordnung 100, die ein Werkstück 102 aufweist, in einer Schnittansicht gezeigt. Das Werkstück 102 kann ein Halbleitersubstrat aufweisen, dass z.B. durch eine Isolierschicht bedecktes Silizium oder andere Halbleitermaterialien umfasst. Das Werkstück 102 kann ebenso andere, nicht gezeigte, aktive Komponenten oder Schaltungen aufweisen. Das Werkstück 102 kann z.B. Siliziumoxid über einkristallinem Silizium umfassen. Das Werkstück 102 kann andere leitende Schichten oder andere Halbleiterelemente aufweisen, z.B. Transistoren, Dioden usw. Verbundhalbleiter, wie z.B. GaAs, InP, Si/Ge oder SiC, können anstelle von Silizium verwendet werden. Das Werkstück 102 kann ebenso ein Silizium-auf-Isolator- (SOI, Silicon-On-Insulator) Substrat umfassen.
  • Das Werkstück 102 weist einen ersten Bereich 106 und einen zweiten Bereich 108 auf. Der erste Bereich 106 kann einen Bereich umfassen, wo ein erster Transistor, der z.B. eine PMOS-Anordnung oder ein PMOSFET umfasst, ausgebildet werden wird. Der zweite Bereich 108 kann einen Bereich umfassen, wo ein zweiter Transistor, der z.B. eine NMOS-Anordnung oder ein NMOSFET umfasst, ausgebildet werden wird. Die PMOS-Anordnung und die NMOS-Anordnung sind in 1 nicht gezeigt: s. 9. Alternativ kann der erste Bereich 106 einen Bereich umfassen, wo z.B. eine NMOS-Anordnung oder ein NMOSFET ausgebildet werden wird, und der zweite Bereich 108 kann einen Bereich umfassen, wo z.B. ein PMOS oder PMOSFET ausgebildet werden wird.
  • Der erste Bereich 106 und der zweite Bereich 108 können, wie gezeigt, durch einen optionalen flachen Grabenisolations- (STI, Shallow Trench Isolation) Bereich 104 getrennt sein, der in dem Werkstück 102 ausgebildet ist. Der erste Bereich 106 kann mit n-Typ Dotierstoffen dotiert sein, z.B. zum Ausbilden einer N-Wanne, und der zweite Bereich 108 kann mit p-Typ Dotierstoffen dotiert sein, z.B. zum Ausbilden einer P-Wanne, z.B. wenn eine PMOS-Anordnung und eine NMOS-Anordnung in dem jeweiligen ersten Bereich 106 bzw. zweiten Bereich 108 ausgebildet werden. Im allgemeinen wird das Werkstück 102 mit n- oder p-Typ Dotierstoffen dotiert, je nachdem, ob die Übergänge des auszubildenden Transistors p- bzw. n-Typ sein wer den.
  • Das Werkstück 102 kann unter Verwendung eines Pre-Gate-Reinigungsprozesses gereinigt werden, um Verunreinigungen oder natürliches Oxid von der oberen Oberfläche des Werkstücks 102 zu entfernen. Die Pre-Gate-Behandlung kann z.B. eine Hf-, HCl- oder Ozon-basierte Reinigungsbehandlung umfassen, obwohl die Pre-Gate Behandlung alternativ andere Chemikalien umfassen kann.
  • Ein erstes dielektrisches Material 110 wird über dem Werkstück 102 ausgebildet, wie in 2 gezeigt. Das erste dielektrische Material 110 umfasst vorzugsweise Siliziumdioxid (SiO2) oder Siliziumoxinitrid (SiON), und umfasst in einem Ausführungsbeispiel vorzugsweise eine Dicke t1 von ungefähr 5 nm (50 Angström) oder weniger. Insbesondere umfasst das erste dielektrische Material 110 in einem weiteren Ausführungsbeispiel z.B. eine Dicke t1 von ungefähr 1 bis 3 nm (10 bis 30 Angström). Alternativ kann das erste dielektrische Material 110 andere Abmessungen umfassen. Das erste dielektrische Material 110 kann z.B. unter Verwendung von chemischer Gasphasenabscheidung (CVD, Chemical Vapor Deposition), Atomlagenabscheidung (ALD, Atomic layer deposition) oder anderen Abscheidetechniken abgeschieden werden. In einem Ausführungsbeispiel ist das erste dielektrische Material 110 vorzugsweise thermisch aufgewachsen, z.B. indem das Werkstück 102 in einen Ofen platziert wird und es in einer Sauerstoffumgebung erhitzt wird. Die dielektrische Konstante des ersten dielektrischen Materials 110 ist vorzugsweise z.B. ungefähr 3,9.
  • Ein zweites dielektrisches Material 112 wird über dem ersten dielektrischen Material 110 ausgebildet, wie in 3 gezeigt. Das zweite dielektrische Material 112 umfasst vorzugsweise ein anderes Material als das erste dielektrisch Material 110. Das zweite dielektrische Material 112 umfasst in Übereinstimmung mit Ausführungsbeispielen der vorliegenden Erfindung vorzugsweise ein dielektrisches Material mit hohem k. Beispielsweise umfasst das zweite dielektrische Material 112 vorzugsweise ein Isoliermaterial mit einer dielektrischen Konstante von ungefähr 4,0 oder größer. Das zweite dielektrische Material 112 umfasst in einem Ausführungsbeispiel vorzugsweise eine Dicke t2 von ungefähr 5 nm (50 Angström) oder weniger. Insbesondere umfasst das zweite dielektrische Material 112 in einem weiteren Ausführungsbeispiel eine Dicke t2 von z.B. ungefähr 2 bis 3 nm (20 bis 30 Angström). Alternativ kann das zweite dielektrische Material 112 andere Abmessungen umfassen. Das zweite dielektrische Material 112 umfasst vorzugsweise z.B. HfO2, Al2O3, ZrO2, Ta2O5, La2O3, HfAlOx, ZrAlOx, HfSiOx, ZrSiOx, Nitride davon, SixNy, SiOxNy oder Kombinationen davon, obwohl das zweite dielektrische Material 112 alternativ andere Materialien umfassen kann. Das zweite dielektrische Material 112 kann z.B. durch CVD, ALD, Metallorganische Chemische Gasphasenabscheidung (MOCVD, Metal Organic Chemical Vapor deposition), Physikalische Gasphasenabscheidung (PVD, Physical Vapor Depostion), oder Dampfstrahl-Abscheidung (JVD, Jet Vapor Deposition) ausgebildet werden, obwohl das zweite dielektrische Material 112 alternativ unter Verwendung anderer Techniken ausgebildet werden kann.
  • Als nächstes wird das Werkstück 102 ausgeheilt bzw. eine Temperaturbehandlung durchgeführt, wodurch sich ein Teil des zweiten dielektrischen Materials 112 mit dem ersten dielektrischen Material 110 verbindet und ein drittes dielektrisches Material 120 ausbildet, wie in den 4 und 5 gezeigt. Der Ausheilprozess umfasst vorzugsweise ein Erhitzen des Werkstücks 102 für z.B. ungefähr 60 Sekunden oder weniger bei einer Temperatur von ungefähr 700 bis 1000 Grad C, obwohl alternativ andere Temperaturen und Zeiträume verwendet werden können.
  • Der Ausheilprozess verursacht, dass ein Teil des zweiten dielektrischen Materials 112 aus dem zweiten dielektrischen Material 112 ausdiffundiert und in Richtung des ersten dielektrischen Materials 110 wandert, wobei es sich mit dem ersten dielektrischen Material 110 zum Ausbilden des in 5 gezeigten, dritten dielektrischen Materials 120 verbindet. Beispielsweise kann das zweite dielektrische Material 112 ein dielektrisches Material mit hohem k umfassen, das ein Oxid eines Elements oder Kombination von Elementen 114 (s. 4) umfasst, und das Ausheilen des Werkstücks verursacht, dass das Element oder die Kombination von Elementen 114 in dem Material 112 mit hohem k sich nach unten in das erste dielektrische Material 110 bewegt zum Ausbilden des dritten dielektrischen Materials 120, das eine Mischung von Siliziumdioxid oder Siliziumoxinitrid und dem Element oder der Kombination von Elementen 114 umfasst. Das dritte dielektrische Material 120 umfasst in Übereinstimmung mit Ausführungsbeispielen der vorliegenden Erfindung vorzugsweise z.B. HfSiOx, AlSiOx, ZrSiOx, Ta2SiO5, La2SiO3, HfSiAlOx, ZrSiAlOx, Nitride davon, SiOxNy oder Kombinationen davon. Wenn beispielsweise das zweite dielektrische Material 112 HfO2 umfasst, dann bewegt sich Hf in das erste dielektrische Material 110, welches vorzugsweise SiO2 oder SiON umfasst, wodurch HfSiOx ausgebildet wird.
  • Das Ausheilen des Werkstücks 102 kann ebenso verursachen, dass sich Sauerstoff 116 von dem ersten dielektrischen Material 110 z.B. nach oben in das zweite dielektrische Material 112 bewegt. Die Dicke t1 des dritten dielektrischen Materials 120 ist nach dem Ausheilprozess im Wesentlichen z.B. die gleiche wie die Dicke t1 des ersten dielektrischen Materials 110.
  • Weil der Ausheilprozess verursacht, dass ein Teil des zweiten dielektrischen Materials 112 in das erste dielektrische Material 110 diffundiert, können das Element oder die Kombination von Elementen 114, welche sich in das erste dielektrische Material 110 zum Ausbilden des dritten dielektrischen Materials 120 bewegt, ein Gauß'sches Profil aufweisen. Insbesondere kann das dritte dielektrische Material 120 einen oberen Teilbereich und einen Bodenteilbereich umfassen, wobei das dritte dielektrische Material 120 in dem oberen Teilbereich eine größere Menge des Elements oder der Kombination von Elementen 114 umfasst als in dem Bodenteilbereich. Beispielsweise kann das dritte dielektrische Material 120 in dem oberen Teilbereich eine größere Menge des dielektrischen Materials mit hohem k des zweiten dielektrischen Materials 112 umfassen als in dem Bodenteilbereich des dritten dielektrischen Materials 120.
  • Das zweite dielektrische Material 112 wird dann entfernt, wie in 5 gezeigt, wobei das dritte dielektrische Material 120 über dem Werkstück 102 angeordnet zurückgelassen wird. Das zweite dielektrische Material 112 kann z.B. unter Verwendung eines Nass- oder Trockenätzprozesses oder eines Sputterprozesses entfernt werden.
  • Ein Gate-Material 122 wird dann über dem dritten dielektrischen Material 120 abgeschieden, wie in 6 gezeigt. Das Gate-Material 122 umfasst vorzugsweise eine Dicke von z.B. ungefähr 200 nm (2000 Angström) oder weniger. In einem Ausführungsbeispiel ist das Gate-Material der PMOS-Anordnung, die in dem ersten Bereich 106 ausgebildet ist, vorzugsweise z.B. anders als das Gate-Material der NMOS-Anordnung, die in dem zweiten Bereich 108 ausgebildet ist. Die Gate-Materialien der PMOS- und NMOS-Anordnung können in Übereinstimmung mit Ausführungsbeispielen der vorliegenden Erfindung ausgewählt werden, um z.B. die Austrittsarbeit der PMOS- und NMOS-Transistoren einzustellen, was zu einer CMOS-Anordnung mit einer im Wesentlichen symmetrischen Schwellenspannung Vt führt. Das hierin beschriebene Gate-Material der Transistoren umfasst vorzugsweise z.B. ein halbleitendes Material, ein leitendes Material, oder eine oder mehrere Schichten von beidem.
  • In dem in den 1 bis 9 gezeigten Ausführungsbeispiel umfasst das Gate-Material 122 vorzugsweise ein halbleitendes Material, wie z.B. Polysilizium, obwohl das Gate-Material 122 alternativ z.B. andere halbleitende Materialien, wie z.B. amorphes Silizium oder andere Halbleiter umfassen kann. Vorzugsweise wird das Gate-Material 122 in dem ersten Bereich mit einem ersten Dotierstoff 124 implantiert, wie in 7 gezeigt, und das Gate-Material 122 wird in dem zweiten Bereich mit einem zweiten Dotierstoff 126 implantiert, wobei der zweite Dotierstoff 126 anders als der erste Dotierstoff 124 ist. Wenn beispielsweise der erste Bereich 106 einen PMOS-Transistor umfasst, umfasst der erste Dotierstoff 124 vorzugsweise einen P-Typ Dotierstoff, und wenn der zweite Bereich 108 einen NMOS-Transistor umfasst, umfasst der zweite Dotierstoff 126 vorzugsweise einen N-Typ Dotierstoff. Der erste Bereich 106 und der zweite Bereich 108 können maskiert sein, z.B. unter Verwendung eines, nicht gezeigten, Photoresists und/oder Hartmaske, während der zweite Bereich 108 bzw. der erste Bereich 106 z.B. mit Dotierstoffen 126 bzw. 124 implantiert werden, was in den Figuren nicht gezeigt ist.
  • Das Gate-Material 122 und das dritte dielektrische Material 120 werden dann, wie in 8 gezeigt, zum Ausbilden zumindest einen Transistors mittels Lithographie strukturiert. Die Bearbeitung der Halbleiteranordnung 100 wird dann fortgeführt, wie z.B. Ausbilden von Seitenwandabstandsstücken (sidewall spacer) 132 über den Seitenwänden der Gates 128 und 130 und dem dritten dielektrischen Material 120, wie in 9 gezeigt. Das Werkstück 102 kann mit Dotierstoffen implantiert werden, um z.B. (nicht gezeigte) Source- und Drain-Gebiete in dem Werkstück 102 in der Nähe der Gates 120 auszubilden. Beispielsweise wird dann eine elektrische Verbindung zu den Gates sowie Source- und Drain-Gebieten hergestellt, dielektrische Schichten können über den Transistoren ausgebildet werden, zusätzliche Metallisierungs- und Isolierschichten können über der oberen Oberfläche des Isoliermaterials und der elektrischen Verbindungen ausgebildet und strukturiert werden, und eine (nicht gezeigte) Passivierungsschicht kann ausgebildet werden. (Ebenfalls nicht gezeigte) Bond-Pads können ausgebildet werden, und die Halbleiteranord nungen können dann vereinzelt oder in einen individuellen Chip (die) getrennt werden. Die Bond-Pads können mit Zuleitungen eines z.B. (ebenfalls nicht gezeigten) integrierten Schaltungs-Gehäuses (integrated circuit package) oder anderen Chips verbunden werden, um elektrischen Kontakt zu den z.B. in dem ersten und zweiten Bereichen 106 und 108 der Halbleiteranordnung 100 ausgebildeten Transistoren herzustellen.
  • In dem gezeigten Ausführungsbeispiel umfasst die gezeigte Halbleiteranordnung 100 einen PMOS-Transistor in dem ersten Bereich 106, der ein Gate 128 umfasst, welches ein mit einem ersten Dotierstoff (z.B. Dotierstoff 124 gezeigt in 7) implantiertes halbleitendes Material beinhaltet, und einen NMOS-Transistor in dem zweiten Bereich 108, der ein Gate 130 umfasst, welches ein mit einem zweiten Dotierstoff (z.B. Dotierstoff 126 gezeigt in 7) implantiertes halbleitendes Material beinhaltet. Vorteilhafterweise umfasst das Gate-Dielektrikum 120 von beiden Transistoren ein dielektrisches Material mit einer dielektrischen Konstante, die größer als die dielektrische Konstante von Siliziumdioxid ist, weil die Elemente oder Kombinationen von Elementen, die mit dem Siliziumdioxid vermischt sind, die dielektrische Konstante des Gate-Dielektrikums 120 erhöhen. Fermi-pinning ist in der Struktur 100 kein Problem, und die Austrittsarbeit der Transistoren kann mittels Materialauswahl für die Gates 128 und 130 eingestellt werden.
  • In einem weiteren Ausführungsbeispiel, das in einer Schnittansicht in den 10 bis 12 gezeigt ist, umfassen die Gates der Transistoren vorzugsweise ein Metall. Ähnliche Ziffern werden für die in den 10 bis 12 dargestellten Elemente verwendet, wie sie in den 1 bis 9 verwendet wurden.
  • Beispielsweise kann ein erstes leitendes Material 240/242 über dem Gate-Dielektrikum 220 in dem ersten Bereich 206 ausgebildet werden, und ein zweites leitendes Material 242 kann über dem Gate-Dielektrikum 220 in dem zweiten Bereich 208 des Werkstücks 202 ausgebildet werden. Ein Verfahren zur Herstellung der Halbleiteranordnung 200 kann ein Ausbilden eines ersten leitenden Materials 240 über dem dritten dielektrischen Material 220 in sowohl dem ersten Bereich 206 als auch dem zweiten Bereich 208 umfassen, wie in 10 gezeigt. Das erste leitende Material 240 umfasst vorzugsweise eine Dicke von z.B. ungefähr 10 nm (100 Angström) bis zu einigen Zehn nm (einigen Hundert Angström), und das zweite leitende Material 242 umfasst vorzugsweise eine Dicke von z.B. ungefähr 100 nm (1000 Angström) oder weniger, obwohl das erste leitende Material 240 und das zweite leitende Material 242 alternativ andere Abmessungen umfassen können.
  • Das erste leitende Material 240 kann unter Verwendung von Lithographietechniken von über dem zweiten Bereich 208 entfernt werden, z.B. durch Abscheiden eines (nicht gezeigten) Photoresists, Strukturieren des Photoresists, Verwenden des Photoresists als eine Maske, während Teilbereiche des ersten leitenden Materials 240 weggeätzt werden, und dann Strippen des Photoresists. Ein zweites leitendes Material 242 kann dann über dem ersten leitenden Material 240 in dem ersten Bereich 206 und über dem dritten dielektrischen Material 220 in dem zweiten Bereich 208, wie in 11 gezeigt, abgeschieden werden. Das zweite leitende Material 242, erste leitende Material 240, und dritte dielektrische Material 220 werden dann zum Ausbilden von Transistoren strukturiert, wie in 12 gezeigt. Die Prozessierung der Transistoren wird dann fortgesetzt, wie z.B. Ausbilden von Seitenwandabstandsstücken, wie in 9 gezeigt und mit Bezug darauf beschrieben.
  • In dem in den 10 bis 12 gezeigten Ausführungsbeispiel können das erste leitende Material 240 und das zweite leitende Material 242 z.B. Ta, Ti, Ru, Mo, Re, Pt, Co, Rh, leitende Oxide und Nitride davon, oder Kombinationen davon umfassen, obwohl das erste leitende Material 240 und das zweite leiten de Material 242 alternativ z.B. andere Materialien umfassen können.
  • In einem in einer Schnittansicht in 13 gezeigten, weiteren Ausführungsbeispiel kann vor dem Strukturieren des zweiten leitenden Materials 342, ersten leitenden Materials 340 und dritten dielektrischen Materials 320 ein halbleitendes Material 350 wie z.B. Polysilizium über dem zweiten leitenden Material 342 ausgebildet werden. Wieder werden ähnliche Ziffern für die in 13 dargestellten Elemente verwendet, wie sie in den 1 bis 9 und 10 bis 12 verwendet worden sind. Die Polysiliziumschicht 350 kann eine Dicke von z.B. ungefähr 200 nm (2000 Angström) oder weniger umfassen, obwohl die halbleitende Materialschicht 350 alternativ z.B. ein anderes halbleitendes Material und andere Abmessungen umfassen kann.
  • Man beachte, dass in dem in 13 gezeigten Ausführungsbeispiel das erste leitende Material 340 und das zweite leitende Material 342 dünner sein kann als bei dem in den 10 bis 12 gezeigten Ausführungsbeispiel. Beispielsweise können das erste leitende Material 340 und das zweite leitende Material 342 eine Dicke von ungefähr 10 nm (100 Angström) umfassen, und die über dem zweiten leitenden Material 342 angeordnete halbleitende Materialschicht 350 kann eine Dicke von ungefähr 100 nm (1000 Angström) umfassen.
  • Ausführungsbeispiele der vorliegenden Erfindung weisen Verfahren zum Ausbilden eines oder mehrerer Transistoren und Strukturen davon auf. Beispielsweise weist in einem Ausführungsbeispiel, wieder auf 9 Bezug nehmend, ein Transistor ein Werkstück 102 und ein Gate-Dielektrikum 120 auf, das über dem Werkstück 102 angeordnet ist, wobei das Gate-Dielektrikum 120 einen oberen Teilbereich und einen Bodenteilbereich aufweist und eine Mischung von Siliziumdioxid und einem Element oder Kombination von Elementen umfasst (z.B. das in 4 gezeigte Element oder Kombination von Elemen ten 114 von dem zweiten dielektrischen Material 112). Der Transistor weist ein Gate auf (z.B. das in 9 gezeigte Gate 128 oder 130), das über dem Gate-Dielektrikum 120 angeordnet ist, wobei das Gate-Dielektrikum 120 in dem oberen Teilbereich des Gate-Dielektrikums eine größere Menge des Elements oder der Kombination von Elementen umfasst als in dem unteren Teilbereich des Gate-Dielektrikums.
  • Vorteile von bevorzugten Ausführungsbeispielen der vorliegenden Erfindung beinhalten ein Bereitstellen von Verfahren zur Fabrikation von Transistor- und CMOS-Anordnungen 100, 200 und 300 und Strukturen derselben, wobei der PMOS-Transistor und der NMOS-Transistor eine im Wesentlichen symmetrische Vt aufweisen. Beispielsweise kann Vtn ungefähr +0,2 bis +5 V sein, und Vtp kann im Wesentlichen den gleichen negativen Wert haben, z.B. ungefähr –0,2 bis –5 V. Die Schwellenspannung Vt kann alternativ z.B. andere Spannungsniveaus umfassen. Die Materialauswahl der Gates 128, 130, 240/242, 242, 340/342/350 und 342/350 kann zum Einstellen der Austrittsarbeit der CMOS-Anordnungen 100, 200 und 300 abgestimmt werden. Vorteilhafterweise wird das dielektrische Material mit hohem k (z.B. das in 4 gezeigte zweite dielektrische Material 112) von der Struktur entfernt, so dass es dort keine Grenzfläche zwischen einem dielektrischen Material mit hohem k und dem Gate gibt; folglich werden die Transistoren z.B. durch den Fermipinning-Effekt nicht schädlich beeinflusst.
  • Obwohl Ausführungsbeispiele der vorliegenden Erfindung und ihre Vorteile im Detail beschrieben wurden, sollte verstanden werden, dass zahlreiche Änderungen, Ersetzungen und Umbauten vorgenommen werden können ohne vom Kern und Umfang der durch die beigefügten Ansprüche definierten Erfindung abzuweichen. Beispielsweise wird vom Fachmann leicht nachvollzogen, dass viele hier beschriebene Eigenschaften, Funktionen, Verfahren und Materialien innerhalb des Umfangs der vorliegenden Erfindung verändert werden können. Darüber hinaus ist es nicht beabsichtigt, dass der Umfang der vorliegenden Erfindung auf die speziellen, in der Beschreibung dargestellten Ausführungsbeispiele des Verfahrens, der Vorrichtung, der Herstellung, der Materialzusammensetzung, der Mittel, der Verfahren und Arbeitsschritte begrenzt werden soll. Der Fachmann wird aus der Offenbarung der vorliegenden Erfindung leicht ermessen, dass derzeit existierende oder noch zu entwickelnde Verfahren, Vorrichtungen, Erzeugnisse, Materialzusammensetzungen, Mittel, Verfahren oder Arbeitsschritte, welche im Wesentlichen die gleiche Funktion erfüllen oder im Wesentlichen das gleiche Ergebnis erzielen wie die entsprechenden, hier dargestellten Ausführungsbeispiele, entsprechend der vorliegenden Erfindung verwendet werden können. Entsprechend ist es beabsichtigt, dass die beigefügten Ansprüche in ihrem Umfang solche Verfahren, Vorrichtungen, Erzeugnis, Materialzusammensetzungen, Mittel, Verfahren und Arbeitsschritte umfassen.
  • Zusammenfassung
  • Transistoranordnung und Verfahren zur Herstellung derselben
  • Verfahren zum Ausbilden von Transistoranordnungen und Strukturen derselben sind offenbart. Ein erstes dielektrisches Material wird über einem Werkstück ausgebildet, und ein zweites dielektrisches Material wird über dem ersten dielektrischen Material ausgebildet. Das Werkstück wird ausgeheilt, wodurch verursacht wird, dass sich ein Teil des zweiten dielektrischen Materials mit dem ersten dielektrischen Material verbindet und ein drittes dielektrisches Material ausbildet. Das zweite dielektrische Material wird entfernt, und ein Gate-Material wird über dem dritten dielektrischen Material ausgebildet. Das Gate-Material und das dritte dielektrische Material werden zum Ausbilden zumindest eines Transistors strukturiert.

Claims (22)

  1. Verfahren zum Herstellen einer Halbleiteranordnung mit den Schritten: Bereitstellen eines Werkstücks; Ausbilden eines ersten dielektrischen Materials über dem Werkstück; Ausbilden eines zweiten dielektrischen Materials über dem ersten dielektrischen Material; Ausheilen des Werkstücks, wodurch verursacht wird, dass sich ein Teil des zweiten dielektrischen Materials mit dem ersten dielektrischen Material verbindet und ein drittes dielektrisches Material ausbildet; Entfernen des zweiten dielektrischen Materials; Ausbilden eines Gate-Materials über dem dritten dielektrischen Material; und Strukturieren des Gate-Materials und des dritten dielektrischen Materials zum Ausbilden zumindest eines Transistors.
  2. Verfahren nach Patentanspruch 1, wobei das Ausbilden des ersten dielektrischen Materials ein Ausbilden von Siliziumdioxid oder Siliziumoxinitrid umfasst, und wobei das Ausbilden des zweiten dielektrischen Materials ein Ausbilden eines dielektrischen Materials mit einer dielektrischen Konstante von ungefähr 4,0 oder größer umfasst.
  3. Verfahren nach Patentanspruch 2, wobei das Ausbilden des zweiten dielektrischen Materials ein Ausbilden von HfO2, Al2O3, ZrO2, Ta2O5, La2O3, HfAlOx, ZrAlOx, HfSiOx, ZrSiOx, Nitriden davon, SixNy, SiOxNy oder Kombinationen davon umfasst.
  4. Verfahren nach Patentanspruch 2, wobei das Ausheilen des Werkstücks das dritte dielektrische Material ausbildet, welches HfSiOX, AlSiOx, ZrSiOx, Ta2SiO5, La2SiO3, HfSiAlOx, ZrSiAlOx, Nitride davon, SiOxNy oder Kombinationen davon umfasst.
  5. Verfahren nach Patentanspruch 1, wobei das Ausbilden des zweiten dielektrischen Materials ein Ausbilden eines dielektrischen Materials mit einer hohen dielektrischen Konstante (k) umfasst, wobei das dritte dielektrische Material einen oberen Teilbereich und einen Bodenteilbereich umfasst, und wobei das dritte dielektrische Material in dem oberen Teilbereich eine größere Menge des dielektrischen Materials mit hohem k umfasst als in dem Bodenteilbereich.
  6. Verfahren nach Patentanspruch 5, wobei das Ausbilden des zweiten dielektrischen Materials ein Ausbilden eines dielektrischen Materials mit einer hohen dielektrischen Konstante (k) umfasst, welches ein Oxid eines Elements oder Kombination von Elementen umfasst, wobei das erste dielektrische Material Sauerstoff umfasst, wobei das Ausheilen des Werkstücks verursacht, dass sich Sauerstoff von dem ersten dielektrischen Material nach oben in das zweite dielektrische Material bewegt und ebenso verursacht, dass sich das Element oder die Kombination von Elementen in dem Material mit hohem k nach unten in das erste dielektrische Material bewegt, wodurch das dritte dielektrische Material ausgebildet wird.
  7. Verfahren nach Patentanspruch 1, wobei das Ausbilden des ersten dielektrischen Materials ein Ausbilden eines Isoliermaterials mit einer Dicke von ungefähr 5 nm (50 Angström) oder weniger umfasst, und wobei das Ausbilden des zweiten dielektrischen Materials ein Ausbilden eines Isoliermaterials mit einer Dicke von ungefähr 5 nm (50 Angström) oder weniger umfasst.
  8. Verfahren nach Patentanspruch 7, wobei das Ausbilden des ersten dielektrischen Materials ein Ausbilden eines Isoliermaterials mit einer Dicke von ungefähr 1 bis 3 nm (10 bis 30 Angström) umfasst, und wobei das Ausbilden des zweiten dielektrischen Materials ein Ausbilden eines Isoliermaterials mit einer Dicke von ungefähr 2 bis 3 nm (20 bis 30 Angström) umfasst.
  9. Verfahren nach Patentanspruch 1, wobei das Ausheilen des Werkstücks ein Erhitzen des Werkstücks für ungefähr 60 Sekunden oder weniger bei einer Temperatur von ungefähr 700 bis 1000 Grad C umfasst.
  10. Verfahren nach Patentanspruch 1, wobei das Werkstück einen ersten Bereich und einen zweiten Bereich umfasst, wobei das Strukturieren des Gate-Materials und des dritten dielektrischen Materials ein Ausbilden eines ersten Transistors in dem ersten Bereich des Werkstücks und eines zweiten Transistors in dem zweiten Bereich des Werkstücks umfasst.
  11. Verfahren nach Patentanspruch 10, wobei das Ausbilden des ersten Transistors ein Ausbilden einer p-Kanal Metalloxid-Halbleiter- (PMOS) Anordnung oder einer n-Kanal Metalloxid-Halbleiter- (NMOS) Anordnung umfasst, und wobei das Ausbilden des zweiten Transistors entsprechend ein Ausbilden einer NMOS-Anordnung oder einer PMOS-Anordnung umfasst.
  12. Verfahren nach Patentanspruch 10, wobei das Ausbilden des Gate-Materials ein Ausbilden eines ersten Gate-Materials in dem ersten Bereich und ein Ausbilden eines zweiten Gate-Materials in dem zweiten Bereich umfasst, wobei das zweite Gate-Material anders als das erste Gate-Material ist.
  13. Verfahren nach Patentanspruch 12, wobei das Ausbilden des Gate-Materials ein Ausbilden eines halbleitenden Materials über dem dritten Gate-Dielektrikum-Material, ein Implantieren des halbleitenden Materials in dem ersten Bereich mit einem ersten Dotierstoff, und ein Implantieren des halbleitenden Materials in dem zweiten Bereich mit einem zweiten Dotierstoff umfasst.
  14. Verfahren nach Patentanspruch 13, wobei das Ausbilden des halbleitenden Materials ein Ausbilden von Polysilizium umfasst, wobei das Implantieren des halbleitenden Materials in dem ersten Bereich mit einem ersten Dotierstoff ein Implantieren eines P-Typ Dotierstoffs umfasst, und wobei das Implantieren des halbleitenden Materials in dem zweiten Bereich mit einem zweiten Dotierstoff ein Implantieren eines N-Typ Dotierstoffs umfasst.
  15. Verfahren nach Patentanspruch 13, wobei das Ausbilden des Gate-Materials ein Ausbilden einer Schicht mit einer Dicke von ungefähr 200 nm (2000 Angström) oder weniger umfasst.
  16. Verfahren nach Patentanspruch 10, wobei das Ausbilden des Gate-Materials ein Ausbilden eines ersten leitenden Materials in dem ersten Bereich und ein Ausbilden eines zweiten leitenden Materials in dem zweiten Bereich umfasst.
  17. Verfahren nach Patentanspruch 10, wobei das Ausbilden des Gate-Materials ein Ausbilden eines ersten leitenden Materials über dem dritten dielektrischen Material über dem ersten Bereich und dem zweiten Bereich, ein Entfernen des ersten leitenden Materials von über dem zweiten Bereich, und ein Ausbilden eines zweiten leitenden Materials über dem ersten leitenden Material in dem ersten Bereich und über dem dritten dielektrischen Material in dem zweiten Bereich umfasst.
  18. Verfahren nach Patentanspruch 17, wobei das Ausbilden des ersten leitenden Materials und das Ausbilden des zweiten leitenden Materials ein Ausbilden von Ta, Ti, Ru, Mo, Re, Pt, Co, Rh, leitenden Oxiden und Nitriden davon, oder Kombinationen davon umfasst.
  19. Verfahren nach Patentanspruch 18, mit dem weiteren Schritt: Ausbilden von ungefähr 200 nm (2000 Angström) oder weniger Polysilizium über dem zweiten leitenden Material.
  20. Verfahren zur Herstellung einer Komplementär-Metalloxid-Halbleiter- (CMOS) Anordnung, mit den Schritten: Bereitstellen eines Werkstücks, wobei das Werkstück einen ersten Bereich und einen zweiten Bereich umfasst; Ausbilden eines ersten dielektrischen Materials über dem Werkstück; Ausbilden eines zweiten dielektrischen Materials über dem ersten dielektrischen Material; Ausheilen des Werkstücks, wodurch verursacht wird, dass sich ein Teil des zweiten dielektrischen Materials mit dem ersten dielektrischen Material verbindet und ein drittes dielektrisches Material ausbildet; Entfernen des zweiten dielektrischen Materials; Ausbilden eines ersten Gate-Materials über dem dritten dielektrischen Material in dem ersten Bereich; Ausbilden eines zweiten Gate-Materials über dem dritten dielektrischen Material in dem zweiten Bereich; und Strukturieren des ersten Gate-Materials, des zweiten Gate-Materials, und des dritten dielektrischen Materials zum Ausbilden eines ersten Transistors in dem ersten Bereich des Werkstücks und eines zweiten Transistors in dem zweiten Bereich des Werkstücks, wobei das Ausbilden entweder des ersten Transistors oder des zweiten Transistors ein Ausbilden einer p-Kanal Metalloxid-Halbleiter- (PMOS) Anordnung oder einer n-Kanal Metalloxid-Halbleiter- (NMOS) Anordnung umfasst.
  21. Transistor mit: einem Werkstück; einem Gate-Dielektrikum, das über dem Werkstück angeordnet ist, wobei das Gate-Dielektrikum einen oberen Teilbereich und einen Bodenteilbereich aufweist, wobei das Gate-Dielektrikum eine Mischung von Siliziumdioxid oder Siliziumoxinitrid und einem Element oder Kombination von Elementen umfasst; und einem Gate, das über dem Gate-Dielektrikum angeordnet ist, wobei das Gate-Dielektrikum in dem oberen Teilbereich des Gate-Dielektrikums eine größere Menge des Elements oder der Kombination von Elementen umfasst als in dem Bodenteilbereich des Gate-Dielektrikums.
  22. Eine Komplementär-Metalloxid-Halbleiter- (CMOS) Anordnung, die einen ersten Transistor und einen zweiten Transistor nach Patentanspruch 22 aufweist, wobei das Gate des ersten Transistors ein erstes Gate-Material umfasst, wobei das Gate des zweiten Transistors ein zweites Gate-Material umfasst, wobei das zweite Gate-Material anders ist als das erste Gate-Material, wobei einer von dem ersten Transistor oder dem zweiten Transistor eine p-Kanal Metalloxid-Halbleiter- (PMOS) Anordnung umfasst, und wobei der andere von dem ersten Transistor oder dem zweiten Transistor eine n-Kanal Metalloxid-Halbleiter- (NMOS) Anordnung umfasst.
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