DE112012002700T5 - Verfahren und Struktur für niederohmige Source- und Drain-Bereiche in einem Prozessablauf mit Ersatz-Metall-Gate - Google Patents

Verfahren und Struktur für niederohmige Source- und Drain-Bereiche in einem Prozessablauf mit Ersatz-Metall-Gate Download PDF

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Abstract

In einer Ausführungsform wird ein Verfahren bereitgestellt, das ein Bereitstellen einer Struktur beinhaltet, die ein Halbleitersubstrat (12) mit wenigstens einem darin befindlichen Bereich (14) einer Einheit sowie eine dotierte Halbleiterschicht beinhaltet, die sich auf einer Oberseite des Halbleitersubstrats in dem wenigstens einen Bereich der Einheit befindet. Nach dem Bereitstellen der Struktur wird ein Opfer-Gate-Bereich (28) mit einem auf Seitenwänden desselben befindlichen Abstandshalter (34) auf einer Oberseite der dotierten Halbleiterschicht gebildet. Anschließend wird ein planarisierendes dielektrisches Material (36) gebildet, und der Opfer-Gate-Bereich (28) wird entfernt, um eine Öffnung (38) zu bilden, die einen Anteil der dotierten Halbleiterschicht freilegt. Die Öffnung wird bis zu einer Oberseite des Halbleitersubstrats (20) erweitert, und anschließend wird ein Tempervorgang durchgeführt, der eine Ausdiffusion von Dotierstoffen aus verbleibenden Anteilen der dotierten Halbleiterschicht bewirkt, wobei ein Source-Bereich (40) und ein Drain-Bereich (42) in Anteilen des Halbleitersubstrats gebildet werden, die sich unter den verbleibenden Anteilen der dotierten Halbleiterschicht befinden. Dann werden ein Gate-Dielektrikum (46) mit einem hohen k und ein Metall-Gate (48) in die erweiterte Öffnung hinein gebildet.

Description

  • HINTERGRUND
  • Die vorliegende Offenbarung bezieht sich auf eine Halbleiterstruktur und auf ein Verfahren zum Herstellen derselben. Spezieller bezieht sich die vorliegende Offenbarung auf eine Halbleiterstruktur, die wenigstens einen High-k/Metall-Gate-Transistor mit einem niederohmigen Source-Bereich und Drain-Bereich beinhaltet, sowie auf ein Verfahren zum Herstellen desselben.
  • In der Halbleiterindustrie ist ein Gate-Stapel, der ein Gate-Dielektrikum mit einem hohen k (ein Gate-Dielektrikum mit einer Dielektrizitätskonstanten von größer als 4,0, typischerweise größer als 7,0) und ein Metall-Gate beinhaltet, eine der vielversprechendsten Optionen für ein Fortsetzen der Skalierung von Komplementär-Metall-Oxid-Halbleitern (CMOS).
  • Eine der Prozessmethoden zum Herstellen eines High-k/Metall-Gate-Metalloxid-Halbleiter-Feldeffekttransistors (MOSFET) ist ein Prozess für eine Ersetzung eines Gates. In einem Prozess für eine Ersetzung eines Gates kann ein MOSFET unter Verwendung einer Opfer-Gate-Elektrode hergestellt werden. In einem derartigen Prozess wird zuerst die Opfer-Gate-Elektrode gebildet, anschließend werden ein Source-Bereich und ein Drain-Bereich an dem Profil der Opfer-Gate-Elektrode gebildet, und danach wird die Opfer-Gate-Elektrode durch einen Gate-Stapel ersetzt, der ein Gate-Dielektrikum mit einem hohen k und ein Metall-Gate beinhaltet. Da der Gate-Stapel, der das Gate-Dielektrikum mit einem hohen k und das Metall-Gate beinhaltet, erst nach Hochtemperatur-Prozessschritten gebildet wird, weist der Prozess für eine Ersetzung des Gates den Vorteil einer minimalen Schädigung an dem Gate-Dielektrikum mit einem hohen k und dem Metall-Gate auf. Darüber hinaus kann ein breiter Bereich von Metallen für den Gate-Leiter ausgewählt werden.
  • Ein fortgesetztes Skalieren von MOSFET-Einheiten erfordert sehr scharfe Source-Übergänge und Drain-Übergänge. Bei einem herkömmlichen MOSFET-Prozessablauf, der die vorstehend erwähnte Prozessmethode für eine Ersetzung eines Gates beinhaltet, werden der Source-Bereich und der Drain-Bereich der MOSFETs mittels Ionenimplantation, gefolgt von einem Aktivierungstempervorgang gebildet. Ein derartiger Prozessablauf führt jedoch zu diffundierten Source-Übergängen und Drain-Übergängen, die ihrerseits wieder die Kurz-Kanal-Steuerung degradieren. Außerdem erhöhen die diffundierten Source-Übergänge und Drain-Übergänge den Widerstand des Source-Bereichs beziehungsweise des Drain-Bereichs und reduzieren folglich die Leistungsfähigkeit der Einheit.
  • Des Weiteren bringt ein Skalieren des Rastermaßes Herausforderungen bei einem Block-Ebenen-Strukturieren mit sich. Resistrückstände bei engen Rastermaßen machen Source- und Drain-Implantate bei hoher Energie erforderlich, was die zwei vorstehend erwähnten Probleme verschlimmert.
  • KURZDARSTELLUNG
  • Die vorliegende Offenbarung stellt ein Verfahren und eine Struktur zum Bilden von Einheiten mit Ersatz-High-k/Metall-Gate bereit, die niederohmige Source-Bereiche und Drain-Bereiche aufweisen, während Probleme hinsichtlich einer Skalierung des Rastermaßes vermieden werden.
  • In einer Ausführungsform beinhaltet das Verfahren der vorliegenden Offenbarung ein Bereitstellen einer Struktur, die ein Halbleitersubstrat mit wenigstens einem darin befindlichen Bereich einer Einheit sowie eine dotierte Halbleiterschicht beinhaltet, die sich auf einer Oberseite des Halbleitersubstrats in dem wenigstens einen Bereich der Einheit befindet. Nach dem Bereitstellen der Struktur wird ein Opfer-Gate-Bereich mit einem Abstandshalter, der sich auf Seitenwänden desselben befindet, auf einer Oberseite der dotierten Halbleiterschicht gebildet. Anschließend wird ein planarisierendes dielektrisches Material gebildet, und der Opfer-Gate-Bereich wird entfernt, um eine Öffnung zu bilden, die einen Anteil der dotierten Halbleiterschicht freilegt. Die Öffnung wird bis zu einer Oberseite des Halbleitersubstrats erweitert, und anschließend wird ein Tempervorgang durchgeführt, der eine Ausdiffusion von Dotierstoffen aus verbleibenden Anteilen der dotierten Halbleiterschicht bewirkt, was einen Source-Bereich und einen Drain-Bereich in Anteilen des Halbleitersubstrats bildet, die sich unter den verbleibenden Anteilen der dotierten Halbleiterschicht befinden. Dann werden ein Gate-Dielektrikum mit einem hohen k und ein Metall-Gate in die erweiterte Öffnung hinein gebildet.
  • In einer weiteren Ausführungsform beinhaltet das Verfahren der vorliegenden Offenbarung ein Bereitstellen einer Struktur, die ein Halbleitersubstrat mit wenigstens einem p-leitenden Bereich einer Einheit und wenigstens einem n-leitenden Bereich einer Einheit, eine p-leitend dotierte Halbleiterschicht, die sich auf einer Oberseite des Halbleitersubstrats in dem wenigstens einen p-leitenden Bereich der Einheit befindet, einen Halbleiterstapel, der von unten nach oben eine amorphe Halbleiterschicht und eine n-leitend dotierte Halbleiterschicht in dem wenigstens einen n-leitenden Bereich der Einheit aufweist, sowie einen Isolationsbereich beinhaltet, der sich bis zu einer Oberfläche des Halbleitersubstrats erstreckt und die p-leitend dotierte Halbleiterschicht in dem wenigstens einen p-leitenden Bereich der Einheit von dem Stapel aus Halbleitermaterial in dem wenigstens einen n-leitenden Bereich der Einheit trennt. Nach dem Bereitstellen der Struktur wird ein Opfer-Gate-Bereich mit einem Abstandshalter, der sich auf Seitenwänden desselben befindet, auf einer Oberseite von jeder der p-leitend dotierten Halbleiterschicht und der n-leitend dotierten Halbleiterschicht gebildet. Anschließend wird ein planarisierendes dielektrisches Material gebildet, und der Opfer-Gate-Bereich wird von dem wenigstens einen p-leitenden Bereich der Einheit und dem wenigstens einen n-leitenden Bereich der Einheit entfernt, um eine Öffnung, die einen Anteil der p-leitend dotierten Halbleiterschicht freilegt, und eine weitere Öffnung zu bilden, die einen Anteil der n-leitend dotierten Halbleiterschicht freilegt. Jede Öffnung wird bis zu einer Oberseite des Halbleitersubstrats erweitert, und dann wird ein Tempervorgang durchgeführt, der eine Ausdiffusion von Dotierstoffen aus verbleibenden Anteilen der p-leitend dotierten Halbleiterschicht, wobei ein Source-Bereich und ein Drain-Bereich in Anteilen des Halbleitersubstrats gebildet werden, die sich unter den verbleibenden Anteilen der p-leitend dotierten Halbleiterschicht befinden, sowie eine Ausdiffusion von Dotierstoffen aus verbleibenden Anteilen der n-leitend dotierten Halbleiterschicht bewirkt, wobei ein weiterer Source-Bereich und ein weiterer Drain-Bereich in Anteilen des Halbleitersubstrats gebildet werden, die sich unter den verbleibenden Anteilen der n-leitend dotierten Halbleiterschicht befinden. Anschließend werden ein Gate-Dielektrikum mit einem hohen k und ein Metall-Gate in jede der erweiterten Öffnungen hinein gebildet.
  • Zusätzlich zum Bereitstellen von Verfahren zum Herstellen einer Halbleiterstruktur stellt die vorliegende Offenbarung außerdem eine Halbleiterstruktur mit niederohmigen Source- und Drain-Bereichen bereit. Die Struktur der vorliegenden Offenbarung weist ein Halbleitersubstrat mit einem Source-Bereich und einem Drain-Bereich auf, die durch einen Kanal getrennt sind, der sich innerhalb von wenigstens einem Bereich einer Einheit befindet. Ein Gate-Dielektrikum mit einem hohen k und ein Metall-Gate befinden sich oben auf dem Kanal. Das Gate-Dielektrikum mit einem hohen k ist zusammenhängend auf Oberflächen von Seitenwänden und auf einer Unterseite des Metall-Gates vorhanden. Oben auf dem Source-Bereich befindet sich ein erhöhter Source-Bereich, und oben auf dem Drain-Bereich befindet sich ein erhöhter Drain-Bereich. Oben auf einem Anteil des erhöhten Source-Bereichs und oben auf einem Anteil des erhöhten Drain-Bereichs befindet sich ein Abstandshalter. Der Anteil des erhöhten Source-Bereichs und der Anteil des erhöhten Drain-Bereichs unter dem Abstandshalter grenzen lateral an einen vertikalen Anteil des Gate-Dielektrikums mit einem hohen k an. Oben auf dem erhöhten Source-Bereich und dem erhöhten Drain-Bereich befindet sich ein planarisierendes dielektrisches Material. Das planarisierende dielektrische Material weist eine Oberseite auf, die koplanar mit einer Oberseite des Metall-Gates ist.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine bildliche Darstellung (durch eine Querschnittansicht), die eine Anfangsstruktur darstellt, die in einer Ausführungsform der vorliegenden Offenbarung eingesetzt werden kann, die ein Halbleitersubstrat mit wenigstens einem p-leitenden Bereich einer Einheit und wenigstens einem n-leitenden Bereich einer Einheit beinhaltet, die durch einen Isolationsbereich getrennt sind.
  • 2 ist eine bildliche Darstellung (durch eine Querschnittansicht), welche die Ausgangsstruktur von 1 nach einem Vertiefen des Halbleitersubstrats in beiden Bereichen der Einheit und einem Bilden einer p-leitend dotierten Halbleiterschicht oben auf dem vertieften Halbleitersubstrat in dem wenigstens einen p-leitenden Bereich der Einheit und einem Bilden eines Stapels aus Halbleitermaterial, der von unten nach oben eine amorphe Halbleiterschicht und eine n-leitend dotierte Halbleiterschicht aufweist, oben auf dem vertieften Halbleitersubstrat in dem wenigstens einen n-leitenden Bereich der Einheit darstellt.
  • 3 ist eine bildliche Darstellung (durch eine Querschnittansicht), welche die Struktur von 2 nach einem Bilden eines Opfer-Gate-Bereichs in sowohl dem wenigstens einen p-leitenden Bereich der Einheit als auch dem wenigstens einen n-leitenden Bereich der Einheit und nach einem Bilden eines Abstandshalters auf den Seitenwänden von jedem Opfer-Gate-Bereich darstellt.
  • 4 ist eine bildliche Darstellung (durch eine Querschnittansicht), welche die Struktur von 3 nach einem Bilden eines planarisierenden dielektrischen Materials und einem Entfernen des Opfer-Gate-Bereichs von sowohl dem wenigstens einen p-leitenden Bereich der Einheit als auch dem wenigstens einen n-leitenden Bereich der Einheit zum Bilden einer Öffnung in dem planarisierenden dielektrischen Material in beiden Bereichen der Einheit darstellt.
  • 5 ist eine bildliche Darstellung (durch eine Querschnittansicht), welche die Struktur von 4 nach einem Erweitern der Öffnung durch die p-leitend dotierte Halbleiterschicht in den wenigstens einen p-leitenden Bereich der Einheit, einem Beenden oben auf einer Oberseite des Halbleitersubstrats und nach einem Erweitern der Öffnung in den wenigstens einen p-leitenden Bereich der Einheit, einem Beenden auf einer Oberseite der amorphen Halbleiterschicht darstellt.
  • 6 ist eine bildliche Darstellung (durch eine Querschnittansicht), welche die Struktur von 5 nach einem Entfernen eines freigelegten Anteils der amorphen Halbleiterschicht an dem Boden der erweiterten Öffnung darstellt, die in dem wenigstens einen n-leitenden Bereich der Einheit ausgebildet ist.
  • 7 ist eine bildliche Darstellung (durch eine Querschnittansicht), welche die Struktur von 6 nach einem Durchführen eines Tempervorgangs darstellt.
  • 8 ist eine bildliche Darstellung (durch eine Querschnittansicht), welche die Struktur von 7 nach einer Bildung eines Gate-Dielektrikums mit einem hohen k und eines Metall-Gates in den erweiterten Öffnungen in beiden Bereichen der Einheit darstellt.
  • 9 ist eine bildliche Darstellung (durch eine Querschnittansicht), welche die Struktur von 7 nach einem Bilden eines inneren Abstandshalters in den erweiterten Öffnungen in beiden Bereichen der Einheit darstellt.
  • 10 ist eine bildliche Darstellung (durch eine Querschnittansicht), welche die Struktur von 9 nach einer Bildung eines Gate-Dielektrikums mit einem hohen k und eines Metall-Gates in den erweiterten Öffnungen in beiden Bereichen der Einheit darstellt.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Offenbarung, die eine Halbleiterstruktur, die wenigstens einen High-k/Metall-Gate-Transistor mit niederohmigen Source-Bereichen und Drain-Bereichen aufweist, sowie ein Verfahren zum Herstellen derselben bereitstellt, wird nunmehr unter Bezugnahme auf die folgende Erörterung und die Zeichnungen, welche die vorliegende Anmeldung begleiten, detaillierter beschrieben. Es ist zu beachten, dass die Zeichnungen der vorliegenden Anmeldung für illustrative Zwecke bereitgestellt sind, und von daher sind die Zeichnungen nicht maßstabsgetreu gezeichnet.
  • In der folgenden Beschreibung sind zahlreiche spezifische Details dargelegt, wie beispielsweise spezielle Strukturen, Komponenten, Materialien, Abmessungen, Prozessschritte und Techniken, um ein Verständnis einiger Aspekte der vorliegenden Offenbarung bereitzustellen. Für einen Fachmann ist jedoch zu erkennen, dass die verschiedenen Ausführungsformen der Offenbarung ohne diese spezifischen Details ausgeführt werden können. In weiteren Fällen wurden allgemein bekannte Strukturen oder Prozessschritte nicht detailliert beschrieben, um zu vermeiden, dass die verschiedenen Ausführungsformen der vorliegenden Anmeldung unklar werden.
  • Es versteht sich, dass, wenn ein Element, wie eine Schicht, ein Bereich oder ein Substrat, als ”auf” oder ”über” einem anderen Element liegend bezeichnet wird, dieses direkt auf dem anderen Element liegen kann oder auch zwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Elemente vorhanden, wenn ein Element als ”direkt auf” oder ”direkt über” einem anderen Element liegend bezeichnet wird. Es versteht sich außerdem, dass, wenn ein Element als ”unterhalb” eines anderen Elements oder ”unter” einem anderen Element liegend bezeichnet wird, dieses direkt unterhalb des anderen Elements oder direkt unter dem anderen Element liegen kann oder zwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Elemente vorhanden, wenn ein Element als ”direkt unterhalb” eines anderen Elements oder ”direkt unter” einem anderen Element liegend bezeichnet wird.
  • Die folgenden Ausführungsformen der vorliegenden Anmeldung beschreiben und veranschaulichen die Bildung einer Komplementär-Metall-Oxid-Halbleiter(CMOS)-Struktur, die wenigstens eine High-k/Metall-Gate-Struktur in einem p-leitenden Bereich einer Einheit und wenigstens eine High-k/Metall-Gate-Struktur in einem n-leitenden Bereich einer Einheit beinhaltet. Wenngleich die Beschreibung, die folgt, und die Zeichnungen eine derartige Ausführungsform darstellen, kann das Verfahren der vorliegenden Offenbarung, das hierin nachstehend detaillierter zu beschreiben ist, auch bei einem Bilden von lediglich wenigstens einer High-k/Metall-Gate-Struktur in einem p-leitenden Bereich einer Einheit oder bei einem Bilden von wenigstens einer High-k/Metall-Gate-Struktur in einem n-leitenden Bereich einer Einheit verwendet werden.
  • Zunächst wird auf 1 Bezug genommen, die eine Anfangsstruktur darstellt, die in einer Ausführungsform der vorliegenden Offenbarung eingesetzt werden kann. Wie gezeigt, beinhaltet die Anfangsstruktur ein Halbleitersubstrat 12 mit wenigstens einem p-leitenden Bereich 14 einer Einheit und wenigstens einem n-leitenden Bereich 16 einer Einheit, die durch einen Isolationsbereich 18 getrennt sind.
  • In einigen Ausführungsformen kann ein Halbleiter-auf-Isolator(SOI)-Substrat als das Halbleitersubstrat 12 eingesetzt werden. Wenn es eingesetzt wird, beinhaltet das SOI-Substrat ein Handhabungssubstrat 12A, eine vergrabene Isolatorschicht 126, die sich auf einer Oberseite des Handhabungssubstrats 12A befindet, sowie eine Halbleiterschicht 12C der Einheit, die sich auf einer Oberseite der vergrabenen Isolatorschicht 12B befindet. Das Handhabungssubstrat 12A und die Halbleiterschicht 12C der Einheit des SOI-Substrats können das gleiche oder ein unterschiedliches Halbleitermaterial aufweisen. Der Ausdruck ”Halbleiter”, wie er hierin in Verbindung mit dem Halbleitermaterial des Handhabungssubstrats 12A und der Halbleiterschicht 12C der Einheit verwendet wird, bezeichnet irgendein halbleitendes Material, das zum Beispiel Si, Ge, SiGe, SiC, SiGeC, InAs, GaAs, InP oder andere ähnliche III/V-Verbindungshalbleiter beinhaltet. Es können auch Mehrfachschichten dieser Halbleitermaterialien als das Halbleitermaterial des Handhabungssubstrats 12A und der Halbleiterschicht 12C der Einheit verwendet werden. In einer Ausführungsform bestehen das Handhabungssubstrat 12A und die Halbleiterschicht 12C der Einheit beide aus Si.
  • Das Handhabungssubstrat 12A und die Halbleiterschicht 12C der Einheit können die gleiche oder eine unterschiedliche Kristallorientierung aufweisen. Die Kristallorientierung des Handhabungssubstrats 12A und/oder der Halbleiterschicht 12C der Einheit kann {100}, {110} oder {111} sein. In der vorliegenden Offenbarung können auch weitere kristallographische Orientierungen außer jenen ausdrücklich erwähnten verwendet werden. Das Handhabungssubstrat 12A des SOI-Substrats kann ein einkristallines Halbleitermaterial, ein polykristallines Material oder ein amorphes Material sein. Die Halbleiterschicht 12C der Einheit des SOI-Substrats ist ein einkristallines Halbleitermaterial. Ein einkristallines Halbleitermaterial (oder monokristallines Halbleitermaterial) ist ein Halbleitermaterial, bei dem das Kristallgitter der gesamten Probe kontinuierlich und ungebrochen bis zu den Kanten der Probe ist, ohne Korngrenzen.
  • Die vergrabene Isolatorschicht 12B des SOI-Substrats kann ein kristallines oder nicht-kristallines Oxid oder Nitrid sein. In einer Ausführungsform ist die vergrabene Isolatorschicht 12B ein Oxid. Die vergrabene Isolatorschicht 12B kann kontinuierlich sein, oder sie kann diskontinuierlich sein. Wenn ein diskontinuierlicher vergrabener Isolatorbereich vorhanden ist, existiert der vergrabene Isolatorbereich als eine isolierte Insel, die von Halbleitermaterial umgeben ist.
  • Das SOI-Substrat kann unter Verwendung von üblichen Prozessen gebildet werden, die zum Beispiel SIMOX (Separation by ion IMplantation of OXygen, Trennung durch Ionenimplantation von Sauerstoff) oder Schichttransfer beinhalten. Wenn ein Schichttransferprozess eingesetzt wird, kann dem Zusammenbonden von zwei Halbleiterwafern ein optionaler Schritt zum Verringern der Dicke folgen. Der optionale Schritt zum Verringern der Dicke verringert die Dicke der Halbleiterschicht bis zu einer Schicht mit einer Dicke, die erwünschter ist.
  • Die Dicke der Halbleiterschicht 12C der Einheit des SOI-Substrats beträgt typischerweise von 100 Å bis 1.000 Å, wobei eine Dicke von 500 Å bis 700 Å typischer ist. In einigen Ausführungsformen und wenn ein ETSOI-Substrat (Extremely Thin Semiconductor-On-Isolator, extrem dünner Halbleiter-auf-Isolator) eingesetzt wird, weist die Halbleiterschicht 12C der Einheit des SOI eine Dicke von weniger als 100 Å auf. Wenn die Dicke der Halbleiterschicht 12C der Einheit nicht innerhalb eines der vorstehend erwähnten Bereiche liegt, kann ein Schritt zum Verringern der Dicke, wie zum Beispiel eine Planarisierung oder ein Ätzvorgang, dazu verwendet werden, die Dicke der Halbleiterschicht 12C der Einheit auf einen Wert innerhalb eines der vorstehend erwähnten Bereiche zu verringern.
  • Der vergrabene Isolator 12B des SOI-Substrats weist typischerweise eine Dicke von 10 Å bis 2.000 Å auf, wobei eine Dicke von 1.000 Å bis 1.500 Å typischer ist. Die Dicke des Handhabungssubstrats 12A des SOI-Substrats ist irrelevant für die vorliegende Offenbarung.
  • In einer weiteren Ausführungsform ist das eingesetzte Halbleitersubstrat 12 ein einkristallines Bulk-Halbleitersubstrat. Wenn ein Bulk-Halbleitersubstrat 12 eingesetzt wird, erstreckt sich ein einkristallines Halbleitermaterial zusammenhängend von einer obersten Oberfläche des Halbleitersubstrats 12 bis zu einer untersten Oberfläche des Halbleitersubstrats 12.
  • In weiteren Ausführungsformen können hybride Halbleitersubstrate (nicht gezeigt), die unterschiedliche Oberflächenbereiche mit unterschiedlichen kristallographischen Orientierungen aufweisen, als das Halbleitersubstrat 12 eingesetzt werden. Wenn ein hybrides Substrat eingesetzt wird, wird typischerweise ein nFET auf einer (100) Kristalloberfläche gebildet, während ein pFET typischerweise auf einer (110) Kristallebene gebildet wird. Das hybride Substrat kann mittels Techniken gebildet werden, die auf dem Fachgebiet allgemein bekannt sind. Siehe zum Beispiel das US-Patent Nr. 7 329 923 , die US-Veröffentlichung Nr. 2005/0116290 , datiert vom 2. Juni 2005, sowie das US-Patent Nr. 7 023 055 , wobei jeweils die gesamten Inhalte durch Verweis hierin aufgenommen sind.
  • Das Halbleitersubstrat 12 kann dotiert sein, undotiert sein oder kann dotierte und undotierte Bereiche darin enthalten. Zwecks Klarheit sind die dotierten Bereich in den Zeichnungen der vorliegenden Anmeldung nicht im Einzelnen gezeigt. Jeder dotierte Bereich innerhalb des Halbleitersubstrats 12 kann die gleichen, oder sie können unterschiedliche Leitfähigkeiten und/oder Dotierkonzentrationen aufweisen. Die dotierten Bereiche, die in dem Halbleitersubstrat 12 vorhanden sind, werden typischerweise als Wannenbereiche bezeichnet, und sie werden unter Verwendung eines herkömmlichen Ionenimplantationsprozesses oder einer herkömmlichen Gasphasendotierung gebildet.
  • An diesem Punkt der vorliegenden Offenbarung kann das Halbleitersubstrat 12 so bearbeitet sein, dass es wenigstens einen Isolationsbereich 18 darin aufweist. Der wenigstens eine Isolationsbereich 18 kann ein Grabenisolationsbereich (wie in den Zeichnungen der vorliegenden Anmeldung gezeigt) oder ein Feldoxidisolationsbereich sein. Der Grabenisolationsbereich kann unter Verwendung eines herkömmlichen Grabenisolationsprozesses gebildet werden, der dem Fachmann allgemein bekannt ist. Zum Beispiel können Lithographie, Ätzen und Füllen des Grabens mit einem Graben-Dielektrikum, wie beispielsweise einem Oxid, beim Bilden des Grabenisolationsbereichs verwendet werden. Optional kann vor dem Füllen des Grabens ein Überzug in dem Graben gebildet werden, nach dem Füllen des Grabens kann ein Verdichtungsschritt durchgeführt werden, und dem Füllen des Grabens kann ebenso ein Planarisierungsprozess folgen. Der Feldoxidisolationsbereich kann unter Verwendung eines Prozesses für eine sogenannte lokale Oxidation von Silicium gebildet werden. Der wenigstens eine Isolationsbereich 18 stellt eine Isolation zwischen benachbarten Gate-Bereichen bereit, die typischerweise erforderlich ist, wenn die benachbarten Gates entgegengesetzte Leitfähigkeiten aufweisen, d. h. nFETs und pFETs. Von daher trennt der wenigstens eine Isolationsbereich 18 einen Bereich einer p-FET-Einheit (d. h. den wenigstens einen p-leitenden Bereich 14 der Einheit) von einem Bereich einer n-FET-Einheit (d. h. dem wenigstens einen n-leitenden Bereich 16 der Einheit).
  • Nunmehr bezugnehmend auf 2 ist die Anfangsstruktur von 1 nach einem Vertiefen des Halbleitersubstrats 12 in beiden Bereichen der Einheit (d. h. dem wenigstens einen p-leitenden Bereich 14 der Einheit und dem wenigstens einen n-leitenden Bereich 16 der Einheit) und einem Bilden einer p-leitend dotierten Halbleiterschicht 20 oben auf dem vertieften Halbleitersubstrat (d. h. der vertieften Halbleiterschicht 12C' der Einheit) in dem wenigstens einen p-leitenden Bereich 14 der Einheit und einem Bilden eines Stapels 22 aus Halbleitermaterial oben auf dem vertieften Halbleitersubstrat (d. h. der vertieften Halbleiterschicht 12C' der Einheit) in dem wenigstens einen n-leitend dotierten Bereich 16 dargestellt. Wie gezeigt, weist der Stapel 22 aus Halbleitermaterial von unten nach oben eine amorphe Halbleiterschicht 24 und eine n-leitend dotierte Halbleiterschicht 26 auf.
  • Die in 2 gezeigte Struktur kann gebildet werden, indem zunächst eine Blockmaske über einem der Bereiche der Einheit bereitgestellt wird, während der andere Bereich der Einheit freigelegt verbleibt. Die Blockmaske kann mittels Anbringen eines Materials für eine Blockmaske oben auf der in 1 gezeigten Struktur und anschließendem Strukturieren des Materials für die Blockmaske über Lithographie und Ätzen gebildet werden. Nach dem Bereitstellen der Blockmaske wird das freigelegte Halbleitersubstrat in einem der Bereiche der Einheit mittels Ätzen vertieft, was die Verwendung eines Ätzmittels beinhaltet, das Halbleitermaterial selektiv relativ zu der Blockmaske entfernt. Das Ätzen, das dazu verwendet werden kann, den freigelegten Anteil des Halbleitersubstrats 12 zu vertiefen, beinhaltet Nassätzen, Trockenätzen (d. h. eines von reaktivem Ionenätzen (RIE), Plasmaätzen, Ionenstrahlätzen und Laserablation) oder eine Kombination von Nass- und Trockenätzen. Wenn ein Nassätzvorgang eingesetzt wird, beinhaltet der Nassätzvorgang irgendein chemisches Ätzmittel, wie zum Beispiel Ammoniumhydroxid, das die freigelegte Oberfläche des Halbleitersubstrats 12 selektiv ätzt. Nach dem Vertiefen von einem der Bereiche der Einheit wird entweder die p-leitend dotierte Halbleiterschicht 20 in dem wenigstens einen p-leitenden Bereich 14 der Einheit gebildet, oder der Stapel 22 aus Halbleitermaterial wird in dem wenigstens einen n-leitenden Bereich 16 der Einheit gebildet. Als nächstes wird die Blockmaske entfernt, und die Schritte des Bildens einer Blockmaske, des Vertiefens der freigelegten Oberfläche des Halbleitersubstrats und des Bildens von entweder der p-leitend dotierten Halbleiterschicht 20 in dem wenigstens einen p-leitenden Bereich 14 der Einheit oder des Stapels 22 aus Halbleitermaterial in dem wenigstens einen n-leitenden Bereich 16 der Einheit werden an dem anderen Bereich der Einheit durchgeführt, der zuvor nicht bearbeitet wurde. Anschließend wird die andere Blockmaske von der Struktur entfernt, und ein Planarisierungsprozess kann eingesetzt werden, wenn notwendig, um die in 2 gezeigte planare Struktur bereitzustellen.
  • Die p-leitend dotierte Halbleiterschicht 20, die in dem wenigstens einen p-Bereich 14 der Einheit ausgebildet ist, weist irgendein Halbleitermaterial auf, welches das gleiche wie jenes des darunter liegenden Halbleitersubstrats oder von diesem verschieden sein kann. In einer Ausführungsform weist die p-leitend dotierte Halbleiterschicht 20 ein Halbleitermaterial auf, das eine andere Gitterkonstante als jene des darunter liegenden Halbleitersubstrats aufweist. In einer derartigen Ausführungsform kann die p-leitend dotierte Halbleiterschicht 20 dazu verwendet werden, eine Zugspannung auf den darunter liegenden Anteil des Halbleitersubstrats 12 in dem wenigstens einen p-leitenden Bereich 14 der Einheit zu übermitteln. Zum Beispiel und wenn das darunter liegende Halbleitersubstrat 12 in dem p-leitenden Bereich 14 der Einheit aus Silicium besteht, kann die p-leitend dotierte Halbleiterschicht 20 aus p-leitendem SiGe bestehen.
  • Der Ausdruck ”p-leitend dotiert” bezeichnet, wenn er in Verbindung mit der p-leitend dotierten Halbleiterschicht 20 verwendet wird, ein Element aus der Gruppe IIIA des Periodensystems der Elemente, z. B. eines von B, Al, Ga und In. In einer Ausführungsform besteht die p-leitend dotierte Halbleiterschicht 20 aus einem mit Bor dotierten Halbleitermaterial, wie zum Beispiel mit Bor dotiertem SiGe.
  • In einer Ausführungsform beträgt die Konzentration des Dotierstoffes vom p-Typ innerhalb der p-leitend dotierten Halbleiterschicht 20 typischerweise von 1E19 Atomen/cm3 bis 7E20 Atomen/cm3. In einer weiteren Ausführungsform beträgt die Konzentration des Dotierstoffes vom p-Typ innerhalb der p-leitend dotierten Halbleiterschicht 20 typischerweise von 3E20 Atomen/cm3 bis 5E20 Atomen/cm3.
  • Die p-leitend dotierte Halbleiterschicht 20, die oben auf dem freigelegten Anteil des wenigstens einen p-leitenden Bereichs 14 der Einheit ausgebildet ist, kann mittels Verwenden eines epitaxialen Wachstumsprozesses mit einer Dotierung in-situ gebildet werden. Der epitaxiale Wachstumsprozess mit einer Dotierung in-situ, der beim Bilden der p-leitend dotierten Halbleiterschicht 20 verwendet wird, stellt sicher, dass die p-leitend dotierte Halbleiterschicht 20 einkristallin ist und die gleiche kristallographische Orientierung wie jene der freigelegten Oberfläche des Halbleitersubstrats 12 in dem wenigstens einen p-leitenden Bereich 14 der Einheit aufweist. Das heißt, der epitaxiale Wachstumsprozess mit einer Dotierung in-situ bildet eine p-leitend dotierte Halbleiterschicht 20, die epitaxial zu dem darunter liegenden Halbleitersubstrat 12 ausgerichtet ist. Der epitaxiale Wachstumsprozess mit einer Dotierung in-situ, der beim Bilden der p-leitend dotierten Halbleiterschicht 20 eingesetzt wird, beinhaltet die Verwendung von wenigstens einem Halbleitervorläufergas und einem Dotierstoff vom p-Typ.
  • In einer Ausführungsform weist die p-leitend dotierte Halbleiterschicht 20 eine Dicke von 6 nm bis 100 nm auf. In einer weiteren Ausführungsform weist die p-leitend dotierte Halbleiterschicht 20 eine Dicke von 15 nm bis 25 nm auf. In der vorliegenden Offenbarung können auch andere Dicken über und/oder unter jenen zuvor erwähnten Dickenbereichen eingesetzt werden.
  • Der Stapel 22 aus Halbleitermaterial, der auf der freigelegten Oberfläche des wenigstens einen n-leitenden Bereichs 16 der Einheit ausgebildet wird, beinhaltet zunächst ein Bilden einer amorphen Halbleiterschicht 24 auf der freigelegten Oberfläche des Halbleitersubstrats 12 in dem wenigstens einen n-leitenden Bereich 16 der Einheit. Die amorphe Halbleiterschicht 24 kann das gleiche oder ein anderes Halbleitermaterial als jenes der darunter liegenden freigelegten Oberfläche des Halbleitersubstrats 12 in dem wenigstens einen n-leitenden Bereich 16 der Einheit aufweisen. In einer Ausführungsform bestehen sowohl die amorphe Halbleiterschicht 24 als auch die darunter liegende freigelegte Oberfläche des Halbleitersubstrats 12 in dem wenigstens einen n-leitenden Bereich 16 der Einheit aus Silicium. Der Ausdruck ”amorph” wird durchgehend in der vorliegenden Anmeldung dazu verwendet, ein Halbleitermaterial zu kennzeichnen, dem eine gut definierte Kristallstruktur fehlt.
  • Die amorphe Halbleiterschicht 24 des Stapels 22 aus Halbleitermaterial kann unter Verwendung irgendeines chemischen oder physikalischen Prozessablaufs zum Aufwachsen gebildet werden, der irgendein Halbleitervorläuferquellenmaterial beinhaltet. Zum Beispiel kann selektive Epitaxie verwendet werden, um die amorphe Halbleiterschicht 24 zu bilden. Die amorphe Halbleiterschicht 24 ist typischerweise eine intrinsische, d. h. nicht-dotierte, Halbleiterschicht.
  • In einer Ausführungsform weist die amorphe Halbleiterschicht 24 eine Dicke von 1 nm bis 10 nm auf. In einer weiteren Ausführungsform weist die amorphe Halbleiterschicht 24 eine Dicke von 2 nm bis 4 nm auf. In der vorliegenden Offenbarung können auch weitere Dicken über und/oder unter jenen zuvor erwähnten Dickenbereichen eingesetzt werden.
  • Als nächstes wird eine n-leitend dotierte Halbleiterschicht 26 oben auf der amorphen Halbleiterschicht 24 gebildet. Die n-leitend dotierte Halbleiterschicht 26, die in dem wenigstens einen n-leitenden Bereich 16 der Einheit ausgebildet ist, weist irgendein Halbleitermaterial auf, welches das gleiche wie oder ein anderes als jenes des darunter liegenden Halbleitersubstrats sein kann. In einer Ausführungsform weist die n-leitend dotierte Halbleiterschicht 26 ein Halbleitermaterial auf, das eine andere Gitterkonstante als jene des darunter liegenden Halbleitersubstrats aufweist. In einer derartigen Ausführungsform kann die n-leitend dotierte Halbleiterschicht 26 dazu verwendet werden, dem darunter liegenden Anteil des Halbleitersubstrats 12 in dem wenigstens einen n-leitenden Bereich 16 der Einheit eine Druckspannung zu übertragen. Zum Beispiel und wenn das darunter liegende Halbleitersubstrat 12 in dem n-leitenden Bereich 16 der Einheit aus Silicium besteht, kann die n-leitend dotierte Halbleiterschicht 26 aus n-leitend dotiertem Si:C (mit Kohlenstoff dotiertem Silicium) bestehen. In einer weiteren Ausführungsform und wenn das darunter liegende Halbleitersubstrat 12 in dem n-leitenden Bereich 16 der Einheit aus Silicium besteht, kann die n-leitend dotierte Halbleiterschicht 26 aus n-leitend dotiertem Silicium bestehen.
  • Der Ausdruck ”n-leitend dotiert” bezeichnet, wenn er in Verbindung mit der n-leitend dotierten Halbleiterschicht 26 verwendet wird, ein Element aus der Gruppe VA des Periodensystems der Elemente, z. B. eines von P, As und Bi. In einer Ausführungsform besteht die n-leitend dotierte Halbleiterschicht 26 aus einem mit Phosphor dotierten Halbleitermaterial, wie zum Beispiel mit Phosphor dotiertem Si oder mit Phosphor dotiertem Si:C.
  • In einer Ausführungsform beträgt die Konzentration des Dotierstoffes vom n-Typ innerhalb der n-leitend dotierten Halbleiterschicht 26 typischerweise von 1E19 Atomen/cm3 bis 7E20 Atomen/cm3. In einer weiteren Ausführungsform beträgt die Konzentration des Dotierstoffes vom n-Typ innerhalb der n-leitend dotierten Halbleiterschicht 26 typischerweise von 3E20 Atomen/cm3 bis 5E20 Atomen/cm3.
  • In einer Ausführungsform kann die Halbleiterschicht 26 mit einem Dotierstoff vom n-Typ, die oben auf der amorphen Halbleiterschicht 24 ausgebildet ist, amorph sein. In einer weiteren Ausführungsform kann die Halbleiterschicht 26 mit einem Dotierstoff vom n-Typ, die oben auf der amorphen Halbleiterschicht 24 ausgebildet ist, polykristallin sein. Ein polykristallines Halbleitermaterial ist ein Halbleitermaterial, das aus vielen Kristalliten von variierender Abmessung und Orientierung besteht.
  • Die Halbleiterschicht 26 mit dem Dotierstoff vom n-Typ kann unter Verwendung irgendeines chemischen oder physikalischen Wachstumsprozesses gebildet werden, der irgendein Halbleitervorläuferquellenmaterial und irgendeine Quelle für einen Dotierstoff vom n-Typ beinhaltet. Zum Beispiel kann selektives epitaxiales Wachstum von mit P dotiertem SiC verwendet werden, um die Halbleiterschicht 26 mit einem Dotierstoff vom n-Typ zu bilden.
  • In einer Ausführungsform weist die Halbleiterschicht 26 mit dem Dotierstoff vom n-Typ eine Dicke von 6 nm bis 100 nm auf. In einer weiteren Ausführungsform weist die Halbleiterschicht 26 mit dem Dotierstoff vom n-Typ eine Dicke von 15 nm bis 25 nm auf. In der vorliegenden Offenbarung können auch weitere Dicken über und/oder unter jenen zuvor erwähnten Dickenbereichen eingesetzt werden.
  • Wenngleich die 1 bis 2 die Bildung des Isolationsbereiches 18 vor dem Bilden der p-leitend dotierten Halbleiterschicht 20 in dem wenigstens einen p-leitenden Bereich 14 der Einheit und dem Bilden des Stapels 22 aus Halbleitermaterial in dem wenigstens einen n-leitenden Bereich 16 der Einheit darstellen, fasst die vorliegende Anmeldung auch eine alternative Ausführungsform ins Auge, bei der die p-leitend dotierte Halbleiterschicht 20 und der Stapel 22 aus Halbleitermaterial auf nicht vertieften Anteilen des Halbleitersubstrats vor dem Bilden des Isolationsbereichs 18 gebildet werden.
  • Nunmehr bezugnehmend auf 3 ist die Struktur von 2 nach einem Bilden eines Opfer(d. h. austauschbaren)-Gate-Bereichs 28 in sowohl dem wenigstens einen p-leitenden Bereich 14 der Einheit als auch dem wenigstens einen n-leitenden Bereich 16 der Einheit sowie nach einem Bilden eines Abstandshalters 34 auf den Seitenwänden von jedem Opfer-Gate-Bereich 28 dargestellt. Wie gezeigt, beinhaltet der Opfer-Gate-Bereich 28 von unten nach oben eine Opfer-Dielektrikum-Schicht 30 und eine Opfer-Gate-Materialschicht 32.
  • Die Opfer-Dielektrikum-Schicht 30 weist irgendein dielektrisches Material auf, das zum Beispiel ein Halbleiteroxid beinhaltet, wie beispielsweise ein Siliciumoxid, ein Siliciumnitrid und ein Siliciumoxynitrid. Die Opfer-Dielektrikum-Schicht 30 kann als eine deckende Schicht über freigelegten Oberseiten der p-leitend dotierten Halbleiterschicht 20 und dem Stapel 22 aus Halbleitermaterial unter Verwendung irgendeines herkömmlichen Abscheidungsprozesses gebildet werden, der zum Beispiel chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Molekularstrahlabscheidung (MBD, Molecular Beam Deposition), Abscheidung mit einem gepulsten Laser (PLD, Pulsed Laser Deposition), chemische Abscheidung mit einer vernebelten Flüssigkeitsquelle (LSMCD, Liquid Source Misted Chemical Deposition), atomare Schichtabscheidung (ALD) und andere ähnliche Abscheidungsprozesse beinhaltet. In einigen Ausführungsformen der vorliegenden Offenbarung wird die Opfer-Dielektrikum-Schicht 30 unter Verwendung eines thermischen Wachstumsprozesses gebildet, der zum Beispiel eine Oxidation und eine Nitrierung beinhaltet. Die Dicke der Opfer-Dielektrikum-Schicht 30 kann in Abhängigkeit von dem Typ des eingesetzten dielektrischen Materials ebenso wie von der Technik variieren, die beim Bilden derselben verwendet wurde. Typisch und als ein Beispiel weist die Opfer-Dielektrikum-Schicht 30 eine Dicke von 1 nm bis 5 nm auf. Typischer weist die Opfer-Dielektrikum-Schicht 30 eine Dicke von 1 nm bis 3 nm auf.
  • Die Opfer-Gate-Materialschicht 32, die sich auf einer Oberseite der Opfer-Dielektrikum-Schicht 30 befindet, beinhaltet irgendein Material (dotiert oder nicht dotiert), das nachfolgend selektiv bezüglich des dielektrischen Materials entfernt werden kann. In einer Ausführungsform kann die Opfer-Gate-Materialschicht 32 aus einem Halbleitermaterial bestehen, wie zum Beispiel Polysilicium. Die Opfer-Gate-Materialschicht 32 kann unter Verwendung irgendeines Abscheidungsprozesses gebildet werden, der zum Beispiel chemische Gasphasenabscheidung (CVD), plasma-unterstützte chemische Gasphasenabscheidung (PECVD), Verdampfung, physikalische Gasphasenabscheidung (PVD), Sputtern, Abscheidung aus einer chemischen Lösung sowie atomare Schichtabscheidung (ALD) beinhaltet. Wenn eine dotierte Opfer-Gate-Materialschicht 32 eingesetzt wird, kann der Dotierstoff in-situ während des Abscheidungsprozesses eingebracht werden. Alternativ kann der Dotierstoff im Anschluss an die Abscheidung mittels irgendeiner geeigneten Dotiertechnik eingebracht werden, wie zum Beispiel Ionenimplantation und Gasphasendotierung. Die Dicke der Opfer-Gate-Materialschicht 32 kann in Abhängigkeit von dem Typ des eingesetzten Opfermaterials ebenso wie von der Technik variieren, die beim Bilden derselben verwendet wurde. Typisch und als ein Beispiel weist die Opfer-Gate-Materialschicht 32 eine Dicke von 20 nm bis 100 nm auf. Typischer weist die Opfer-Gate-Materialschicht 32 eine Dicke von 30 nm bis 60 nm auf.
  • Nach dem Bilden der deckenden Schichten der Opfer-Gate-Materialschicht 32 und der Opfer-Gate-Dielektrikum-Schicht 30 werden die Schichten 32 und 30 strukturiert, wobei wenigstens ein Opfer-Gate-Bereich 28 oben auf der p-leitend dotierten Halbleiterschicht 20 und dem Stapel 22 aus Halbleitermaterial gebildet wird. Das Strukturieren der deckenden Schichten 32 und 30 beinhaltet Lithographie und Ätzen. Die Lithographie beinhaltet ein Bilden eines Photoresistmaterials (nicht gezeigt) auf einer Oberseite der deckenden Schicht der Opfer-Gate-Materialschicht 32, ein Belichten des Photoresists mit einem gewünschten Strahlungsmuster und ein Entwickeln des belichteten Resists unter Verwendung eines herkömmlichen Resistentwicklers. Der Ätzschritt kann einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination derselben beinhalten. Wenn ein Trockenätzprozess eingesetzt wird, kann der Trockenätzprozess eines von reaktivem Ionenätzen, Ionenstrahlätzen, Plasmaätzen und Laserablation beinhalten. Wenn ein Nassätzprozess eingesetzt wird, wird ein chemisches Ätzmittel eingesetzt, das selektiv bezüglich der darunter liegenden Materialien der Schichten 32 und 30 ist. Das strukturierte Resist, das ausgebildet ist, kann während des Ätzprozesses oben auf der deckenden Schicht der Opfer-Gate-Materialschicht 32 verbleiben. Alternativ kann das strukturierte Resist, das ausgebildet ist, nach einem Transferieren des Musters in wenigstens die deckende Schicht der Opfer-Gate-Materialschicht 32 entfernt werden. Die Entfernung des strukturierten Resists kann unter Verwendung irgendeines herkömmlichen Prozesses zum Ablösen eines Resists erreicht werden, wie zum Beispiel Veraschen.
  • Nach dem Bilden der Opfer-Gate-Bereiche 28 in jedem Bereich der Einheit wird ein Abstandshalter 34 auf den Seitenwänden jedes Opfer-Gate-Bereichs 28 gebildet. Der Abstandshalter 34, der ausgebildet ist, kann aus einem dielektrischen Material bestehen, wie zum Beispiel Siliciumoxid, Siliciumnitrid oder Siliciumoxynitrid. In einer Ausführungsform besteht der Abstandshalter 34 aus Siliciumnitrid. In einigen Ausführungsformen kann der Abstandshalter 34 einen mehrschichtigen Stapel aus derartigen dielektrischen Materialien beinhalten. Der Abstandshalter 34 kann mittels Abscheiden einer konformen Schicht aus einem dielektrischen Material gefolgt von einem anisotropen Ätzvorgang gebildet werden.
  • Bezugnehmend auf 4 ist die Struktur von 3 nach einem Bilden eines planarisierenden dielektrischen Materials 36 und einem Entfernen des Opfer-Gate-Bereichs 28 von sowohl dem wenigstens einen p-leitenden Bereich 14 der Einheit als auch dem wenigstens einen n-leitenden Bereich 16 der Einheit zum Bilden einer Öffnung 38 in dem planarisierenden dielektrischen Material 36 in beiden Bereichen der Einheit dargestellt.
  • Das planarisierende dielektrische Material 36 kann aus irgendeinem dielektrischen Material bestehen, wie zum Beispiel einem dotierten oder undotierten Siliciumglas, einem Siliciumoxid und einem Siliciumnitrid, die ohne weiteres planarisiert werden können. Das planarisierende dielektrische Material 36 kann unter Verwendung irgendeines herkömmlichen Abscheidungsprozesses gebildet werden, der zum Beispiel chemische Gasphasenabscheidung (CVD), plasma-unterstützte chemische Gasphasenabscheidung (PCVD) sowie physikalische Gasphasenabscheidung (PVD) beinhaltet. Die Höhe, z. B. die vertikale Dicke, des planarisierenden dielektrischen Materials 36, das ausgebildet ist, ist größer als die gesamte vertikale Dicke jedes Opfer-Gate-Bereichs 28. Typisch und als ein Beispiel beträgt die vertikale Dicke des planarisierenden dielektrischen Materials 36 von 50 nm bis 300 nm. Typischer beträgt die vertikale Dicke des planarisierten dielektrischen Materials 36 von 100 nm bis 200 nm.
  • Nach einem Abscheiden des planarisierenden dielektrischen Materials 36 wird das planarisierende dielektrische Material 36 einem Planarisierungsprozess unterworfen, wie zum Beispiel einem chemisch-mechanischen Poliervorgang. Der Planarisierungsprozess endet oben auf einer Oberseite des Opfer-Gate-Bereichs 28. Nach der Planarisierung ist die Oberseite des planarisierenden dielektrischen Materials 36 im Wesentlichen koplanar mit einer Oberseite des Opfer-Gate-Bereichs 28.
  • Jede Öffnung 38 kann mittels Entfernen freigelegter Anteile des Opfer-Gate-Bereichs 28 unter Verwendung eines Ätzschritts gebildet werden. Der Ätzschritt beinhaltet einen Trockenätzvorgang oder einen Nassätzvorgang, und er endet auf einer Oberseite der p-leitend dotierten Halbleiterschicht 20 in dem wenigstens einen p-leitenden Bereich 14 der Einheit und oben auf der n-leitend dotierten Halbleiterschicht 26 in dem wenigstens einen n-leitenden Bereich 16 der Einheit. In einer Ausführungsform wird reaktives Ionenätzen beim Bilden von jeder Öffnung 38 eingesetzt.
  • Nunmehr bezugnehmend auf 5 ist die Struktur von 4 nach einem Erweitern jeder Öffnung 38 in beiden Bereichen der Einheit durch die darunter liegende p-dotierte Halbleiterschicht 20 und die n-dotierte Halbleiterschicht 26 hindurch dargestellt. Im Einzelnen zeigt 5 eine erweiterte Öffnung 38' in dem p-leitenden Bereich 14 der Einheit, die oben auf der obersten Oberfläche des Halbleitersubstrats 12 endet, und eine erweiterte Öffnung 38'', die oben auf der amorphen Halbleiterschicht 24 endet. Das Vorhandensein der amorphen Halbleiterschicht 24 in dem n-leitenden Bereich 16 der Einheit wirkt als eine Ätzstoppschicht, die jegliche Entfernung der darunter liegenden kristallinen Oberfläche des Halbleitersubstrats 12 verhindert.
  • Die Reihenfolge des Erweiterns jeder Öffnung 38 kann variieren. In einer Ausführungsform wird die Öffnung in dem wenigstens einen p-leitenden Bereich 14 der Einheit zuerst erweitert, gefolgt von einem Erweitern der Öffnung in dem wenigstens einen n-leitenden Bereich 16 der Einheit. In einer weiteren Ausführungsform wird die Öffnung in dem wenigstens einen n-leitenden Bereich 16 der Einheit zuerst erweitert, gefolgt von einem Erweitern der Öffnung in dem wenigstens einen p-leitenden Bereich 14 der Einheit. In beiden Ausführungsformen kann eine Blockmaske oben auf einem der Bereiche der Einheit gebildet werden, während die Öffnung in dem anderen Bereich der Einheit erweitert wird.
  • Die erweiterte Öffnung 38' in dem wenigstens einen p-leitenden Bereich 14 der Einheit kann unter Verwendung eines Ätzmittels gebildet werden, das selektiv beim Entfernen des freigelegten Anteils der p-leitend dotierten Halbleiterschicht 20 ist, wobei es oben auf dem Halbleitersubstrat 12 endet. In einer Ausführungsform kann Tetraethylammoniumhydroxid (TEAH) verwendet werden, um die erweiterte Öffnung 38' in dem wenigstens einen p-leitenden Bereich 14 der Einheit zu bilden. Die erweiterte Öffnung 38'' in dem wenigstens einen n-leitenden Bereich 16 der Einheit kann unter Verwendung eines Ätzmittels gebildet werden, das selektiv beim Entfernen des freigelegten Anteils der n-leitend dotierten Halbleiterschicht 26 ist, wobei es oben auf der amorphen Halbleiterschicht 24 endet. In einer Ausführungsform kann TEAH und ein Trockenätzvorgang von kristallinem Si verwendet werden, um die erweiterte Öffnung 38'' in dem wenigstens einen n-leitenden Bereich 14 der Einheit zu bilden.
  • Bezugnehmend auf 6 ist die Struktur von 5 nach einem Entfernen eines freigelegten Anteils der amorphen Halbleiterschicht 24 an dem Boden der erweiterten Öffnung 38'' dargestellt, die in dem wenigstens einen n-leitenden Bereich 16 der Einheit ausgebildet ist, wobei eine zweite erweiterte Öffnung 39 in dem wenigstens einen n-leitenden Bereich 16 der Einheit gebildet wird. Die zweite erweiterte Öffnung 39 in dem wenigstens einen n-leitenden Bereich 16 der Einheit kann unter Verwendung eines Ätzmittels gebildet werden, das den freigelegten Anteil der amorphen Halbleiterschicht 24 selektiv entfernt, wobei es oben auf dem Halbleitersubstrat 12 endet. In einer Ausführungsform kann ein Trockenätzvorgang von amorphem Si beim Bilden der zweiten erweiterten Öffnung 39 verwendet werden.
  • Bezugnehmend auf 7 ist die Struktur von 6 nach einem Durchführen eines Tempervorgangs dargestellt, der einen Source-Bereich 40 und einen Drain-Bereich 42 innerhalb eines oberen Anteils des Halbleitersubstrats 12 in sowohl dem wenigstens einen p-leitenden Bereich 14 der Einheit als auch dem wenigstens einen n-leitenden Bereich 16 der Einheit bildet, während die verbleibenden Anteile der amorphen Halbleiterschicht 24 in dem wenigstens einen n-leitenden Bereich 16 der Einheit kristallisieren. Die rekristallisierten Anteile der amorphen Halbleiterschicht 24 werden nunmehr in den Zeichnungen als Element 44 bezeichnet. Ein Element 41 repräsentiert einen Kanal der Einheit, der in einem oberen Anteil des Halbleitersubstrats 12 zwischen dem Source-Bereich 40 und dem Drain-Bereich 42 vorhanden ist. Während des Tempervorgangs erfährt die n-leitend dotierte Halbleiterschicht 26 ebenfalls eine Rekristallisation, wobei eine Schicht aus einem einkristallinen Material gebildet wird.
  • Der Source-Bereich 40 und der Drain-Bereich 42, die während des Tempervorgangs in dem p-leitenden Bereich 14 der Einheit gebildet werden, werden mittels Ausdiffundieren eines Dotierstoffes vom p-Typ aus den verbleibenden darüber liegenden Anteilen der p-leitend dotierten Halbleiterschicht 20 bereitgestellt. Der Source-Bereich 40 und der Drain-Bereich 42, die in dem n-leitenden Bereich 16 der Einheit gebildet werden, werden mittels Ausdiffundieren eines Dotierstoffes vom n-Typ aus den verbleibenden darüber liegenden Anteilen der n-leitend dotierten Halbleiterschicht 26 bereitgestellt. Es tritt außerdem eine Diffusion des Dotierstoffes vom n-Typ innerhalb der rekristallisierten Anteile der amorphen Halbleiterschicht auf.
  • In der vorliegenden Offenbarung dienen die verbleibenden Anteile der p-leitend dotierten Halbleiterschicht 20 als die erhöhten Source-/Drain-Bereiche einer pFET-Einheit, während die verbleibenden Anteile der n-leitend dotierten Halbleiterschicht 26 und die rekristallisierten Anteile der amorphen Halbleiterschicht (d. h. die Schicht 44) als die erhöhten Source-/Drain-Bereiche einer n-FET-Einheit dienen.
  • Der Tempervorgang wird typischerweise bei einer Temperatur von 900°C bis 1.085°C durchgeführt, wobei eine Temperatur von 1.000°C bis 1.040°C typischer ist.
  • Der Source-Bereich 40 und der Drain-Bereich 42, die in dem p-leitenden Bereich 14 der Einheit ausgebildet sind, weisen typischerweise eine Konzentration eines Dotierstoffes vom p-Typ von 1E19 Atomen/cm3 bis 7E20 Atomen/cm3 auf, wobei eine Konzentration des Dotierstoffes vom p-Typ von 3E20 Atomen/cm3 bis 5E20 Atomen/cm3 typischer ist. Nach dem Ausdiffusionsprozess weisen die verbleibenden Anteile der p-leitend dotierten Halbleiterschicht 20 typischerweise eine Konzentration des Dotierstoffes vom p-Typ von 1E19 Atomen/cm3 bis 7E20 Atomen/cm3 auf, wobei eine Konzentration des Dotierstoffes vom p-Typ von 3E20 Atomen/cm3 bis 5E20 Atomen/cm3 typischer ist.
  • Der Source-Bereich 40 und der Drain-Bereich 42, die in dem n-leitenden Bereich 16 der Einheit ausgebildet sind, weisen typischerweise eine Konzentration des Dotierstoffes vom n-Typ von 1E19 Atomen/cm3 bis 7E20 Atomen/cm3 auf, wobei eine Konzentration des Dotierstoffes vom n-Typ von 3E20 Atomen/cm3 bis 5E20 Atomen/cm3 typischer ist. Nach dem Ausdiffusionsprozess weisen die verbleibenden Anteile der n-leitend dotierten Halbleiterschicht 26 typischerweise eine Konzentration des Dotierstoffes vom n-Typ von 1E19 Atomen/cm3 bis 7E20 Atomen/cm3 auf, wobei eine Konzentration des Dotierstoffs vom n-Typ von 3E20 Atomen/cm3 bis 5E20 Atomen/cm3 typischer ist.
  • Von daher ist der Übergang zwischen den erhöhten Source-/Drain-Bereichen und den darunter liegenden Source-/Drain-Bereichen in der offenbarten Struktur scharf. Mit ”scharf” ist ein kastenförmiges Profil der Dotierstoffkonzentration ohne Steigerung des Diffusionsvermögens des Dotierstoffs aufgrund herkömmlicher interstitieller Defekte von Si gemeint, die von einer Schädigung durch die Implantation vorhanden sind.
  • Bezugnehmend auf 8 ist die Struktur von 7 nach einer Bildung eines Gate-Dielektrikums 46 mit einem hohen k, das U-förmig ist, und eines Metall-Gates 48 in den erweiterten Öffnungen 38' und 39 in beiden Bereichen der Einheit dargestellt. Es ist zu beobachten, dass sich in 8 ein Anteil der erhöhten Source-/Drain-Bereiche unter dem Abstandshalter 34 befindet und dass ein Kantenanteil der erhöhten Source-/Drain-Bereiche in Kontakt mit einem Anteil des Gate-Dielektrikums 46 mit einem hohen k ist. Außerdem und wie in 8 gezeigt ist das Gate-Dielektrikum 46 mit einem hohen k zusammenhängend auf Oberflächen der Seitenwände und auf einer Unterseite des Metall-Gates 48 vorhanden.
  • Das Gate-Dielektrikum 46 mit einem hohen k kann aus einem dielektrischen Material bestehen, das eine Dielektrizitätskonstante, gemessen in einem Vakuum, von größer als 4,0 aufweist, typischerweise von größer als 8,0. In einer Ausführungsform kann das Gate-Dielektrikum 46 mit einem hohen k ein dielektrisches Metalloxid beinhalten, das ein Material mit einem hohen k ist, das ein Metall und Sauerstoff enthält. Dielektrische Metalloxide können mittels auf dem Fachgebiet allgemein bekannten Verfahren abgeschieden werden, die zum Beispiel chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Molekularstrahlabscheidung (MBD), Abscheidung mit einem gepulsten Laser (PLD), chemische Abscheidung mit einer vernebelten Flüssigkeitsquelle (LSMCD), atomare Schichtabscheidung (ALD) etc. beinhalten. Exemplarische dielektrische Materialien mit einem hohen k beinhalten HfO2, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, LaAlO3, Y2O3, HfOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, Y2OxNy, ein Silicat derselben und eine Legierung derselben. Jeder Wert von x ist unabhängig von 0,5 bis 3, und jeder Wert von y ist unabhängig von 0 bis 2. Die Dicke des Gate-Dielektrikums 46 mit einem hohen k, wie sie bei horizontalen Anteilen gemessen wird, kann von 0,9 nm bis 6 nm sein und vorzugsweise von 1,0 nm bis 3 nm. Das Gate-Dielektrikum 46 mit einem hohen k kann eine effektive Oxiddicke in der Größenordnung von oder weniger als 1 nm aufweisen.
  • In einigen Ausführungsformen besteht das Gate-Dielektrikum 46 mit einem hohen k, das in beiden Bereichen der Einheit ausgebildet ist, aus dem gleichen dielektrischen Material. In einer weiteren Ausführungsform unterscheidet sich das Material des Gate-Dielektrikums in dem wenigstens einen p-leitenden Bereich 14 der Einheit von dem Material des Gate-Dielektrikums in dem wenigstens einen n-leitenden Bereich 16 der Einheit. Unterschiedliche Gate-Dielektrikum-Schichten können unter Verwendung einer Blockmaskentechnologie erreicht werden.
  • Das Metall-Gate 48 beinhaltet ein leitfähiges Metall, wie beispielsweise Al, W, Cu, Pt, Ag, Au, Ru, Ir, Rh und Re, Legierungen eines leitfähigen Metalls, z. B. Al-Cu, Silicide eines leitfähigen Metalls, z. B. W-Silicid und Pt-Silicid, Nitride eines leitfähigen Metalls, z. B. AlN, sowie Kombinationen und Mehrfachschichten derselben, ist jedoch nicht darauf beschränkt. Das Metall-Gate 48 kann unter Verwendung eines herkömmlichen Abscheidungsprozesses gebildet werden, wie zum Beispiel atomarer Schichtabscheidung (ALD), chemischer Gasphasenabscheidung (CVD), metallorganischer chemischer Gasphasenabscheidung (MOCVD, MetalOrganic Chemical Vapor Deposition), Molekularstrahlepitaxie (MBE), physikalischer Gasphasenabscheidung, Sputtern, Plattieren, Verdampfung, Ionenstrahlabscheidung, Elektronenstrahlabscheidung, einer laserunterstützten Abscheidung sowie einer Abscheidung aus einer chemischen Lösung.
  • In einigen Ausführungsformen besteht das Metall-Gate 48, das in beiden Bereichen der Einheit ausgebildet ist, aus dem gleichen leitfähigen Metall. In einer weiteren Ausführungsform unterscheidet sich das leitfähige Metall in dem wenigstens einen p-leitenden Bereich 14 der Einheit von dem leitfähigen Metall in dem wenigstens einen n-leitenden Bereich 16 der Einheit. Unterschiedliche Metall-Gate-Leiter können unter Verwendung einer Blockmaskentechnologie erreicht werden.
  • Im Anschluss an die Bildung des Gate-Dielektrikums 46 mit einem hohen k und des Metall-Gates 48 wird die Struktur einer Planarisierung unterworfen, wie zum Beispiel einer chemisch-mechanischen Planarisierung und/oder einem Schleifen, um die Struktur bereitzustellen, die zum Beispiel in 8 gezeigt ist.
  • Nunmehr bezugnehmend auf 9 ist die Struktur von 7 nach einem Bilden eines inneren Abstandshalters 50 innerhalb der erweiterten Öffnungen 38'' und 39 in beiden Bereichen der Einheit dargestellt. Der innere Abstandshalter 50 kann das gleiche oder ein anderes, typischerweise ein anderes, dielektrisches Material wie/als der Abstandshalter 34 aufweisen. Der innere Abstandshalter 50 kann unter Verwendung des gleichen Prozesses gebildet werden, wie vorstehend für ein Bilden des Abstandshalters 34 erwähnt. Das Vorhandensein des inneren Abstandshalters 50 verringert eine parasitäre Kapazität zwischen dem Metall-Gate 48 und dem Source-Bereich 42 sowie dem Drain-Bereich 44 in jedem der Bereiche der Einheit.
  • Nunmehr bezugnehmend auf 10 ist die Struktur von 9 nach einer Bildung eines Gate-Dielektrikums 46 mit einem hohen k und eines Metall-Gates 48 in den erweiterten Öffnungen in beiden Bereichen der Einheit dargestellt. Die Materialien und der Prozessablauf für ein Bilden des Gate-Dielektrikum-Materials 46 mit einem hohen k und des Metall-Gates 48 sind die gleichen wie jene vorstehend erwähnten. Es ist zu beobachten, dass sich in 10 die erhöhten Source-/Drain-Bereiche unter dem Abstandshalter 34 befinden und dass ein Kantenanteil der erhöhten Source-/Drain-Bereiche durch das Vorhandensein des inneren Abstandshalters 50 von dem Gate-Dielektrikum 46 mit einem hohen k getrennt ist.
  • Jede Struktur, die in den 8 und 10 gezeigt ist, weist ein Halbleitersubstrat 12 mit einem Source-Bereich 40 und einem Drain-Bereich 42 auf, die durch einen Kanal 41 getrennt sind, der sich innerhalb wenigstens eines Bereichs der Einheit befindet (d. h. des wenigstens einen p-leitenden Bereichs 14 der Einheit und des wenigstens einen n-leitenden Bereichs 16 der Einheit). Ein Gate-Dielektrikum 46 mit einem hohen k und ein Metall-Gate 48 befinden sich oben auf dem Kanal 41. Das Gate-Dielektrikum 46 mit einem hohen k ist zusammenhängend auf Oberflächen der Seitenwände und einer Unterseite des Metall-Gates 48 vorhanden. Ein erhöhter Source-Bereich befindet sich oben auf dem Source-Bereich 40 und ein erhöhter Drain-Bereich befindet sich oben auf dem Drain-Bereich 42; die erhöhten Source-/Drain-Bereiche in dem p-leitenden Bereich 14 der Einheit sind die verbleibenden Anteile der p-leitend dotierten Halbleiterschicht 20, während die erhöhten Source-/Drain-Bereiche in dem n-leitenden Bereich 16 der Einheit die verbleibenden Anteile der n-leitend dotierten Halbleiterschicht 26 und der rekristallisierten Schicht 44 sind. Ein Abstandshalter 34 befindet sich oben auf einem Anteil des erhöhten Source-Bereichs und oben auf einem Anteil des erhöhten Drain-Bereichs; der Abstandshalter 34 trennt Anteile des Gate-Dielektrikums 46 mit einem hohen k von dem angrenzenden planarisierenden dielektrischen Material 36. Der Anteil des erhöhten Source-Bereichs und der Anteil des erhöhten Drain-Bereichs unter dem Abstandshalter 34 grenzen lateral an einen vertikalen Anteil des Gate-Dielektrikums 46 mit einem hohen k an. Ein planarisierendes dielektrisches Material 36 befindet sich oben auf dem erhöhten Source-Bereich und dem erhöhten Drain-Bereich. Das planarisierende dielektrische Material 36 weist eine Oberseite auf, die koplanar mit einer Oberseite des Metall-Gates 48 ist.
  • Wenngleich die vorliegende Offenbarung speziell in Bezug auf bevorzugte Ausführungsformen derselben gezeigt und beschrieben wurde, versteht es sich für den Fachmann, dass die vorstehenden und weitere Änderungen in Formen und Details ohne Abweichen von dem Inhalt und dem Umfang der vorliegenden Offenbarung durchgeführt werden können. Die vorliegende Offenbarung soll daher nicht auf die genauen Formen und Details beschränkt sein, die beschrieben und dargestellt wurden, sondern in den Umfang der beigefügten Ansprüche fallen.
  • INDUSTRIELLE ANWENDBARKEIT
  • Die vorliegende Erfindung findet bei der Auslegung und der Herstellung von Halbleiter-Feldeffekttransistor(FET)-Einheiten mit hoher Leistungsfähigkeit industrielle Anwendbarkeit, die in integrierten Schaltkreischips eingebaut sind, die in einer großen Vielfalt von elektronischen und elektrischen Geräten Anwendung finden.

Claims (25)

  1. Verfahren zum Bilden einer Halbleiterstruktur, das aufweist: Bereitstellen einer Struktur, die ein Halbleitersubstrat 12 mit wenigstens einem darauf befindlichen Bereich 14 einer Einheit und eine dotierte Halbleiterschicht 20 beinhaltet, die sich auf einer Oberseite des Halbleitersubstrats in dem wenigstens einen Bereich der Einheit befindet; Bilden eines Opfer-Gate-Bereichs 28 mit einem Abstandshalter 34, der sich auf Seitenwänden 34 desselben befindet, auf einer Oberseite der dotierten Halbleiterschicht; Bilden eines planarisierenden dielektrischen Materials 36 oben auf der dotierten Halbleiterschicht und angrenzend an den Opfer-Gate-Bereich 28, der den Abstandshalter 34 beinhaltet; Entfernen des Opfer-Gate-Bereichs 28, um eine Öffnung 38 zu bilden, die einen Anteil der dotierten Halbleiterschicht freilegt; Erweitern der Öffnung bis zu einer Oberseite des Halbleitersubstrats; Durchführen eines Tempervorgangs, der eine Ausdiffusion von Dotierstoffen aus verbleibenden Anteilen der dotierten Halbleiterschicht bewirkt, wobei ein Source-Bereich 40 und ein Drain-Bereich 42 in Anteilen des Halbleitersubstrats gebildet werden, die sich unter den verbleibenden Anteilen der dotierten Halbleiterschicht befinden; und Bilden eines Gate-Dielektrikums 46 mit einem hohen k und eines Metall-Gates 48 in die erweiterte Öffnung hinein.
  2. Verfahren nach Anspruch 1, wobei der wenigstens eine Bereich der Einheit ein p-leitender Bereich der Einheit ist und die dotierte Halbleiterschicht eine p-leitend dotierte Halbleiterschicht ist.
  3. Verfahren nach Anspruch 2, wobei die p-leitend dotierte Halbleiterschicht ein Halbleitermaterial aufweist, das eine andere Gitterkonstante als das darunter liegende Halbleitersubstrat aufweist und mittels eines epitaxialen Wachstumsprozesses mit einer Dotierung in-situ gebildet wird.
  4. Verfahren nach Anspruch 1, wobei der wenigstens eine Bereich der Einheit ein n-leitender Bereich der Einheit ist und die dotierte Halbleiterschicht eine n-leitend dotierte Halbleiterschicht ist, die eine von dem darunter liegenden Halbleitersubstrat verschiedene Gitterkonstante aufweist und mittels eines chemischen oder physikalischen Wachstumsprozesses gebildet wird, und wobei eine amorphe Halbleiterschicht zwischen dem Halbleitersubstrat und der n-leitend dotierten Halbleiterschicht angeordnet ist.
  5. Verfahren nach Anspruch 4, wobei der Tempervorgang die amorphe Halbleiterschicht rekristallisiert.
  6. Verfahren nach Anspruch 1, wobei die verbleibenden Anteile der dotierten Halbleiterschicht einen erhöhten Source-Bereich und einen erhöhten Drain-Bereich bilden, und wobei ein Anteil des Halbleitersubstrats zwischen dem Source-Bereich und dem Drain-Bereich einen Kanal bildet.
  7. Verfahren nach Anspruch 6, wobei sich ein Anteil von jedem von dem erhöhten Source-Bereich und dem erhöhten Drain-Bereich unter dem Abstandshalter befindet und in direktem Kontakt mit einem Anteil des Gate-Dielektrikums mit einem hohen k ist.
  8. Verfahren nach Anspruch 6, das des Weiteren ein Bilden eines inneren Abstandshalters innerhalb der erweiterten Öffnung vor dem Bilden des Gate-Dielektrikums mit einem hohen k und des Metall-Gates aufweist, und wobei sich ein Anteil von jedem von dem erhöhten Source-Bereich und dem erhöhten Drain-Bereich unter dem Abstandshalter befindet und durch den inneren Abstandshalter von dem Gate-Dielektrikum mit einem hohen k beabstandet ist.
  9. Verfahren nach Anspruch 1, wobei das Tempern bei einer Temperatur von 1.000°C bis 1.040°C durchgeführt wird.
  10. Verfahren zum Bilden einer Komplementär-Metall-Oxid-Halbleiter(CMOS)-Struktur, das aufweist: Bereitstellen einer Struktur, die ein Halbleitersubstrat 12 mit wenigstens einem p-leitenden Bereich 14 einer Einheit und wenigstens einem n-leitenden Bereich 16 einer Einheit, eine p-leitend dotierte Halbleiterschicht, die sich auf einer Oberseite des Halbleitersubstrats in dem wenigstens einen p-leitenden Bereich der Einheit befindet, einen Halbleiterstapel, der von unten nach oben eine amorphe Halbleiterschicht und eine n-leitend dotierte Halbleiterschicht in dem wenigstens einen n-leitenden Bereich der Einheit aufweist, sowie einen Isolationsbereich beinhaltet, der sich bis zu einer Oberfläche des Halbleitersubstrats erstreckt und die p-leitend dotierte Halbleiterschicht in dem wenigstens einen p-leitenden Bereich 14 der Einheit von dem Stapel aus Halbleitermaterial in dem wenigstens einen n-leitenden Bereich der Einheit trennt; Bilden eines Opfer-Gate-Bereichs 28 mit einem Abstandshalter 34, der sich auf Seitenwänden desselben befindet, auf einer Oberseite von jeder von der p-leitend dotierten Halbleiterschicht und der n-leitend dotierten Halbleiterschicht; Bilden eines planarisierenden dielektrischen Materials 36 oben auf der p-leitend dotierten Halbleiterschicht und der n-leitend dotierten Halbleiterschicht und angrenzend an jeden Opfer-Gate-Bereich, der den Abstandshalter beinhaltet; Entfernen des Opfer-Gate-Bereichs von dem wenigstens einen p-leitenden Bereich der Einheit und dem wenigstens einen n-leitenden Bereich der Einheit, um eine Öffnung, die einen Anteil der p-leitend dotierten Halbleiterschicht freilegt, und eine weitere Öffnung zu bilden, die einen Anteil der n-leitend dotierten Halbleiterschicht freilegt; Erweitern jeder Öffnung 38 bis zu einer Oberseite des Halbleitersubstrats; Durchführen eines Tempervorgangs, der eine Ausdiffusion von Dotierstoffen aus verbleibenden Anteilen der p-leitend dotierten Halbleiterschicht 20, wobei ein Source-Bereich 40 und eine Drain-Bereich 42 in Anteilen des Halbleitersubstrats gebildet werden, die sich unter den verbleibenden Anteilen der p-leitend dotierten Halbleiterschicht befinden, sowie eine Ausdiffusion von Dotierstoffen aus verbleibenden Anteilen der n-leitend dotierten Halbleiterschicht bewirkt, wobei ein weiterer Source-Bereich und ein weiterer Drain-Bereich in Anteilen des Halbleitersubstrats gebildet werden, die sich unter den verbleibenden Anteilen der n-leitend dotierten Halbleiterschicht befinden; und Bilden eines Gate-Dielektrikums 46 mit einem hohen k und eines Metall-Gates 48 in jede der erweiterten Öffnungen hinein.
  11. Verfahren nach Anspruch 10, wobei die p-leitend dotierte Halbleiterschicht ein Halbleitermaterial aufweist, das eine andere Gitterkonstante als das darunterliegende Halbleitersubstrat aufweist und mittels eines epitaxialen Wachstumsprozesses mit einer Dotierung in-situ gebildet wird.
  12. Verfahren nach Anspruch 10, wobei die n-leitend dotierte Halbleiterschicht ein Halbleitermaterial aufweist, das eine von dem darunter liegenden Halbleitersubstrat verschiedene Gitterkonstante aufweist und mittels eines chemischen oder physikalischen Wachstumsprozesses gebildet wird.
  13. Verfahren nach Anspruch 10, wobei der Tempervorgang die amorphe Halbleiterschicht rekristallisiert.
  14. Verfahren nach Anspruch 10, wobei die verbleibenden Anteile der p-leitend dotierten Halbleiterschicht einen erhöhten Source-Bereich und einen erhöhten Drain-Bereich in dem wenigstens einen p-leitenden Bereich der Einheit bilden, wobei ein Anteil des Halbleitersubstrats zwischen dem Source-Bereich und dem Drain-Bereich einen Kanal in dem wenigstens einen p-leitenden Bereich der Einheit bildet, und wobei die verbleibenden Anteile der n-leitend dotierten Halbleiterschicht einen weiteren erhöhten Source-Bereich und einen weiteren erhöhten Drain-Bereich in dem wenigstens einen n-leitenden Bereich der Einheit bilden, wobei ein Anteil des Halbleitersubstrats zwischen dem weiteren Source-Bereich und dem weiteren Drain-Bereich einen weiteren Kanal in dem wenigstens einen n-leitenden Bereich der Einheit bildet.
  15. Verfahren nach Anspruch 14, wobei sich ein Anteil von jedem von dem erhöhten Source-Bereich und dem erhöhten Drain-Bereich in dem wenigstens einen p-leitenden Bereich der Einheit unter dem Abstandshalter befindet und in direktem Kontakt mit einem Anteil des Gate-Dielektrikums mit einem hohen k ist, und wobei sich ein Anteil von jedem von dem weiteren erhöhten Source-Bereich und dem weiteren erhöhten Drain-Bereich in dem wenigstens einen n-leitenden Bereich der Einheit unter dem Abstandshalter befindet und in direktem Kontakt mit einem Anteil des Gate-Dielektrikums mit einem hohen k ist.
  16. Verfahren nach Anspruch 10, das des Weiteren ein Bilden eines inneren Abstandshalters innerhalb von jeder erweiterten Öffnung vor dem Bilden des Gate-Dielektrikums mit einem hohen k und des Metall-Gates aufweist, und wobei sich ein Anteil von jedem von dem erhöhten Source-Bereich und dem erhöhten Drain-Bereich in dem wenigstens einen p-leitenden Bereich der Einheit unter dem Abstandshalter befindet und durch den inneren Abstandshalter von dem Gate-Dielektrikum mit einem hohen k beabstandet ist, und wobei sich ein Anteil von jedem von dem weiteren erhöhten Source-Bereich und dem weiteren erhöhten Drain-Bereich in dem wenigstens einen n-leitenden Bereich der Einheit unter dem Abstandshalter befindet und durch den inneren Abstandshalter von dem Gate-Dielektrikum mit einem hohen k beabstandet ist.
  17. Verfahren nach Anspruch 10, wobei das Tempern bei einer Temperatur von 1.000°C bis 1.040°C durchgeführt wird.
  18. Halbleiterstruktur, die aufweist: ein Halbleitersubstrat mit einem Source-Bereich 40 und einem Drain-Bereich 42, die durch einen Kanal getrennt sind, der sich innerhalb wenigstens eines Bereichs einer Einheit befindet; ein Gate-Dielektrikum 46 mit einem hohen k und ein Metall-Gate 48, die sich oben auf dem Kanal befinden, wobei das Gate-Dielektrikum mit einem hohen k zusammenhängend auf Oberflächen der Seitenwände und einer Unterseite des Metall-Gates vorhanden ist; einen erhöhten Source-Bereich, der sich oben auf dem Source-Bereich 40 befindet, und einen erhöhten Drain-Bereich, der sich oben auf dem Drain-Bereich 42 befindet; einen Abstandshalter 34, der sich oben auf einem Anteil des erhöhten Source-Bereichs und oben auf einem Anteil des erhöhten Drain-Bereichs befindet, wobei der Anteil des erhöhten Source-Bereichs und der Anteil des erhöhten Drain-Bereichs unter dem Abstandshalter lateral an einen unteren vertikalen Anteil des Gate-Dielektrikums mit einem hohen k angrenzen; und ein planarisierendes dielektrisches Material 36, das sich oben auf dem erhöhten Source-Bereich und dem erhöhten Drain-Bereich befindet, wobei das planarisierende dielektrische Material eine Oberseite aufweist, die koplanar mit einer Oberseite des Metall-Gates ist.
  19. Halbleiterstruktur nach Anspruch 18, wobei der wenigstens eine Bereich der Einheit ein p-leitender Bereich der Einheit ist und die dotierte Halbleiterschicht eine p-leitend dotierte Halbleiterschicht ist.
  20. Halbleiterstruktur nach Anspruch 19, wobei die p-leitend dotierte Halbleiterschicht ein Halbleitermaterial aufweist, das eine andere Gitterkonstante als das darunter liegende Halbleitersubstrat aufweist, jedoch eine gleiche Kristallorientierung wie jene des darunter liegenden Halbleitersubstrats aufweist.
  21. Halbleiterstruktur nach Anspruch 18, wobei der wenigstens eine Bereich der Einheit ein n-leitender Bereich der Einheit ist und die dotierte Halbleiterschicht eine n-leitend dotierte Halbleiterschicht ist, die eine von dem darunter liegenden Halbleitersubstrat verschiedene Gitterkonstante aufweist.
  22. Halbleiterstruktur nach Anspruch 18, wobei auf einer äußeren Oberfläche des Gate-Dielektrikums mit einem hohen k ein innerer Abstandshalter vorhanden ist.
  23. Halbleiterstruktur nach Anspruch 18, wobei der wenigstens eine Bereich der Einheit einen p-leitenden Bereich der Einheit und einen n-leitenden Bereich der Einheit aufweist, die durch einen Isolationsbereich voneinander beabstandet sind, wobei die dotierte Halbleiterschicht in dem p-leitenden Bereich der Einheit eine p-leitend dotierte Halbleiterschicht ist, und wobei die dotierte Halbleiterschicht in dem n-leitenden Bereich der Einheit eine n-leitend dotierte Halbleiterschicht ist.
  24. Halbleiterstruktur nach Anspruch 23, wobei die p-leitend dotierte Halbleiterschicht ein Halbleitermaterial aufweist, das eine andere Gitterkonstante als das darunter liegende Halbleitersubstrat in dem p-leitenden Bereich der Einheit aufweist, jedoch eine gleiche Kristallorientierung wie jene des darunter liegenden Halbleitersubstrats in dem p-leitenden Bereich der Einheit aufweist, und wobei die n-leitend dotierte Halbleiterschicht ein weiteres Halbleitermaterial aufweist, das eine von dem darunter liegenden Halbleitersubstrat in dem n-leitenden Bereich der Einheit verschiedene Gitterkonstante aufweist.
  25. Halbleiterstruktur nach Anspruch 24, wobei ein innerer Abstandshalter auf einer äußeren Oberfläche des Gate-Dielektrikums mit einem hohen k in dem p-leitenden Bereich der Einheit und dem n-leitenden Bereich der Einheit vorhanden ist.
DE112012002700.0T 2011-06-28 2012-05-15 Verfahren für niederohmige Source- und Drain-Bereiche in einem Prozessablauf mit Ersatz-Metall-Gate Active DE112012002700B4 (de)

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