DE102015106573B4 - Struktur und verfahren für finfet-bauelemente - Google Patents
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- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
- H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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- H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
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- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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Abstract
Vorrichtung, umfassend:eine erste Finnenstruktur (2220), die über einer n-FinFET-Zone (200A) eines Substrates (2210) angeordnet ist, wobei die erste Finnenstruktur umfasst:eine Siliziumschicht (212);eine SiGeO-Schicht (324), die über der Siliziumschicht (212) angeordnet ist, wobei die SiGeO-Schicht (324) einen Mittelabschnitt der ersten Finnenstruktur (2220) bildet und eine erste Dicke (ti) aufweist; undein Germanium-Merkmal (430), das über der SiGeO-Schicht (324) angeordnet ist; undeine zweite Finnenstruktur (2234) über dem Substrat (210) in einer p-FinFET-Zone (200B), wobei die zweite Finnenstruktur umfasst:die Siliziumschicht (212);die SiGeO-Schicht (324), die über der Siliziumschicht angeordnet ist, wobei die SiGeO-Schicht (324) einen unteren Mittelabschnitt der zweiten Finnenstruktur (2234) bildet und eine zweite Dicke (t2) aufweist, die geringer als die erste Dicke (ti) ist;eine epitaktische SiGe-Schicht (214), die über der SiGeO-Schicht angeordnet ist und einen oberen Mittelabschnitt der zweiten Finnenstruktur (2234) bildet; und das Germanium-Merkmal (430), das über der epitaktischen SiGe-Schicht (214) angeordnet ist.
Description
- ALLGEMEINER STAND DER TECHNIK
- Die Industrie für integrierte Schaltungen (IC) ist exponentiell gewachsen. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltungen aufweist als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (d. h., die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) allgemein zugenommen, während die geometrische Größe (d. h. die kleinste Komponente (oder Leitung), die sich mit einem Herstellungsprozess erreichen lässt) abgenommen hat. Dieser Abwärtsskalierungsprozess bietet allgemein Vorteile durch Steigerung der Produktionseffizienz und Senkung der zugehörigen Kosten.
- Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte realisiert werden können, werden ähnliche Entwicklungen bei der IC-Verarbeitung und -Herstellung benötigt. Beispielsweise wurde ein dreidimensionaler Transistor wie ein finnenartiger Feldeffekttransistor (FinFET) eingeführt, um einen Planartransistor zu ersetzen. Obwohl vorhandene FinFET-Bauelemente und Verfahren zur Fertigung von FinFET-Bauelementen für ihre Verwendungszwecke generell geeignet waren, waren sie nicht vollständig in jeder Hinsicht zufriedenstellend.
- Aus der
US 2013/0320455 A1 WO 2013/154574 A1 - Die
WO 2014/099013 A1 - Die
US 2012/0138886 A1 - ZUSAMMENFASSUNG DER ERFINDUNG
- Die vorliegende Erfindung betrifft eine Vorrichtung gemäß dem Anspruch 1, ein finnenartiges Feldeffekttransistor- (FinFET)-Bauelement gemäß dem Anspruch 11 und ein Verfahren gemäß dem Anspruch 18. Bevorzugte Ausführungsformen der Erfindung werden in den abhängigen Ansprüchen angegeben.
- Figurenliste
- Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie in Verbindung mit den begleitenden Figuren gelesen werden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale in den Zeichnungen nicht maßstäblich gezeichnet sind. Tatsächlich können die Dimensionen der veranschaulichten Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder reduziert sein.
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1 ist ein Flussdiagramm eines beispielhaften Verfahrens zum Herstellen eines FinFET-Bauelements gemäß einigen Ausführungsformen. -
2 ist eine diagrammatische perspektivische Ansicht eines beispielhaften FinFET-Bauelements, das gemäß einigen Ausführungsformen Prozessen unterzogen wird. - Die
3A-3B ,4A-4B ,5A-5B und6A-6B sind diagrammatische perspektivische Ansichten eines beispielhaften FinFET-Bauelements in Herstellungsstufen gemäß dem Verfahren von1 . -
7A ist eine Schnittdarstellung eines beispielhaften FinFET-Bauelements entlang der Linie A-A in6A in Herstellungsstufen gemäß dem Verfahren von1 . -
7B ist eine Schnittdarstellung eines beispielhaften FinFET-Bauelements entlang der Linie B-B in6B in Herstellungsstufen gemäß dem Verfahren von1 . - Die
7C-7D ,8A-8B ,9A-9B ,10A-10B und11A-11B sind diagrammatische perspektivische Ansichten eines FinFET-Bauelements, das gemäß einigen Ausführungsformen Prozessen unterzogen wird. -
11C ist eine Schnittdarstellung eines beispielhaften FinFET-Bauelements entlang der Linie A-A in11A in Herstellungsstufen gemäß dem Verfahren von1 . -
11D ist eine Schnittdarstellung eines beispielhaften FinFET-Bauelements entlang der Linie AA-AA in11A in Herstellungsstufen gemäß dem Verfahren von1 . -
11E ist eine Schnittdarstellung eines beispielhaften FinFET-Bauelements entlang der Linie B-B in11B in Herstellungsstufen gemäß dem Verfahren von1 . -
11F ist eine Schnittdarstellung eines beispielhaften FinFET-Bauelements entlang der Linie BB-BB in11B in Herstellungsstufen gemäß dem Verfahren von1 . -
12 ist ein weiteres Flussdiagramm eines beispielhaften Verfahrens für das Herstellen eines FinFET-Bauelements gemäß einigen Ausführungsformen. - Die
13A-13B ,14A-14B ,15A-15B ,16A-16B ,17A-17B und18A-18B sind diagrammatische perspektivische Ansichten eines FinFET-Bauelements, das gemäß einigen Ausführungsformen Prozessen unterzogen wird. -
18C ist eine Schnittdarstellung eines beispielhaften FinFET-Bauelements entlang der Linie B-B in18B in Herstellungsstufen gemäß dem Verfahren von12 . -
18D ist eine Schnittdarstellung eines beispielhaften FinFET-Bauelements entlang der Linie BB-BB in18B in Herstellungsstufen gemäß dem Verfahren von12 . - AUSFÜHRLICHE BESCHREIBUNG
- Die vorliegende Offenbarung ist auf ein finnenartiges Feldeffekttransistor (FinFET)-Bauelement oder eine FinFET-Vorrichtung gerichtet, ist aber nicht anderweitig begrenzt. Das FinFET-Bauelement kann beispielsweise ein komplementäres Metalloxid-Halbleiter (CMOS)-Bauelement sein, das ein P-Metalloxidhalbleiter (PMOS)-FinFET-Bauelement und ein N-Metalloxidhalbleiter (NMOS)-FinFET-Bauelement umfasst. Die folgende Offenbarung fährt mit einem Beispiel eines FinFET fort, um verschiedene Ausführungsformen der vorliegenden Erfindung zu veranschaulichen. Es versteht sich jedoch, dass die Anwendung nicht auf eine spezielle Bauelementeart begrenzt werden sollte, ausgenommen wie speziell beansprucht.
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1 ist ein Ablaufdiagramm eines Verfahrens1000 , um ein FinFET-Bauelement200 gemäß einigen Ausführungsformen herzustellen. Es ist jedoch offensichtlich, dass zusätzliche Schritte vor, während und nach dem Verfahren implementiert und einige der beschriebenen Schritte für andere Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können. Das FinFET-Bauelement 200 und das Verfahren1000 zu seiner Herstellung werden gemeinsam unter Bezugnahme auf verschiedene Figuren beschrieben. - Unter Bezugnahme auf die
1 und2 beginnt das Verfahren1000 bei Stufe1002 mit dem Bereitstellen eines Substrates210 . Das Substrat210 kann ein Bulk-Siliziumsubstrat umfassen. Alternativ kann das Substrat210 einen Elementhalbleiter wie Silizium oder Germanium in einer kristallinen Struktur; einen Verbindungshalbleiter wie Siliziumgermanium, Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; oder Kombinationen davon umfassen. - Bei einer weiteren Ausführungsform weist das Substrat
210 eine Silizium-auf-Isolator (SOI)-Struktur mit einer Isolatorschicht in dem Substrat auf. Eine beispielhafte Isolatorschicht kann eine vergrabene Oxidschicht (BOX) sein. Das SOI-Substrat kann unter Verwendung von Trennung durch Implantation von Sauerstoff (SIMOX), Waferbonden und/oder anderen geeigneten Verfahren hergestellt sein. - Bei der vorliegenden Ausführungsform umfasst das Substrat
210 eine erste Halbleitermaterialschicht212 , eine zweite Halbleitermaterialschicht214 , die über der ersten Halbleitermaterialschicht212 angeordnet ist, und eine dritte Halbleitermaterialschicht216 , die über der zweiten Halbleitermaterialschicht214 angeordnet ist. Die zweiten und dritten Halbleitermaterialschichten214 und216 unterscheiden sich voneinander. Die zweite Halbleitermaterialschicht214 weist eine erste Gitterkonstante auf und die dritte Halbleitermaterialschicht216 weist eine zweite Gitterkonstante auf, die sich von der ersten Gitterkonstante unterscheidet. Bei der vorliegenden Ausführungsform umfasst die zweite Halbleitermaterialschicht214 Siliziumgermanium (SiGe) und die ersten und die dritten Halbleitermaterialschichten212 und216 umfassen Silizium (Si). In verschiedenen Beispielen können die ersten, die zweiten und die dritten Halbleitermaterialschichten212 ,214 und216 Germanium (Ge), Silizium (Si), Galliumarsenid (GaAs), Aluminiumgalliumarsenid (AlGaAs), Siliziumgermanium (SiGe), Galliumarsenidphosphid (GaAsP) oder andere geeignete Materialien umfassen. Bei der vorliegenden Ausführungsform werden die zweiten und dritten Halbleitermaterialschichten214 und216 durch Epitaxialwachstum abgeschieden, was als Überdeckungskanal-epi bezeichnet wird. In verschiedenen Beispielen umfassen die epitaktischen Prozesse CVD-Abscheidungstechniken (z. B. Gasphasenepitaxie (VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie und/oder andere geeignete Prozesse. - Unter weiterer Bezugnahme auf die
1 und2 fährt das Verfahren1000 mit Stufe1004 fort, indem die ersten Finnenstrukturen220 und Gräben230 im Substrat210 gebildet werden. Bei einer Ausführungsform wird eine strukturierte Finnenhartmasken (FHM)-Schicht222 über dem Substrat210 gebildet. Die strukturierte FHM-Schicht222 umfasst Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder jedes andere geeignete Dielektrikum. Die strukturierte Hartmaskenschicht222 kann eine einzelne Materialschicht oder mehrere Materialschichten umfassen. Die strukturierte FHM-Schicht222 kann durch Abscheiden einer Materialschicht anhand Thermooxidation, chemischer Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD) oder jedes anderen geeigneten Verfahrens, Bilden einer strukturierten Fotolack (Resist)-Schicht anhand eines Lithografieprozesses und Ätzen der Materialschicht durch die Öffnungen der strukturierten Fotolackschicht, um die strukturierte FHM-Schicht222 zu bilden, gebildet werden. - Das Substrat
210 wird dann durch die strukturierte FHM-Schicht222 geätzt, um die ersten Finnenstrukturen220 und die Gräben230 im Substrat210 zu bilden. Bei einer weiteren Ausführungsform wird bei der strukturierten Fotolackschicht direkt die strukturierte FHM-Schicht222 als eine Ätzmaske des Ätzprozesses verwendet, um die ersten Finnenstrukturen220 und die Gräben230 im Substrat210 zu bilden. Der Ätzprozess kann ein Nassätzen oder ein Trockenätzen umfassen. Bei einer Ausführungsform umfasst die Nassätzlösung ein Tetramethylammoniumhydroxid (TMAH), eine HF/HNO3/CH3oOOH-Lösung oder eine andere geeignete Lösung. - Bei der vorliegenden Ausführungsform wird die Ätztiefe gesteuert, sodass die dritten und die zweiten Halbleitermaterialschichten
216 und214 freigelegt werden, während ein Abschnitt der ersten Halbleitermaterialschicht212 im Graben230 freigelegt wird. Daher wird die erste Finnenstruktur220 gebildet, sodass sie die dritte Halbleitermaterialschicht216 als oberen Abschnitt, die zweite Halbleitermaterialschicht214 als Mittelabschnitt und die erste Halbleitermaterialschicht212 als unteren Abschnitt aufweist. - Die vorhergehende Erörterung in Bezug auf die
1 und2 findet auf ein Verfahren zur Herstellung von entweder einem n-FinFET (NFET)-Bauelement und/oder einem p-FinFET (PFET)-Bauelement Anwendung. Der nachfolgend beschriebene Prozess, erörtert den Prozess der Herstellung von entweder einem NFET-Bauelement und/oder einem PFET-Bauelement. Bei einer Ausführungsform umfasst das FinFET-Bauelement 200 ein NFET-Bauelement, das mit der Bezugsnummer200A gekennzeichnet ist und als das NFET-Bauelement200A bezeichnet wird. Das FinFET-Bauelement 200 umfasst auch ein PFET-Bauelement, das mit der Bezugsnummer200B gekennzeichnet ist und als das PFET-Bauelement200B bezeichnet wird. - Unter Bezugnahme auf die
1 und3A-3B fährt das Verfahren1000 mit Stufe1006 fort, indem die zweite Halbleitermaterialschicht214 in dem NFET-Bauelement200A in eine Halbleiteroxidschicht324 umgewandelt wird. Bei einer Ausführungsform wird zuerst eine strukturierte Oxidationshartmaske (OHM)310 über dem Substrat210 gebildet, was das Umhüllen eines Abschnitts der ersten Finnenstrukturen220 umfasst. Die strukturierte OHM310 deckt den PFET-200B ab, während das NFET-Bauelement200A während der Stufe des Umwandelns der zweiten Halbleitermaterialschicht214 in dem NFET-Bauelement200A in die Halbleiteroxidschicht324 unabgedeckt gelassen wird. - Die strukturierte OHM-Schicht
310 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder jedes andere geeignete Dielektrikum umfassen. Die strukturierte OHM-Schicht310 kann durch Abscheiden einer Materialschicht anhand Thermooxidation, chemischer CVD, ALD oder jedem anderen geeigneten Verfahren, Bilden einer strukturierten Fotolack (Resist)-Schicht durch einen Lithografieprozess und Ätzen der Materialschicht durch die Öffnungen der strukturierten Fotolackschicht, um die strukturierte OHM-Schicht310 zu bilden, gebildet werden. - Bei der vorliegenden Ausführungsform wird ein Thermooxidationsverfahren ausgeführt, um die zweite Halbleitermaterialschicht
214 in dem NFET-Bauelement200A in die Halbleiteroxidschicht324 umzuwandeln. Bei einer Ausführungsform wird der Thermooxidationsprozess in einer Sauerstoffumgebung ausgeführt. Bei einer weiteren Ausführungsform wird das Thermooxidationsverfahren in einer Kombination aus Dampfumgebung und Sauerstoffumgebung ausgeführt. Bei einer Ausführungsform wird das Thermooxidationsverfahren gesteuert, sodass die zweite Halbleitermaterialschicht214 viel schneller als die ersten und dritten Halbleitermaterialschichten212 und216 oxidiert. Daher sind die äußeren Schichten der ersten und dritten oxidierten Halbleitermaterialschichten212 und216 ziemlich dünn. Nach dem Oxidationsvorgang wird ein Reinigungsverfahren ausgeführt, um die oxidierten äußeren Schichten der ersten und dritten Halbleiterschichten212 und216 zu entfernen. Das Reinigungsverfahren kann unter Verwendung von verdünnter Fluss (DHF)-Säure ausgeführt werden. - Nach dem Thermooxidationsverfahren weisen die ersten Finnenstrukturen
220 im NFET-Bauelement200A unterschiedliche Strukturen auf wie diejenigen im PFET-Bauelement200B . Der Eindeutigkeit halber und zur besseren Beschreibung wird die erste Finnenstruktur220 im NFET-Bauelement200A als eine zweite Finnenstruktur330 bezeichnet. Daher weist die zweite Finnenstruktur330 die dritte Halbleitermaterialschicht216 als oberen Abschnitt, die Halbleiteroxidschicht324 als Mittelabschnitt und die erste Halbleitermaterialschicht212 als unteren Abschnitt auf. Die Halbleiteroxidschicht324 übt eine entsprechende Beanspruchung auf die dritte Halbleitermaterialschicht216 in der zweiten Finnenstruktur330 aus, wo ein Gatekanal zu definieren ist, der einer Gatezone unterliegt, die später beschrieben wird. - Bei einer Ausführungsform umfasst die zweite Halbleitermaterialschicht
214 (SiGe) Siliziumgermanium, die Halbleiteroxidschicht324 umfasst Siliziumgermaniumoxid (SiGeO) und die ersten und die dritten Halbleitermaterialschichten212 und216 umfassen (Si) Silizium. - Bei einem alternativen Beispiel, das keiner Ausführungsform der in den beiliegenden Ansprüchen definierten Erfindung entspricht, wird das Bilden der OHM
310 während der Stufe1006 übersprungen und die ersten Finnenstrukturen220 im NFET-Bauelement200A und dem PFET-Bauelement200B sind bei der Thermooxidation freigelegt. Die zweite Halbleitermaterialschicht214 der ersten Finnenstrukturen220 in sowohl dem NFET-Bauelement200A als auch dem PFET-Bauelement200B werden in die Halbleiteroxidschicht324 umgewandelt. - Die folgende Beschreibung ist an die Ausführungsform gerichtet, die nur die Halbleiteroxidschicht
324 im NFET-Bauelement200A aufweist. Der Fachmann sollte auch erkennen, dass das Verfahren1000 in ähnlicher Weise beispielsweise auf die Halbleiteroxidschicht324 sowohl im NFET-Bauelement200A als auch PFET-Bauelement200B aufweist, Anwendung finden kann. - Unter Bezugnahme auf die
1 und4A-4B fährt das Verfahren1000 mit Stufe1008 mit dem Abscheiden einer Auskleidung405 über dem Substrat210 und dann Füllen des Grabens230 mit einer Dielektrikumschicht410 in dem NFET200A und dem PFET-200B fort. Zuerst wird die strukturierte OHM-Schicht310 durch einen Ätzprozess wie ein selektives Nassätzen entfernt. Bei der vorliegenden Ausführungsform wird die Auskleidung405 dann über dem Substrat210 abgeschieden, einschließlich des konformen Umhüllens der ersten und zweiten Finnenstrukturen220 und330 . Die Auskleidung405 kann Siliziumnitrid, Siliziumoxinitrid, Aluminiumoxid oder andere geeignete Materialien umfassen. Bei einer Ausführungsform wird die Auskleidung405 durch ALD abgeschieden, um eine geeignete Filmdeckung des Umhüllens der ersten und zweiten Finnenstrukturen220 und330 zu erreichen. Alternativ kann die Auskleidung405 durch CVD, physikalische Gasphasenabscheidung (PVD) oder andere geeignete Techniken abgeschieden werden. Bei der vorliegenden Ausführungsform ist die Auskleidung405 als eine Pufferschicht konzipiert, um zu verhindern, dass die zweite Halbleitermaterialschicht214 weiter im nachgeschalteten oder späteren Prozess oxidiert wird, und als eine Ausdiffundierungsbarriere der zweiten Halbleitermaterialschicht214 , die im Detail nachfolgend beschrieben wird. - Die Dielektrikumschicht
410 wird über der Auskleidung405 im Substrat210 abgeschieden, einschließlich des Ausfüllens des Grabens230 , in beiden von dem NFET200A und dem PFET200B . Die Dielektrikumschicht410 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Aufschleuderglas, Aufschleuderpolymer oder andere geeignete Materialien oder Kombinationen davon umfassen. Die Dielektrikumschicht410 kann durch CVD, physikalische Gasphasenabscheidung (PVD), ALD, Thermooxidation, Rotationsbeschichtung oder andere geeignete Techniken oder eine Kombination davon abgeschieden werden. Wie zuvor erwähnt, stellt das Abdecken der ersten und zweiten Finnenstrukturen220 und330 durch die Auskleidung405 einen Puffer gegen nachteilige Auswirkungen bereit, die während des Bildens der Dielektrikumschicht410 induziert werden, wie beim Warmhärteprozess für die Dielektrikumschicht410 . - Ein CMP-Prozess kann danach ausgeführt werden, um übermäßige Auskleidung
405 und die Dielektrikumschicht410 sowie die FHM222 zu entfernen und die obere Fläche des NFET-Bauelements200A und des PFET-Bauelements200B zu planarisieren. - Unter Bezugnahme auf die
1 und5A-5B fährt das Verfahren1000 mit Stufe1010 mit dem Aussparen der Auskleidung405 und der Dielektrikumschicht410 in dem NFET-Bauelement200A und dem PFET-Bauelement200B fort. Die Auskleidung405 und die Dielektrikumschicht410 werden durch geeignete Ätzprozesse wie ein selektives Nassätzen, ein selektives Trockenätzen oder eine Kombination davon ausgespart. Alternativ wird die Auskleidung405 und die Dielektrikumschicht410 durch eine strukturierte Fotolackschicht ausgespart, die über dem NFET-Bauelement200A und dem PFET-Bauelement200B gebildet wird. Bei der vorliegenden Ausführungsform werden die Aussparprozesse gesteuert, um die dritte Halbleiterschicht216 sowohl im NFET-Bauelement200A als auch im PFET-Bauelement200B vollständig freizulegen. - Unter Bezugnahme auf die
1 und6A-6B fährt das Verfahren1000 mit Stufe1012 und dem Umhüllen der freigelegten dritten Halbleitermaterialschicht216 in den ersten und zweiten Finnenstrukturen220 und330 durch eine vierte Halbleitermaterialschicht420 und eine Oxidverkappungsschicht425 über der vierten Halbleitermaterialschicht420 fort. Bei einer Ausführungsform umfasst die vierte Halbleitermaterialschicht420 eine Ge-Schicht, während die dritte Halbleitermaterialschicht eine Si-Schicht umfasst. Bei einer weiteren Ausführungsform umfasst die vierte Halbleitermaterialschicht420 eine SiGe-Schicht, während die dritte Halbleitermaterialschicht eine Si-Schicht umfasst. Die vierte Halbleitermaterialschicht420 und die Oxidverkappungsschicht425 können durch CVD, ALD, PVD oder andere geeignete Prozesse abgeschieden werden. - Unter Bezugnahme auf die
1 und7A-7B fährt das Verfahren1000 mit Stufe1014 mit dem Ausführen eines Hochtemperaturglühens fort, um Ge zu verdichten und Ge-Merkmale430 als der obere Abschnitt der ersten und zweiten Finnenstrukturen220 und330 zu bilden. Bei einer Ausführungsform ist der Temperaturbereich ungefähr 800 °C bis zu ungefähr 1100 °C. Bei der vorliegenden Ausführungsform ist die dritte Halbleitermaterialschicht216 eine Si-Schicht und die vierte Halbleitermaterialschicht420 ist eine Ge-Schicht oder SiGe-Schicht. Während des Hochtemperaturglühens verdichtet sich Ge von der Ge (oder SiGe-)-Schicht 420, um sich in einem Mittelteil435 des oberen Abschnitts zu konzentrieren, während sich eine Siliziumoxidschicht als äußere Schicht436 des oberen Abschnitts der ersten und zweiten Finnenstrukturen220 und330 bildet. Bei der vorliegenden Ausführungsform wird der Hochtemperaturglühprozess gesteuert, sodass der Mittelteil435 des oberen Abschnitts ein reines Ge-Merkmal430 ist. Nach dem Glühprozess wird die äußere Siliziumoxidschicht436 durch einen geeigneten Ätzprozess wie ein selektives Nassätzen entfernt. Daher ersetzt das Ge-Merkmal430 die dritte Halbleitermaterialschicht216 als die oberen Abschnitte der ersten und zweiten Finnenstrukturen220 und330 , die entsprechend als dritte und vierte Finnenstrukturen440 und445 bezeichnet werden, wie gezeigt in den7C und7D . Das Ge-Merkmal430 , das durch Verdichten von Ge in einem Hochtemperaturglühen gebildet wird, stellt den Vorteil von geringen epitaktischen Defekten bereit. - Bei einigen Ausführungsformen umfasst das FinFET-Bauelement 200 Source-/Drain (S/D)-Zonen und Gatezonen. Zur Unterstützung der Ausführungsform ist eine der S/D-Zonen eine Source-Zone und eine andere der S/D-Zonen ist eine Drain-Zone. Die S/D-Zonen sind durch die Gatezone getrennt. Der Eindeutigkeit halber und zur besseren Beschreibung werden die S/D-Zonen und die Gatezone im NFET-Bauelement
200A als erste S/D-Zonen450A und erste Gatezonen460A bezeichnet; die S/D-Zonen und die Gatezonen im PFET-Bauelement200B werden als zweite S/D-Zonen450B und zweite Gatezonen460B bezeichnet. - Unter Bezugnahme auf die
1 und8A-8B fährt das Verfahren1000 mit Stufe1016 anhand des Bildens eines Gatestapels510 und von Seitenwand-Abstandselementen520 an Seitenwänden des Gatestapels510 in den ersten und zweiten Gatezonen460A und460B fort. Bei einer Ausführungsform ist unter Verwendung eines Gate-Last-Prozesses der Gatestapel510 ein Dummygate und er wird durch den endgültigen Gatestapel bei einer anschließenden Stufe ersetzt. Insbesondere sind nach Prozessen mit hoher Temperatur wie thermisches Glühen für die S/D-Aktivierung während des Bildens der Sources/Drains die Dummygatestapel510 später durch eine High-k-Dielektrikumschicht (HK) und eine Metallgateelektrode (MG) zu ersetzen. - Bei einer Ausführungsform wird eine Dummydielektrikumschicht
505 über dem Substrat210 abgeschieden einschließlich des Umhüllens der dritten und vierten Finnenstrukturen430 und440 . Die Dummydielektrikumschicht505 ist konzipiert, die dritten und vierten Finnenstrukturen440 und445 während eines anschließenden Prozesses des Bildens von Dummygatestapeln, der später beschrieben wird, zu schützen. Die Dummydielektrikumschicht505 kann mittels ALD, CVD, PVD und andere geeignete Techniken abgeschieden werden. Bei einer Ausführungsform umfasst die Dummydielektrikumschicht505 Siliziumoxid. - Der Dummygatestapel
510 wird über dem Substrat210 gebildet und ist teilweise über der vierten Finnenstruktur445 in der ersten Gatezone460A und der dritten Finnenstruktur440 in der zweiten Gatezone460B angeordnet. Bei einer Ausführungsform umfasst der Dummygatestapel510 eine Dielektrikumschicht512 , eine Elektrodenschicht BB514 und eine Gatehartmaske (GHM)516 . Der Dummygatestapel510 wird durch eine geeignete Verfahrensweise einschließlich Abscheiden und Strukturieren gebildet. Der Strukturierungsprozess umfasst weiter Lithografie und Ätzen. In verschiedenen Beispielen umfasst das Abscheiden CVD, physikalische Gasphasenabscheidung (PVD), ALD, Thermooxidation, andere geeignete Techniken oder eine Kombination davon. Der Lithografieprozess umfasst Fotolack (oder Resist)-Beschichtung (z. B. Rotationsbeschichtung), Vorhärten, Maskenausrichten, Belichten, Härten nach Belichten, den Fotolack entwickeln, Spülen, Trocknen (z. B. Nachhärten), andere geeignete Prozesse und/oder Kombinationen davon. Der Ätzprozess umfasst Trockenätzen, Nassätzen und/oder andere Ätzverfahren (z. B. reaktives Ionenätzen). - Die Dielektrikumschicht
512 umfasst Siliziumoxid. Alternativ oder zusätzlich kann die Dielektrikumschicht512 Siliziumnitrid, ein High-k-Dielektrikummaterial oder ein anderes geeignetes Material umfassen. Die Elektrodenschicht514 kann polykristallines Silizium (Polysilizium) umfassen. Die GHM516 umfasst ein geeignetes Dielektrikum wie Siliziumnitrid, Siliziumoxinitrid oder Siliziumkarbid. Die Seitenwand-Abstandselemente520 können ein Dielektrikum wie Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxinitrid oder Kombinationen davon umfassen. Die Seitenwand-Abstandselemente520 können Mehrfachschichten umfassen. Typische Verfahren zur Bildung der Seitenwand-Abstandselemente520 umfassen das Abscheiden eines Dielektrikums über dem Gatestapel510 und dann das anisotrope Zurückätzen des Dielektrikums. Der Rückätzprozess kann ein Mehrstufenätzen umfassen, um Ätzselektivität, Flexibilität und eine gewünschte Überätzsteuerung zu gewinnen. - Unter Bezugnahme auf die
1 und9A-9B fährt das Verfahren1000 mit Stufe1018 mit dem Bilden erster S/D-Merkmale610A in den ersten S/D-Zonen450A und zweiter S/D-Merkmale610B in den zweiten S/D-Zonen450B fort. Bei einer Ausführungsform werden ein Abschnitt des oberen Abschnitts der vierten Finnenstrukturen445 in der ersten S/D-Zone450A und ein Abschnitt des oberen Abschnitts der dritten Finnenstrukturen440 in der zweiten S/D-Zone450B ausgespart. Der Aussparungsprozess wird gesteuert, sodass ein Abschnitt des Ge-Merkmals430 in den dritten und vierten Finnenstrukturen440 und445 verbleibt. Die ersten S/D-Merkmale610A und die zweiten S/D-Merkmale610B werden dann entsprechend auf den ausgesparten dritten und vierten Finnenstrukturen440 und450 in den ersten und zweiten S/D-Zonen450A und450B epitaktisch gewachsen. Die ersten und die zweiten S/D-Merkmale610A und610B umfassen Ge, Si, GaAs, AlGaAs, SiGe, GaAsP oder ein anderes geeignetes Material. Die ersten und die zweiten S/D-Merkmale,610A und610B können durch einen oder mehrere Epitaxie- oder epitaktische (epi) Prozesse gebildet werden. Die ersten und die zweiten S/D-Merkmale610A und610B können auch dotiert werden, wie beispielsweise während des epi-Prozesses in-situ dotiert werden. Alternativ werden die ersten und die zweiten S/D-Merkmale610A und610B nicht in-situ dotiert und es werden Implantationsprozesse (d. h., ein Verbindungsimplantationsprozess) ausgeführt, um die ersten und die zweiten S/D-Merkmale610A und610B zu dotieren. - Bei einer Ausführungsform werden die ersten S/D-Merkmale
610A durch die epitaktisch gewachsene SiGe-Schicht gebildet, die mit Phosphor dotiert wird, um SiGeP-S/D-Merkmale zu bilden. Während die zweiten S/D-Merkmale610B durch die epitaktisch gewachsene GeSn-Schicht gebildet werden, die mit Bor dotiert wird, um GeSnB-S/D-Merkmale zu bilden. - Unter Bezugnahme auf die
1 und10A-10B fährt das Verfahren1000 mit Stufe1020 mit dem Bilden einer Zwischenschicht-Dielektrikum (ILD)-Schicht720 auf dem Substrat210 zwischen den Spalten der Dummygatestapel510 fort. Die ILD-Schicht720 umfasst Siliziumoxid, Siliziumoxinitrid, Low-k-Dielektrikum oder andere geeignete Dielektrika. Die ILD-Schicht720 kann eine einzelne Schicht oder alternativ mehrfache Schichten umfassen. Die ILD-Schicht720 wird durch eine geeignete Technik wie CVD, ALD und Aufschleudern (SOG) gebildet. Ein Prozess des chemisch-mechanischen Polierens (CMP) kann danach ausgeführt werden, um eine übermäßige ILD-Schicht720 zu entfernen und die obere Fläche des SRAM-FinFET-Bauelements 200 zu planarisieren. - Bezug nehmend auf die
1 und10A-10B fährt das Verfahren100 mit Stufe1022 mit dem Entfernen der Dummygatestapel510 in der ersten Gatezone460A fort, um einen oder mehrere erste Gategräben810A zu bilden, und in der zweiten Gatezone460B , um einen oder mehrere zweite Gategräben810B zu bilden. Der obere Abschnitt der zweiten Finnenstruktur320 wird im ersten Gategraben810A freigelegt und der obere Abschnitt der dritten Finnenstruktur440 wird im zweiten Gategraben810B freigelegt. Die Dummygatestapel510 werden durch einen Ätzprozess (wie selektives Nassätzen oder selektives Trockenätzen) entfernt, der konzipiert ist, eine geeignete Ätzselektivität in Bezug auf die dritte Halbleitermaterialschicht216 im ersten Gategraben810A und die vierte Halbleitermaterialschicht445 im zweiten Gategraben810B aufzuweisen. Der Ätzprozess kann einen oder mehrere Ätzstufen mit entsprechenden Ätzmitteln umfassen. Die Gatehartmaskenschicht516 und die Abstandselemente520 werden auch entfernt. Alternativ kann der Dummygatestapel510 durch eine Reihe von Prozessen entfernt werden, die einen Fotolithografiestrukturier- und Ätzprozess umfassen. - Unter Bezugnahme auf die
1 und11A-11B fährt das Verfahren1000 mit Stufe1024 mit dem Bilden von ersten und zweiten High-k-/Metallgate (HK/MG)-Stapeln 910A und 910B über dem Substrat210 fort, einschließlich des entsprechenden Umhüllens eines Abschnitts der vierten Finnenstrukturen445 im ersten Gategraben810A und eines Abschnitts der dritten Finnenstruktur440 im zweiten Gategraben810B . Der erste und der zweite HK/MG-Stapel, 910A und 910B umfassen eine Gatedielektrikumschicht und eine Gateelektrode auf dem Gatedielektrikum. Bei einer Ausführungsform umfasst die Gatedielektrikumschicht eine Dielektrikumschicht, die eine hohe Dielektrizitätskonstante aufweist (HK-Dielektrikumschicht größer als die des thermischen Siliziumoxids in der vorliegenden Ausführungsform), und die Gateelektrode umfasst Metall, eine Metalllegierung oder Metallsilizid. Die Bildung der ersten und zweiten HK/MG-Stapel910A und910B umfasst Abscheidungen, um verschiedene Gatematerialien zu bilden, und einen CMP-Prozess, um die übermäßigen Gatematerialien zu entfernen und die obere Fläche des NFET-Bauelements200A und des PFET-Bauelements200B zu planarisieren. - Bei einer Ausführungsform umfasst die Gatedielektrikumschicht eine Zwischenschicht (IL), die durch ein geeignetes Verfahren wie Atomlagenabscheidung (ALD), CVD, Thermooxidation oder Ozonoxidation abgeschieden wird. Die IL umfasst Oxid, HfSiO und Oxynitrid. Eine HK-Dielektrikumschicht wird auf der IL durch eine geeignete Technik wie ALD, CVD, metallorganische CVD (MOCVD), physikalische Gasphasenabscheidung (PVD), eine andere geeignete Technik oder eine Kombination davon abgeschieden. Die HK-Dielektrikumschicht kann LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSi-O, AlSiO, HfTaO, HfTiO, (Ba, Sr) TiO3 (BST), Al2O3, Si3N4, Oxynitride (SiON) oder andere geeignete Materialien umfassen. Die Gatedielektrikumschichten umhüllen den oberen Abschnitt der zweiten Finnenstrukturen
320 in der ersten Gatezone460A und den oberen Abschnitt der dritten Finnenstrukturen440 in der zweiten Gatezone460B . - Eine Metallgate (MG)-Elektrode kann eine einzelne Schicht oder alternativ eine mehrschichtige Struktur wie verschiedene Kombinationen einer Metallschicht mit einer Arbeitsfunktion umfassen, um das Betriebsverhalten des Bauelements zu verbessern (Arbeitsfunktionsmetallschicht), Auskleidungsschicht, Benetzungsschicht, Haftschicht und eine leitende Schicht aus Metall, Metalllegierung oder Metallsilizid). Die MG-Elektrode kann Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, jegliche geeigneten Materialien oder eine Kombination davon umfassen. Die MG-Elektrode kann durch ALD, PVD, CVD oder einen anderen geeigneten Prozess gebildet werden. Die MG-Elektrode kann für den NFET
200A und PFET-200B mit unterschiedlichen Metallschichten separat gebildet werden. Ein CMP-Prozess kann ausgeführt werden, um eine übermäßige MG-Elektrode zu entfernen. - Unter Bezugnahme auf die
11C und11D umfasst im NFET-Bauelement200A die erste Gatezone460A die erste HM/MG910A , welche den oberen Abschnitt der vierten Finnenstruktur445 umhüllt. Die vierte Finnenstruktur445 umfasst das Ge-Merkmal430 als oberen Abschnitt, die Halbleiteroxidschicht324 als Mittelabschnitt und die erste Halbleitermaterialschicht212 als unteren Abschnitt. Während des Bildens der Halbleiteroxidschicht324 in der vierten Finnenstruktur445 wird daher eine geeignete Gitterdeformation an der ersten Gatezone460A induziert und diese vergrößert die Elektronenbeweglichkeit in einer Kanalzone in der ersten Gatezone460A . Die Auskleidung405 deckt die Seitenwände des unteren und Mittelabschnitts der vierten Finnenstrukturen445 ab. Die Halbleiteroxidschicht324 isoliert auch das Ge-Merkmal430 von der ersten Halbleitermaterialschicht212 , um deren nachteilige Auswirkungen zu vermeiden. Die erste S/D-Zone450A umfasst SiGeP-S/D-Merkmale610A über einem ausgesparten Ge-Merkmal430 , das eine epitaktische Bekeimungsschicht bereitstellt. - Unter Bezugnahme auf die
11E und11F umfasst im PFET-Bauelement200B die zweite Gatezone460B die zweite HM/MG910B , welche den oberen Abschnitt der dritten Finnenstruktur440 umhüllt. Die dritte Finnenstruktur440 umfasst das Ge-Merkmal430 als oberen Abschnitt, die SiGe-Schicht214 als Mittelabschnitt und die erste Halbleitermaterialschicht212 als unteren Abschnitt. Die Auskleidung405 deckt die Seitenwände des unteren und Mittelabschnitts der dritten Finnenstrukturen440 ab. Die zweite S/D-Zone450B umfasst GeSnB-S/D-Merkmale610B über einem ausgesparten Ge-Merkmal430 , das eine epitaktische Bekeimungsschicht bereitstellt. Alternativ umfasst die zweite S/D-Zone450B SiGeSn-S/D-Merkmale. - Die Offenbarung beschreibt auch mehrere unterschiedliche Ausführungsformen eines FinFET-Bauelements 200, wie gezeigt in den
12 ,13A-13B ,1 ,4A-1 ,4B ,15A-15B ,16A-16B ,17A-17B und18A-18D , das gemäß einem Verfahren2000 hergestellt wird. Die vorliegende Offenbarung wiederholt Bezugsnummern und/oder -zeichen in den verschiedenen Ausführungsformen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen. - Unter Bezugnahme auf die
12 und13A-13B beginnt das Verfahren2000 bei Stufe2002 mittels des Bildens der fünften Finnenstruktur2220 und der Gräben2230 in einem Substrat2210 im NFET200A und dem PFET-200B . Das Substrat2210 die zweite Halbleitermaterialschicht214 über der ersten Halbleitermaterialschicht212 und die strukturierte FHM222 . Die fünfte Finnenstruktur2220 und der Graben2230 werden durch Prozesse wie Lithografie- und Ätzprozesse gebildet. Ein Bilden der fünften Finnenstrukturen2220 und der Gräben2230 ist in vielerlei Hinsicht derjenigen, die vorstehend für die erste Finnenstruktur220 in Verbindung mit2 erörtert wurde, ähnlich. Eine Tiefe des Ätzprozesses wird derart gesteuert, dass ein Rest der zweiten Halbleitermaterialschicht214 eine erste Dicke ti aufweist. - Unter Bezugnahme auf die
12 und14A fährt das Verfahren2000 mit Stufe2004 mit dem Erweitern der Tiefe des Grabens2230 im PFET-200B durch Entfernen eines Abschnitts der zweiten Halbleitermaterialschicht214 fort. Wie gezeigt verbleibt ein Abschnitt der zweiten Halbleitermaterialschicht214 im PFET-Bauelement200B und weist eine zweite Dicke t2 auf, nachdem die Gräben2230 im PFET-Bauelement200B erweitert (oder weiter ausgespart) wurden. Der Eindeutigkeit halber und zur besseren Beschreibung werden die fünften Finnenstrukturen2220 im PFET als sechste Finnenstrukturen2234 bezeichnet. - Zusätzlich umfasst die Stufe
2004 das Bilden einer zweiten FHM2235 über dem NFET-Bauelement200A vor dem Erweitern der Gräben2230 im PFET-Bauelement200B . Wie gezeigt in14A , umhüllt die zweite FHM2235 die fünften Finnenstrukturen2220 des NFET-Bauelements200A . Die zweite FHM2235 ist in vielerlei Hinsicht der vorstehend in Verbindung mit2 erörterten FHM222 ähnlich. - Unter Bezugnahme auf die
12 und15A-15B fährt Verfahren2000 mit Stufe2006 mit dem Bilden einer dritten FHM2240 über dem Substrat2210 und dem weiteren Aussparen der Gräben2230 fort. Die dritte FHM2240 wird in beiden von dem NFET-Bauelement200A und dem PFET-Bauelement200B gebildet, einschließlich des Umhüllens der fünften und sechsten Finnenstrukturen,2220 und2234 . Die dritte FHM2240 ist in vielerlei Hinsicht der vorstehend in Verbindung mit2 erörterten FHM222 ähnlich. Die Gräben2230 in dem NFET-Bauelement200A und dem PFET-Bauelement200B werden weiter ausgespart, sodass sie sich zur ersten Halbleitermaterialschicht212 erstrecken. Daher wird ein Abschnitt der zweiten Halbleitermaterialschicht214 in dem erweiterten Graben2230 in dem NFET-Bauelement200A und dem PFET-Bauelement200B freigelegt. - Unter Bezugnahme auf die
12 und16A-16B fährt das Verfahren2000 mit Stufe2008 mit dem Umwandeln der freigelegten zweiten Halbleitermaterialschicht214 sowohl in dem NFET-Bauelement200A als auch in dem PFET-Bauelement200B in eine Halbleiteroxidschicht324 fort. Stufe2008 ist in vielerlei Hinsicht der Stufe1006 des Verfahrens1000 ähnlich, das vorstehend in Verbindung mit den3A-3B erörtert wurde. Nach dem Bilden der Halbleiteroxidschicht324 wird die dritte FHM2240 durch einen geeigneten Ätzprozess entfernt. - Unter Bezugnahme auf
12 fährt das Verfahren2000 mit Stufe2010 und dem Abscheiden einer Auskleidung405 und dann dem Ausfüllen des Grabens230 mit einer Dielektrikumschicht410 über dem Substrat210 in dem NFET200A und dem PFET200B fort. Die Stufe2010 ist in vielerlei Hinsicht der Stufe1008 des Verfahrens1000 ähnlich, das vorstehend in Verbindung mit den4A-4B erörtert wurde. - Unter Bezugnahme auf die
12 und17A-17B fährt das Verfahren2000 mit Stufe2012 mit dem Aussparen der Auskleidung405 und der Dielektrikumschicht410 in dem NFET-Bauelement200A und dem PFET-Bauelement200B fort. Die Stufe2012 ist in vielerlei Hinsicht der Stufe1010 des Verfahrens1000 ähnlich. Im PFET-Bauelement200B ist die zweite Halbleitermaterialschicht214 teilweise freigelegt, die einen oberen Abschnitt der sechsten Finnenstruktur2234 bildet, während die nicht freigelegte zweite Halbleitermaterialschicht214 ein oberer Teil eines Mittelabschnitts bildet und die Halbleiteroxidschicht324 einen unteren Teil des Mittelabschnitts bildet und die erste Halbleitermaterialschicht212 einen unteren Abschnitt bildet. Im NFET-Bauelement200A wird die zweite Halbleitermaterialschicht214 vollständig freigelegt, was einen oberen Abschnitt einer Sieben-Finnenstruktur2440 bildet, während die Halbleiteroxidschicht324 einen Mittelabschnitt und die erste Halbleitermaterialschicht212 einen unteren Abschnitt bildet. - Die S/D-Zonen werden durch die Gatezone getrennt. Der Eindeutigkeit halber und zur besseren Beschreibung werden die S/D-Zonen und die Gatezone im NFET-Bauelement
200A als die ersten S/D-Zonen450A und die ersten Gatezonen460A bezeichnet; die S/D-Zonen und die Gatezonen im PFET-Bauelement200B werden als die zweiten S/D-Zonen450B und die zweiten Gatezonen460B bezeichnet. - Unter Bezugnahme auf
12 fährt das Verfahren2000 mit Stufe2014 und dem Umhüllen der freigelegten zweiten Halbleitermaterialschicht214 in den sechsten und siebten Finnenstrukturen,2234 und2440 durch die vierte Halbleitermaterialschicht420 und eine Oxidverkappungsschicht425 über der vierten Halbleitermaterialschicht420 fort. Die Stufe2014 ist in vielerlei Hinsicht der Stufe1012 des Verfahrens1000 ähnlich, das vorstehend in Verbindung mit den6A-6B erörtert wurde. - Unter Bezugnahme auf
12 fährt das Verfahren2000 mit Stufe2016 mit dem Ausführen eines Hochtemperaturglühens fort, um Ge-Merkmale430 als ein Mittelteil435 und eine Oxidschicht436 als äußere Schichten des oberen Abschnitts der sechsten und siebten Finnenstrukturen2234 und2440 zu bilden. Die äußeren Oxidschichten436 werden später durch einen geeigneten Ätzprozess entfernt. Die Stufe2016 ist in vielerlei Hinsicht der Stufe1014 des Verfahrens1000 ähnlich, das vorstehend in Verbindung mit den7A-7D erörtert wurde. - Unter Bezugnahme auf
12 fährt das Verfahren2000 mit Stufe2018 anhand des Bildens eines Gatestapels510 und von Seitenwand-Abstandselementen520 an Seitenwänden des Gatestapels510 in den ersten und zweiten Gatezonen460A und460B fort. Die Stufe2018 ist in vielerlei Hinsicht der Stufe1016 des Verfahrens1000 ähnlich, das vorstehend in Verbindung mit den8A-8B erörtert wurde. - Unter Bezugnahme auf
12 fährt das Verfahren2000 mit Stufe2020 und dem Bilden der ersten S/D-Merkmale610A in den ersten S/D-Zonen450A und den zweiten S/D-Merkmalen610B in den zweiten S/D-Zonen450B fort. Die Stufe2020 ist in vielerlei Hinsicht der Stufe1018 des Verfahrens1000 ähnlich, das vorstehend in Verbindung mit den9A-9B erörtert wurde. - Unter Bezugnahme auf
12 fährt das Verfahren2000 mit Stufe2022 mit dem Bilden einer Zwischenschicht-Dielektrikum (ILD)-Schicht720 auf dem Substrat210 zwischen den Spalten der Dummygatestapel510 fort. Die Stufe2022 ist in vielerlei Hinsicht der Stufe1020 des Verfahrens1000 ähnlich, das vorstehend in Verbindung mit den10A-10B erörtert wurde. - Unter Bezugnahme auf
12 fährt das Verfahren2000 mit Stufe2024 mit dem Entfernen der Dummygatestapel510 in der ersten Gatezone460A fort, um einen oder mehrere erste Gategräben810A zu bilden, und in der zweiten Gatezone460B , um einen oder mehrere zweite Gategräben810B zu bilden. Die Stufe2024 ist in vielerlei Hinsicht der Stufe1022 des Verfahrens1000 ähnlich, das vorstehend in Verbindung mit den10A-10B erörtert wurde. - Bezug nehmend auf die
12 und18A-18B fährt das Verfahren2000 mit einer Stufe2026 fort, die in vielerlei Hinsicht der Stufe1024 des Verfahrens1000 ähnlich. - Unter Bezugnahme auf die
18C und18D umfasst im PFET-Bauelement200B die zweite Gatezone460B die zweite HM/MG910B , welche den oberen Abschnitt der dritten Finnenstruktur2234 umhüllt. Die sechste Finnenstruktur2234 umfasst das Ge-Merkmal430 als oberen Abschnitt, die SiGe-Schicht214 als oberen Teil des Mittelabschnitts, die Halbleiteroxidschicht324 als unteren Teil des Mittelabschnitts und die erste Halbleitermaterialschicht212 als unterer Abschnitt. Die Auskleidung405 deckt die Seitenwände des unteren und Mittelabschnitts der dritten Finnenstrukturen430 ab. Die SiGe-Schicht214 in der sechsten Finnenstruktur2234 (der obere Teil des Mittelabschnitts) stellt eine geeignete Gitterdeformation an der zweiten Gatezone460B bereit, um die Kanalbeweglichkeit in einer Kanalzone in der zweiten Gatezone460B zu verbessern. Die Halbleiteroxidschicht324 (der untere Teil des Mittelabschnitts) isoliert das Ge-Merkmal430 von der ersten Halbleitermaterialschicht212 , um dessen nachteilige Auswirkungen zu vermeiden. - Zusätzliche Arbeitsvorgänge können vor, während und nach dem Verfahren
100 implementiert werden und einige vorstehend beschriebene Arbeitsvorgänge können ersetzt oder für andere Ausführungsformen des Verfahrens eliminiert werden. Beispielsweise kann bei einem nicht anspruchsgemäßen Ausführungsbeispiel die Stufe2004 eliminiert werden, so dass die sechste Finnenstruktur2440 im PFET-Bauelement200B die Gleiche wie die siebte Finnenstruktur2445 im NFET-Bauelement200A wäre. - Basierend auf dem Vorstehenden bietet die vorliegende Offenbarung Finnenstrukturen für ein FinFET-Bauelement an. Die Finnenstrukturen setzen ein reines Ge-Merkmal als oberer Abschnitt ein, der durch Verdichten von Ge von der SiGe-Schicht während eines Hochtemperaturglühens gebildet wird, um Ge in einem Mittelteil des oberen Abschnitts zu konzentrieren. Anstatt des Bildens durch ein epitaktisches Wachsen stellt das Ge-Merkmal, das durch Verdichten von Ge gebildet ist, den Vorteil von niedrigen epi-Defekten bereit. Die Finnenstrukturen setzen auch eine SiGeO-Schicht ein, um das Ge-Merkmal von einer Si-Schicht, einem unteren Abschnitt der Finnenstruktur, zu trennen, um eine nachteilige Auswirkung des Substrates zu reduzieren. In einem PFET-Bauelement setzen die Finnenstrukturen eine SiGe-Schicht zwischen dem Ge-Merkmal und der SiGeO-Schicht ein, um eine angemessene kompressive Kanaldeformation bereitzustellen. Die Finnenstrukturen setzen auch eine dünne SiGe-Schicht als epitaktische Bekeimungsschicht für die S/D-Merkmal-Bildung ein. Die Finnenstruktur demonstriert Verbesserungen bei der Bauelementeleistung.
Claims (19)
- Vorrichtung, umfassend: eine erste Finnenstruktur (2220), die über einer n-FinFET-Zone (200A) eines Substrates (2210) angeordnet ist, wobei die erste Finnenstruktur umfasst: eine Siliziumschicht (212); eine SiGeO-Schicht (324), die über der Siliziumschicht (212) angeordnet ist, wobei die SiGeO-Schicht (324) einen Mittelabschnitt der ersten Finnenstruktur (2220) bildet und eine erste Dicke (ti) aufweist; und ein Germanium-Merkmal (430), das über der SiGeO-Schicht (324) angeordnet ist; und eine zweite Finnenstruktur (2234) über dem Substrat (210) in einer p-FinFET-Zone (200B), wobei die zweite Finnenstruktur umfasst: die Siliziumschicht (212); die SiGeO-Schicht (324), die über der Siliziumschicht angeordnet ist, wobei die SiGeO-Schicht (324) einen unteren Mittelabschnitt der zweiten Finnenstruktur (2234) bildet und eine zweite Dicke (t2) aufweist, die geringer als die erste Dicke (ti) ist; eine epitaktische SiGe-Schicht (214), die über der SiGeO-Schicht angeordnet ist und einen oberen Mittelabschnitt der zweiten Finnenstruktur (2234) bildet; und das Germanium-Merkmal (430), das über der epitaktischen SiGe-Schicht (214) angeordnet ist.
- Vorrichtung nach
Anspruch 1 , wobei die erste Dicke (ti) in einem Bereich von ungefähr 20 nm bis zu ungefähr 90 nm liegt. - Vorrichtung nach
Anspruch 1 oder2 , wobei die epitaktische SiGe-Schicht (214) des oberen Teils des Mittelabschnitts der zweiten Finnenstruktur (2234) eine Dicke in einem Bereich von ungefähr 10 nm bis zu ungefähr 30 nm aufweist. - Vorrichtung nach irgendeinem der vorhergehenden Ansprüche, wobei die zweite Dicke (t2) in einem Bereich von ungefähr 10 nm bis zu ungefähr 60 nm liegt.
- Vorrichtung nach irgendeinem der vorhergehenden Ansprüche, weiter umfassend: einen high-k/Metall-Gate-Stapel, HK/ MG-Stapel (910A), über dem Substrat (210) in der n-FinFET-Zone, einschließlich des Umhüllens eines vertieften oberen Abschnitts eines Abschnitts der ersten Finnenstruktur (2220); und erste Source-/Drain-Merkmale (610A), die durch den HK/MG-Stapel (910A) getrennt sind, über dem vertieften oberen Abschnitt der ersten Finnenstruktur.
- Vorrichtung nach
Anspruch 5 , wobei der vertiefte obere Abschnitt der ersten Finnenstruktur (2220) ein verbleibendes Germanium-Merkmal (430) mit einer Dicke in einem Bereich von ungefähr 3 nm bis 10 nm aufweist. - Vorrichtung nach
Anspruch 5 oder6 , wobei die ersten Source/Drain-Merkmale (610A) Siliziumgermaniumphosphor (SiGeP) umfassen. - Vorrichtung nach irgendeinem der vorhergehenden Ansprüche, weiter umfassend: den HK/MG-Stapel (910B) über dem Substrat in der p-FinFET-Zone, einschließlich des Umhüllens eines oberen Abschnitts eines Abschnitts der zweiten Finnenstruktur (2234); und zweite Source-/Drain-Merkmale (610B), die durch den HK/MG-Stapel (910B) getrennt sind, über dem vertieften oberen Abschnitt der zweiten Finnenstruktur (2234).
- Vorrichtung nach
Anspruch 8 , wobei der vertiefte obere Abschnitt der zweiten Finnenstruktur (2234) ein verbleibendes Germanium-Merkmal (430) mit einer Dicke in einem Bereich von ungefähr 3 nm bis 10 nm aufweist. - Vorrichtung nach
Anspruch 8 oder9 , wobei die zweiten Source/Drain-Merkmale (610B) Germaniumzinnbor (GeSnB) umfassen. - Finnenartiges Feldeffekttransistor (FinFET)-Bauelement, umfassend: eine erste Finnenstruktur (445) über einer n-FinFET-Zone (200A) eines Substrates (210), wobei die erste Finnenstruktur (445) umfasst: ein Germanium -Merkmal (430) als oberen Abschnitt; eine SiGeO-Schicht (324) als Mittelabschnitt; und eine Siliziumschicht (212) als unteren Abschnitt; und eine zweite Finnenstruktur (440) über einer p-FinFET-Zone (200B) des Substrates (210), wobei die zweite Finnenstruktur (440) umfasst: das Germanium-Merkmal (430) als oberen Abschnitt; eine epitaktische SiGe-Schicht (214) als Mittelabschnitt; und die Siliziumschicht (212) als unteren Abschnitt; einen high-k/Metall-Gate-Stapel, HK/MG-Stapel (910A), über dem Substrat (210) in der n-FinFET-Zone, einschließlich des Umhüllens des oberen Abschnitts eines Abschnitts der ersten Finnenstruktur (445); erste Source-/Drain-Merkmale (610A), die durch den HK/MG-Stapel (910A) getrennt sind, über einem vertieften oberen Abschnitt der ersten Finnenstruktur (445); den HK/MG-Stapel (910B) über dem Substrat (210) in der p-FinFET-Zone, einschließlich des Umhüllens des oberen Abschnitts eines Abschnitts der zweiten Finnenstruktur (440); und zweite Source-/Drain-Merkmale (610B), die durch den HK/MG-Stapel (910B) getrennt sind, über einem vertieften oberen Abschnitt der zweiten Finnenstruktur (440).
- Vorrichtung nach
Anspruch 11 , wobei die SiGeO-Schicht (324) des Mittelabschnitts der ersten Finnenstruktur (445) eine Dicke in einem Bereich von ungefähr 20 nm bis zu ungefähr 90 nm aufweist. - Vorrichtung nach
Anspruch 11 oder12 , wobei die epitaktische SiGe-Schicht (214) eine Zusammensetzung mit ungefähr 20 % bis zu ungefähr 80 % Ge in Atomprozent aufweist. - Vorrichtung nach irgendeinem der
Ansprüche 11 bis13 , wobei der vertiefte obere Abschnitt der ersten Finnenstruktur (445) ein verbleibendes Germanium-Merkmal (430) mit einer Dicke in einem Bereich von ungefähr 3 nm bis 10 nm aufweist. - Vorrichtung nach irgendeinem der
Ansprüche 11 bis14 , wobei der vertiefte obere Abschnitt der zweiten Finnenstruktur (440) ein verbleibendes Germanium-Merkmal (430) mit einer Dicke in einem Bereich von ungefähr 3 nm bis 10 nm aufweist. - Vorrichtung nach irgendeinem der
Ansprüche 11 bis15 , wobei die ersten Source-/Drain-Merkmale (610A) Siliziumgermaniumphosphor (SiGeP) umfassen. - Vorrichtung nach irgendeinem der
Ansprüche 11 bis15 , wobei die zweiten Source-/Drain- Merkmale Germaniumzinnbor (GeSnB) (610B) umfassen. - Verfahren das Folgendes umfasst: Bereitstellen einer ersten Finnenstruktur (330) und einer zweiten Finnenstruktur (220) über einem Substrat (210), wobei die erste Finnenstruktur (330) Folgendes umfasst: eine erste Halbleitermaterialschicht (212) als unteren Abschnitt; eine Halbleiteroxidschicht (324) als Mittelabschnitt; und eine dritte epitaktische Halbleitermaterialschicht (216) als oberen Abschnitt; und wobei die zweite Finnenstruktur (220) Folgendes umfasst: die erste Halbleiterschicht (212) als unteren Abschnitt; eine zweite Halbleiterschicht (214) als Mittelabschnitt, der die Halbleiteroxidschicht nicht aufweist; und die dritte epitaktische Halbleitermaterialschicht (216) als oberen Abschnitt; Abscheiden einer germaniumhaltigen Halbleitermaterialschicht (420) über den jeweiligen oberen Abschnitten der Finnenstrukturen; Abscheiden einer Oxidschicht (425) über der germaniumhaltigen Halbleitermaterialschicht (420); Anwenden eines Hochtemperaturglühens, um Germanium in einem Mittelteil (435) des oberen Abschnitts und Halbleiteroxid in einem äußeren Abschnitt (436) des oberen Abschnitts der Finnenstrukturen (220, 330) zu verdichten; und Entfernen des Halbleiteroxids des äußeren Abschnitts (436) des oberen Abschnitts der Finnenstrukturen (220, 330).
- Verfahren nach
Anspruch 18 , wobei: die erste Halbleitermaterialschicht (212) eine Siliziumschicht umfasst; die Halbleiteroxidschicht (324) SiGeO umfasst; die dritte epitaktische Halbleitermaterialschicht (216) eine Siliziumschicht umfasst; und die germaniumhaltige Halbleitermaterialschicht (420) eine Germanium-Schicht oder eine SiGe-Schicht umfasst.
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