DE112011103483B4 - Verfahren und Struktur für pFET-Übergangs-Profil mit SiGe-Kanal - Google Patents

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Abstract

Verfahren zur Herstellung einer Halbleiterstruktur, aufweisend: Bereitstellen einer Struktur, welche ein Si-Substrat 12, eine N- oder C-dotierte Si-Schicht 16, die auf einer oberen Fläche des Si-Substrats angeordnet ist, und eine SiGe-Kanal-Schicht 14 umfasst, die auf einer oberen Fläche der N- oder C-dotierten Si-Schicht angeordnet ist; Bilden eines pFET-Gate-Stapels 18 auf einer oberen Fläche der SiGe-Kanal-Schicht; und Bilden einer Source-Zone und einer Drain-Zone 26 in einem Abschnitt der SiGe-Schicht, einem Abschnitt der N- oder C-dotierten Si-Schicht 16' und an einem Standbereich des pFET-Gate-Stapels durch Ionenimplantation eines Dotierstoffs des p-Typs, wobei die Source-Zone und die Drain-Zone ein abruptes Übergangsprofil aufweisen.

Description

  • HINTERGRUND
  • Die vorlegende Offenbarung betrifft eine Halbleiterstruktur und ein Verfahren zur Herstellung derselben. Insbesondere betrifft die vorliegende Offenbarung eine p-Kanal-Feldeffekttransistor(pFET)-Einheit, welche einen Siliciumgermanium(SiGe)-Kanal aufweist, in welchem das Übergangsprofil der Source-Zone und der Drain-Zone abrupt ist. Die vorliegende Offenbarung betrifft auch ein Verfahren zur Herstellung einer solchen pFET-Einheit.
  • Die Entwicklung von Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) mit Si/SiGe-Heterostruktur ist durch deren möglicherweise höhere Ladungsträgermobilität, niedrige Kosten und einfache Integration in vorhandene MOSFET-Verarbeitungsabläufe vorangetrieben worden. SiGe unter Druckspannung, epitaxial auf Si-Substraten angewachsen, kann verwendet werden, um einen zweidimensionalen Defektelektronenkanal zu erzeugen, welcher eine geringere effektive Masse aufweist, wodurch ein Beitrag zu einer verbesserten Mobilität geleistet wird. Durch selektive Bandlückensteuerung können pMOSFETs mit pseudomorphem SiGe-Kanal hergestellt werden, welche eine ausgezeichnete Alternative zu der geringeren Defektelektronenmobilität herkömmlicher Si-pMOSFETs bereitstellen.
  • Ein Problem bei pMOSFETs mit herkömmlichem SiGe-Kanal ist es, dass ein Dotierstoff des p-Typs, z. B. Bor, der bei der Herstellung der Source-Zone und der Drain-Zone verwendet wird, in SiGe viel langsamer diffundiert als in Si. Daher dringt der Übergang der Source-Zone und der Drain-Zone in dem darunter angeordneten Si-Bereich stärker ein und ist für ein gegebenes Maß an Übergang/Gate-Überlappen tiefer als in einem herkömmlichen Si-MOSFET, wodurch Kurzkanaleffekte verschlechtert werden.
  • Eine mögliche Lösung für dieses Problem ist es, einen äußerst dicken SiGe-Kanal auf einem Si-Substrat anwachsen zu lassen. Eine solche Lösung ist jedoch nicht realisierbar, da sich in der SiGe-Schicht eine große Zahl von fehlangepassten Versetzungsdefekten bilden werden, welche wiederum die Leistungseigenschaften der pMOSFET-Einheit verschlechtern.
  • Die EP 1253648 A1 offenbart einen P-Kanaltransistor mit einem Kanal aus einem C umfassenden SiGe.
  • Die US005731626 A offenbart einen Porozess zum Kontrollieren einer Dotierungsstoffdiffusion in einer Halbleiterschicht und in einer anderen Halbleiterschicht, die darauf erzeugt ist.
  • KURZDARSTELLUNG
  • Es wird eine Halbleiterstruktur bereitgestellt, welche eine p-Kanal-Feldeffekttransistor(pFET)-Einheit umfasst, die auf einer Fläche eines Siliciumgermanium(SiGe)-Kanals angeordnet ist, in welcher der Übergang der Source-Zone und der Drain-Zone abrupt ist. Der Begriff „abrupt” wird in der gesamten Offenbarung verwendet, um ein Übergangsprofil zu bezeichnen, in welchem die Dotierstoffkonzentration in dem Siliciumsubstrat kleiner oder gleich der Dotierstoffkonzentration in dem SiGe-Halbleiterkanal an der Fläche ist. Die abrupten Source/Drain-Übergänge sorgen wiederum für eine verbesserte Steuerung von Kurzkanaleffekten.
  • Die abrupten Source/Drain-Übergänge für pFET-Einheiten werden in der vorliegenden Offenbarung durch Bilden einer N- oder C-dotierten Si-Schicht direkt unterhalb einer SiGe-Kanal-Schicht bereitgestellt, welche sich über einem Si-Substrat befindet. Somit wird eine Struktur bereitgestellt, in welcher die N- oder C-dotierte Si-Schicht (zwischen der SiGe-Kanal-Schicht und dem Si-Substrat angeordnet) ungefähr dieselbe Diffusionsgeschwindigkeit für einen Dotierstoff des p-Typs wie die darüber liegende SiGe-Kanal-Schicht aufweist. Da die N- oder C-dotierte Si-Schicht und die darüber liegende SiGe-Kanal-Schicht im Wesentlichen dasselbe Diffusionsvermögen für einen Dotierstoff des p-Typs aufweisen und da die N- oder C-dotierte Si-Schicht die Diffusion des Dotierstoff des p-Typs in das darunter liegende Si-Substrat verzögert, können abrupte Source/Drain-Übergänge gebildet werden. In Strukturen des Standes der Technik, welche eine SiGe-Kanal-Schicht aufweisen, die auf und in direktem Kontakt mit einem Si-Substrat angeordnet ist, werden vergrabene Source/Drain-Übergänge gebildet, welche stärker unter die Gate-Zone und tiefer in das Si-Substrat eindringen.
  • Außer dem Bereitstellen von pFET-Einheiten, welche ein abruptes Source/Drain-Profil aufweisen, hilft die N- oder C-dotierte Si-Schicht auch dabei, den Schwellenspannungs-Roll-off-Effekt der pFET-Einheit zu steuern. Ohne den abrupten Übergang steigt der Leckstrom der Einheit in dem pFET aufgrund der engeren Nähe der Source-Drain-Übergänge, welche unter dem SiGe-Kanal liegen. Die engere Nähe der Übergänge führt zu einem höheren Leckstrom unterhalb des Schwellenwerts, welcher von der Gate-Elektrode nur wenig gesteuert wird und deswegen die Kurzkanalsteuerung der pFET-Einheit verschlechtert.
  • In einer Erscheinungsform der vorliegenden Offenbarung wird ein Verfahren zum Bilden einer Halbleiterstruktur bereitgestellt, welche einen pFET aufweist, der auf einer Fläche eines SiGe-Kanals angeordnet ist. Das Verfahren umfasst das Bereitstellen einer Struktur, welche ein Si-Substrat, eine N- oder C-dotierte Si-Schicht, die auf einer oberen Fläche des Si-Substrats angeordnet ist, und eine SiGe-Kanal-Schicht aufweist, die auf einer oberen Fläche der N- oder C-dotierten Si-Schicht angeordnet ist. Ein pFET-Gate-Stapel, welcher mindestens eine Gate-Dielektrikums-Schicht und einen Gate-Leiter aufweist, wird auf einer oberen Fläche der SiGe-Kanal-Schicht gebildet. Anschließend werden in der Struktur an einem Standbereich des pFET-Gate-Stapels durch Ionenimplantation eines Dotierstoffs des p-Typs eine Source-Zone und eine Drain-Zone gebildet, welche jeweils einen abrupten Übergang aufweisen.
  • In einer anderen Erscheinungsform der vorliegenden Offenbarung wird ein Verfahren zum Bilden einer Halbleiterstruktur bereitgestellt, welche einen pFET aufweist, der auf einer Fläche eines SiGe-Kanals angeordnet ist, welches das Bereitstellen einer Struktur umfasst, die eine SiGe-Kanal-Schicht aufweist, die auf einer Fläche eines Si-Substrats angeordnet ist. Anschließend wird auf einem Abschnitt der SiGe-Kanal-Schicht ein pFET-Gate-Stapel gebildet. Als Nächstes wird ein Halo-Ionen-Implantationsverfahren durchgeführt, in welchem N oder C gemeinsam mit einem Halo-Ion implantiert werden, um an einer oberen Zone des Si-Substrats und an einem Standbereich des pFET-Gate-Stapels eine N- oder C-dotierte Si-Schicht zu bilden. Anschließend werden in einem Abschnitt der SiGe-Schicht und einem Abschnitt der N- oder C-dotierten Si-Schicht und an einem Standbereich des pFET-Gate-Stapels durch Ionenimplantation eines Dotierstoffs des p-Typs eine Source-Zone und eine Drain-Zone gebildet, wobei die Source-Zone und die Drain-Zone ein abruptes Übergangsprofil aufweisen.
  • In noch einer anderen Erscheinungsform der vorliegenden Offenbarung wird eine Halbleiterstruktur bereitgestellt, welche ein Si-Substrat, eine N- oder C-dotierte Si-Schicht, die auf einer oberen Fläche des Si-Substrats angeordnet ist, eine SiGe-Kanal-Schicht, die auf einer oberen Fläche der N- oder C-dotierten Si-Schicht angeordnet ist, einen pFET-Gate-Stapel, der auf einer oberen Fläche der SiGe-Kanal-Schicht angeordnet ist, und eine Source-Zone und eine Drain-Zone aufweist, welche jeweils innerhalb eines Abschnitts der SiGe-Schicht, eines Abschnitts der N- oder C-dotierten Si-Schicht und eines Standbereichs des pFET-Gate-Stapels angeordnet sind und von denen jede einen abrupten Übergang aufweist.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine bildliche Darstellung (in Form einer Querschnittsansicht), welche eine Anfangsstruktur veranschaulicht, die ein Si-Substrat aufweist, das in einer Ausführungsform der vorliegenden Offenbarung verwendet werden kann.
  • 2 ist eine bildliche Darstellung (in Form einer Querschnittsansicht), welche die Anfangsstruktur der 1 nach dem Bilden einer SiGe-Kanal-Schicht auf einer oberen Fläche des Si-Substrats zeigt.
  • 3 ist eine bildliche Darstellung (in Form einer Querschnittsansicht), welche die Struktur der 2 nach dem Bilden einer N- oder C-dotierten Si-Schicht in dem Si-Substrat derart, dass die N- oder C-dotierte Schicht zwischen der SiGe-Kanal-Schicht und dem Si-Substrat angeordnet ist, zeigt.
  • 4 ist eine bildliche Darstellung (in Form einer Querschnittsansicht), welche die Struktur der 3 nach dem Bilden eines pFETs auf einem Abschnitt der SiGe-Kanal-Schicht zeigt.
  • 5 ist eine bildliche Darstellung (in Form einer Querschnittsansicht), welche die Anfangsstruktur der 1 nach dem Bilden einer N- oder C-dotierten Si-Schicht auf oder innerhalb einer oberen Fläche des Si-Substrats gemäß einer anderen Ausführungsform der vorliegenden Offenbarung zeigt.
  • 6 ist eine bildliche Darstellung (in Form einer Querschnittsansicht), welche die Struktur der 5 nach dem Bilden einer SiGe-Kanal-Schicht auf einer oberen Fläche der N- oder C-dotierten Si-Schicht zeigt.
  • 7 ist eine bildliche Darstellung (in Form einer Querschnittsansicht), welche die Struktur der 2 nach dem Bilden eines pFET-Gate-Stapels auf einem Abschnitt der Si-Kanal-Schicht gemäß einer anderen Ausführungsform der vorliegenden Offenbarung zeigt.
  • 8 ist eine bildliche Darstellung (in Form einer Querschnittsansicht), welche die Struktur der 7 nach dem Durchführen eines Implantationsschritts zeigt, in welchem N oder C gemeinsam mit einem Halo-Ion in eine obere Zone des Si-Substrats implantiert wird.
  • 9 ist eine bildliche Darstellung (in Form einer Querschnittsansicht), welche die Struktur der 8 nach dem Bilden einer Source-Zone und einer Drain-Zone zeigt.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Offenbarung, welche eine pFET-Einheit, die einen Siliciumgermanium(SiGe)-Kanal aufweist, in welchem das Übergangsprofil der Source-Zone und der Drain-Zone abrupt ist, und ein Verfahren zur Herstellung derselben bereitstellt, wird nun detaillierter unter Bezugnahme auf die folgende Erörterung und die Zeichnungen beschrieben, welche die vorliegende Patentanmeldung begleiten. Es sei angemerkt, dass die Zeichnungen nur der Veranschaulichung dienen und nicht maßstabsgetreu sind.
  • In der folgenden Beschreibung werden zahlreiche spezielle Einzelheiten ausgeführt, z. B. bestimmte Strukturen, Komponenten, Materialien, Abmessungen, Verarbeitungsschritte und Techniken, um die vorliegende Offenbarung zu veranschaulichen. Der Fachmann wird jedoch erkennen, dass verschiedene Ausführungsformen der vorliegenden Offenbarung ohne diese speziellen Einzelheiten oder mit anderen speziellen Einzelheiten ausgeführt werden können. In anderen Fällen sind wohlbekannte Strukturen oder Verarbeitungsschritte nicht beschrieben worden, um zu vermeiden, dass die verschiedenen Ausführungsformen der vorliegenden Offenbarung verschleiert werden.
  • Es versteht sich, dass, wenn ein Element wie eine Schicht, eine Zone oder ein Substrat als „auf” oder „über” einem anderen Element bezeichnet wird, es sich direkt auf dem anderen Element befinden kann oder auch dazwischen angeordnete Elemente vorhanden sein können. Wenn ein Element im Gegensatz dazu als „direkt auf oder „direkt über” einem anderen Element bezeichnet wird, sind keine dazwischen angeordnete Elemente vorhanden. Es versteht sich auch, dass, wenn ein Element als mit einem anderen Element „verbunden” oder „verknüpft” bezeichnet wird, es direkt mit dem anderen Element verbunden oder verknüpft sein kann oder dazwischen angeordnete Elemente vorhanden sein können. Wenn ein Element im Gegensatz dazu als mit einem anderen Element „direkt verbunden” oder „direkt verknüpft” bezeichnet wird, sind keine dazwischen angeordnete Elemente vorhanden.
  • Es wird nun auf 1 bis 4 Bezug genommen, welche eine Ausführungsform der vorliegenden Offenbarung zeigen. In der Ausführungsform, die in 1 bis 4 dargestellt ist, wird nach dem Bilden einer SiGe-Kanalschicht auf einer oberen Fläche eines Si-Substrats eine N- oder C-dotierte Si-Schicht gebildet. Zunächst Bezug nehmend auf 1, ist dort eine Anfangsstruktur 10 veranschaulicht, welche in der vorliegenden Offenbarung verwendet werden kann. Die Anfangsstruktur 10 weist ein Si-Substrat 12 auf. In einer Ausführungsform ist das Si-Substrat 12 ein massives Substrat. In einer anderen Ausführungsform ist das Si-Substrat 12 ein Silicium-auf-Isolator-Substrat.
  • Das Si-Substrat 12 kann monokristallin, polykristallin oder amorph sein. Typischerweise werden in der vorliegenden Offenbarung monokristalline Si-Substrate verwendet. In einigen Fällen weist das Si-Substrat 12 eine einzige Kristallflächenorientierung auf. In anderen Fällen werden hybride Si-Substrate verwendet, welche verschiedene Oberflächenzonen verschiedener kristallographischer Orientierungen aufweisen. Wenn ein hybrides Substrat verwendet wird, wird ein nFET typischerweise auf einer (100)-Kristallfläche gebildet, während ein pFET typischerweise auf einer (110)-Kristallebene gebildet wird. Das hybride Substrat kann durch Techniken gebildet werden, die auf dem Fachgebiet wohlbekannt sind. Es sei zum Beispiel auf die US 7 329 923 B2 , die US 2005/0 116 290 A1 und die US 7 023 055 B2 verwiesen.
  • Wenn ein SOI-Substrat verwendet wird, weist das SOI-Substrat ein Trägersubstrat, eine vergrabene Isolationsschicht, die auf einer oberen Fläche des Trägersubstrats angeordnet ist, und eine Si-Schicht auf, die auf einer oberen Fläche der vergrabenen Isolationsschicht angeordnet ist. Bei dem Trägersubstrat des SOI-Substrats kann es sich um ein Halbleitermaterial handeln, welches dasselbe oder ein anderes als die Si-Schicht sein kann, die auf der vergrabenen Isolationsschicht angeordnet ist. Mit dem Begriff „Halbleiter”, wie er hierin in Verbindung mit dem Halbleitermaterial des Trägersubstrats verwendet wird, wird ein beliebiges Halbleitermaterial bezeichnet, einschließlich, ohne darauf beschränkt zu sein, zum Beispiel Si, Ge, SiGe, SiC, SiGeC, InAs, GaAs, InP oder andere ähnliche III/V-Verbindungs-Halbleiter. Mehrfachschichten dieser Halbleiter können ebenfalls als das Halbleitermaterial des Trägersubstrats verwendet werden. In einer Ausführungsform besteht das Trägersubstrat und aus Si.
  • Das Trägersubstrat und die Si-Schicht können dieselbe oder eine unterschiedliche Kristallorientierung aufweisen. Zum Beispiel kann die Kristallorientierung des Trägersubstrats und/oder der Si-Schicht {100}, {110} oder (111) sein. Andere kristallographische Orientierungen außer jenen speziell erwähnten können in der vorliegenden Offenbarung ebenfalls verwendet werden. Bei dem Trägersubstrat und/oder der Si-Schicht des SOI-Substrats kann es sich um ein monokristallines Halbleitermaterial, ein polykristallines Material oder ein amorphes Material handeln. Typischerweise handelt es sich zumindest bei der Si-Schicht des SOI-Substrats um ein monokristallines Halbleitermaterial.
  • Bei der vergrabenen Isolationsschicht des SOI-Substrats kann es sich um ein kristallines oder nichtkristallines Oxid oder Nitrid handeln. In einer Ausführungsform handelt es sich bei der vergrabenen Isolationsschicht um ein Oxid. Die vergrabene Isolationsschicht kann kontinuierlich sein, oder sie kann diskontinuierlich sein. Wenn eine diskontinuierliche vergrabene Isolationszone vorhanden ist, liegt die vergrabene Isolationszone als isolierte Insel vor, die von Halbleitermaterial umgeben ist.
  • Das SOI-Substrat kann unter Anwendung von Standardverfahren gebildet werden, zum Beispiel SIMOX (Separation by Ion Implantation of Oxygen, Trennung durch Ionenimplantation von Sauerstoff) oder Schichttransfer. Wenn ein Schichttransferverfahren angewendet wird, kann dem Verbinden zweier Halbleiter-Wafer ein optionaler Verdünnerungsschritt folgen. Durch den optionalen Verdünnerungsschritt wird die Dicke der Halbleiterschicht auf eine Dicke verringert, die wünschenswerter ist.
  • Die Dicke der Si-Schicht des SOI-Substrats beträgt typischerweise 100 Å bis 1.000 Å, wobei eine Dicke von 500 Å bis 700 Å typischer ist. In einigen Ausführungsformen, und wenn ein ETSOI-Substrat (Extremely Thin Semiconductor-on-Isolator, äußerst dünner Halbleiter-auf-Isolator) verwendet, weist die Si-Schicht des SOI-Substrats eine Dicke von weniger als 100 Å auf. Wenn die Dicke der Si-Schicht nicht in einem der oben angegebenen Bereiche liegt, kann ein Verdünnerungsschritt wie zum Beispiel Planarisierung oder Ätzen angewendet werden, um die Dicke der Si-Schicht auf einen Wert innerhalb eines der oben angegebenen Bereiche zu verringern.
  • Die vergrabene Isolationsschicht des SOI-Substrats weist typischerweise eine Dicke von 10 Å bis 2.000 Å auf, wobei eine Dicke von 1.000 Å bis 1.500 Å typischer ist. Die Dicke des Trägersubstrats des SOI-Substrats hat für die vorliegende Offenbarung keine Folgen.
  • Das Si-Substrat 12 kann dotiert sein, undotiert sein oder dotierte und undotierte Zonen enthalten. Aus Gründen der Verdeutlichung sind die dotierten Zonen in den Zeichnungen der vorliegenden Patentanmeldung nicht speziell dargestellt. Alle dotierten Zonen innerhalb des Si-Substrats 12 können dieselben oder unterschiedliche Leitfähigkeiten und/oder Dotierstoffkonzentrationen aufweisen. Die dotierten Zonen, die in dem Si-Substrat 12 vorliegen, werden typischerweise als Wannenzonen bezeichnet, und sie werden unter Anwendung eines herkömmlichen Ionenimplantationsverfahrens oder der Gasphasendotierung gebildet.
  • In der speziellen Ausführungsform, die in den Zeichnungen veranschaulicht ist, weist das Si-Substrat 12 nur eine pFET-Einheits-Zone auf; die nFET-Einheits-Zone wäre am Rand der dargestellten pFET-Einheits-Zone angeordnet. So kann das Si-Substrat 12 in der dargestellten pFET-Einheits-Zone so dotiert sein, dass es eine (nicht dargestellte) p-Wannen-Zone aufweist.
  • Bezug nehmend nun auf 2, ist dort die Anfangsstruktur der 1 nach dem Bilden einer SiGe-Kanal-Schicht 14 auf einer oberen Fläche des Si-Substrats 12 dargestellt. Die SiGe-Kanal-Schicht 14 kann unter Anwendung eines beliebigen herkömmlichen Verfahrens des epitaxialen Anwachsens gebildet werden, zum Beispiel durch chemische Abscheidung aus der Gasphase im Ultrahochvakuum (Ultra High Vacuum Chemical Vapor Deposition, UHV CVD). In einigen Fällen kann die SiGe-Kanal-Schicht 14 unter Verwendung einer beliebigen herkömmlichen Vorstufe gebildet werden, z. B. einer Vorstufe, die sowohl Si als auch Ge enthält, oder einer Kombination aus einer Si-haltigen Vorstufe und einer Ge-haltigen Vorstufe.
  • In der speziellen veranschaulichten Ausführungsform weist die epitaxial gebildete SiGe-Kanal-Schicht 14 dieselbe Kristallorientierung wie das Si-Substrat 12 auf. Überdies ist die SiGe-Schicht 14 typischerweise eine verspannte SiGe-Schicht. In einigen Ausführungsformen ist die SiGe-Kanal-Schicht 14 eine abgestufte SiGe-Schicht, während die SiGe-Kanal-Schicht 14 in anderen Ausführungsformen eine nicht abgestufte SiGe-Schicht ist. Die SiGe-Kanal-Schicht 14 kann durch die Formel Si1-yGey dargestellt werden, wobei y im Bereich von 0,1 bis 0,4 liegen kann. Die Dicke der SiGe-Kanal-Schicht 14 kann in Abhängigkeit von den Bedingungen des Verfahrens des epitaxialen Anwachsens variieren, das beim Bilden derselben angewendet wird. Typischerweise weist die SiGe-Kanal-Schicht 14 eine Dicke von 1 nm bis 30 nm auf, wobei eine Dicke von 4 nm bis 7 nm typischer ist.
  • Bezug nehmend nun auf 3, ist dort die Struktur der 2 nach dem Bilden einer N- oder C-dotierten Si-Schicht 16 in dem Si-Substrat 12 derart, dass die N- oder C-dotierte Schicht 16 zwischen der SiGe-Kanal-Schicht 14 und dem Si-Substrat 12 angeordnet ist, dargestellt. In einer Ausführungsform besteht die Schicht 16 aus N-dotiertem Si (d. h. Si:N). In noch einer anderen Ausführungsform besteht die Schicht 16 aus C-dotiertem Si (d. h. Si:C).
  • Die N- oder C-dotierte Si-Schicht 16 kann durch Implantieren von N oder C in eine obere Zone des Si-Substrats 12 gebildet werden, welche an eine untere Fläche der SiGe-Kanal-Schicht 14 stößt. Die Implantation von N oder C in die obere Zone des Si-Substrats 12 kann unter Verwendung einer herkömmlichen Ionenimplantationsvorrichtung durchgeführt werden.
  • Die Bedingungen des N- oder C-Ionenimplantationsverfahrens können in Abhängigkeit von der Gesamtdicke der SiGe-Kanal-Schicht 14 und dem Ionentyp, also N oder C, der in die obere Zone des Si-Substrats 12 implantiert wird, variieren. Mit „obere Zone” des Si-Substrats 12 ist gemeint, dass N- oder C-Ionen an der oberen Fläche des Si-Substrats 12 bis zu einer Tiefe von 20 nm unterhalb der oberen Fläche des Si-Substrats 12 implantiert werden. Typischerweise kann die Implantation von N oder C in die obere Zone des Si-Substrats 12 mit einer Energie von 2 keV bis 10 keV durchgeführt werden, wobei eine Energie von 4 keV bis 7 keV typischer ist. Das N- oder C-Ionenimplantationsverfahren wird typischerweise unter Verwendung einer C- oder N-Dosierung von 1 × 1012 Atome/cm2 bis 5 × 1015 Atome/cm2 durchgeführt, wobei eine Ionendosierung von 1 × 1013 Atome/cm2 bis 5 × 1014 Atome/cm2 typischer ist.
  • In einer Ausführungsform kann die N- oder C-Ionenimplantation in einem einzigen Schritt durchgeführt werden. Alternativ und in einer anderen Ausführungsform kann die N- oder C-Ionenimplantation in mehreren Ionenimplantationsschritten durchgeführt werden, wobei dieselben oder unterschiedliche Ionenimplantationsbedingungen angewendet werden.
  • Die Dicke der N- oder C-dotierten Si-Schicht 16, die gebildet wird, kann in Abhängigkeit von den Bedingungen des angewendeten Ionenimplantationsverfahrens variieren. Typischerweise beträgt die Dicke der N- oder C-dotierten Si-Schicht 16, die gebildet wird, 1 nm bis 35 nm, wobei eine Dicke von 15 nm bis 25 nm typischer ist. Die Konzentration des N oder C innerhalb der dotierten Si-Schicht hängt von der Dosierung der N- oder C-Ionen ab, die implantiert werden. Typischerweise beträgt die Konzentration des N oder C innerhalb der dotierten Si-Schicht 1 × 1017 Atome/cm3 bis 1 × 1021 Atome/cm3, wobei eine Konzentration des N oder C innerhalb der dotierten Si-Schicht von 5 × 1018 Atome/cm3 bis 1 × 1020 Atome/cm3 typischer ist.
  • Es ist zu beobachten, dass in 3 eine Struktur bereitgestellt wird, in welcher die N- oder C-dotierte Si-Schicht 16 (angeordnet zwischen der SiGe-Kanal-Schicht 14 und dem Si-Substrat 12) ungefähr dieselbe Diffusionsgeschwindigkeit für einen Dotierstoff des p-Typs aufweist wie die darüber liegende SiGe-Kanal-Schicht 14. Da die N- oder C-dotierte Si-Schicht 16 und die darüber liegende SiGe-Kanal-Schicht 14 im Wesentlichen dasselbe Diffusionsvermögen für einen Dotierstoff des p-Typs aufweisen und da die N- oder C-dotierte Si-Schicht 16 eine Diffusion des Dotierstoffs des p-Typs in das darunter liegende Si-Substrat 12 verzögert, können in der Folge abrupte Source/Drain-Übergänge gebildet werden. In dieser Ausführungsform, und wie in 3 veranschaulicht, liegt die N- oder C-dotierte Si-Schicht 16 durchgängig unterhalb der SiGe-Kanal-Schicht 14 vor.
  • Nach dem Bilden der Struktur, die in 3 dargestellt ist, kann mindestens eine (nicht dargestellte) Isolationszone in dem SiGe-Kanal 14, der N- oder C-dotierten Si-Schicht 16 und einem Abschnitt des Si-Substrats 12 gebildet werden. Die mindestens eine Isolationszone kann eine Grabenisolationszone oder eine Feldoxid-Isolationszone sein. Die Grabenisolationszone kann unter Anwendung eines herkömmlichen Grabenisolationsverfahrens gebildet werden, welches dem Fachmann wohlbekannt ist. Beim Bilden der Grabenisolationszone kann zum Beispiel Lithographie, Ätzen und Füllen des Grabens mit einem Grabendielektrikum, z. B. einem Oxid, angewendet werden. Gegebenenfalls kann in dem Graben vor der Grabenfüllung eine Auskleidung gebildet werden, nach der Grabenfüllung kann ein Verdichtungsschritt durchgeführt werden, und der Grabenfüllung kann auch ein Planarisierungsverfahren folgen. Das Feldoxid kann unter Anwendung eines so genannten Verfahrens einer lokalen Siliciumoxidation gebildet werden. Man beachte, dass die Isolationszone für eine Isolation zwischen benachbarten Gate-Zonen sorgt, die typischerweise erforderlich ist, wenn die benachbarten Gate-Zonen entgegengesetzte Leitfähigkeiten aufweisen, d. h. nFETs und pFETs. Daher trennt die mindestens eine Isolationszone eine nFET-Einheits-Zone von einer pFET-Einheits-Zone.
  • Es wird nun auf 4 Bezug genommen, welche die Struktur der 3 nach dem Bilden eines pFET 18 in der dargestellten pFET-Einhuts-Zone zeigt. Der pFET 18 weist einen pFET-Gate-Stapel auf, welcher eine Gate-Dielektrikums-Schicht 20 und einen Gate-Leiter 22 aufweist. Der in 4 dargestellte pFET 18 weist auch einen optionalen Seitenwand-Abstandhalter 24, (nicht speziell dargestellte) Source/Drain-Erweiterungen und eine Source-Zone und eine Drain-Zone auf, die hierin zusammenfassend als Source/Drain-Zonen 26 bezeichnet werden. Die Source/Drain-Zonen 26 weisen einen zugehörigen abrupten Übergang auf. Der pFET 18 kann unter Anwendung eines beliebigen herkömmlichen Verfahrensablaufs gebildet werden, der die Schritte der Abscheidung, der Lithographie und des Ätzens aufweist. Alternativ kann beim Bilden des pFET 18 ein Ersatz-Gate-Verfahren angewendet werden.
  • Die Gate-Dielektrikums-Schicht 20 besteht aus einem beliebigen isolierenden Material, z. B. Siliciumoxid, Siliciumnitrid oder Siliciumoxynitrid. In einer Ausführungsform handelt es sich bei der Gate-Dielektrikums-Schicht 20 um ein High-k-Dielektrikum, welches eine höhere Dielektrizitätskonstante als Siliciumoxid aufweist, d. h. 4,0 oder höher. Alle hierin erwähnten Dielektrizitätskonstanten sind relativ zu einem Vakuum, sofern nicht anders angegeben. Speziell umfasst das High-k-Dielektrikum, das verwendet werden kann, ohne darauf beschränkt zu sein, ein Oxid, Nitrid, Oxynitrid und/oder Silicat einschließlich Metallsilicaten und nitridierten Metallsilicaten. In einer Ausführungsform kann das High-k-Dielektrikum aus einem Oxid wie zum Beispiel HfO2, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, LaAlO3, Y2O3, HfOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, Y2OxNy, einem Silicat dieser und einer Legierung dieser bestehen. Mehrschichtige Stapel dieser High-k-Materialien können ebenfalls als das High-k-Gate-Dielektrikum verwendet werden. Jeder Wert von x beträgt unabhängig 0,5 bis 3, und jeder Wert von y beträgt unabhängig 0 bis 2. In einigen Ausführungsformen werden HfO2, Hafniumsilicat und Hafniumsiliciumoxynitrid als das High-k-Gate-Dielektrikum verwendet.
  • Die physische Dicke der Gate-Dielektrikums-Schicht 20 kann variieren, aber typischerweise weist die Gate-Dielektrikums-Schicht 20 eine Dicke von 0,5 nm bis 10 nm auf, wobei eine Dicke von 0,5 nm bis etwa 3 nm typischer ist. Die Gate-Dielektrikums-Schicht 20 kann durch ein Abscheidungsverfahren wie zum Beispiel chemische Abscheidung aus der Gasphase (CVD), plasmaunterstützte CVD, metallorganische chemische Abscheidung aus der Gasphase (MOCVD), Atomschichtabscheidung (Atomic Layer Deposition, ALD), Verdampfen, reaktives Sputtern, chemische Lösungsabscheidung und andere ähnliche Abscheidungsverfahren gebildet werden. Die Gate-Dielektrikums-Schicht 20 kann auch unter Anwendung einer beliebigen Kombination der obigen Verfahren gebildet werden. Das Gate-Dielektrikumsmaterial innerhalb jeder der verschiedenen Einheitszonen kann dasselbe oder ein anderes sein. Verschiedene Gate-Dielektrikumsmaterialien können durch Anwendung der Blockmaskentechnologie gebildet werden.
  • Wie oben erwähnt, weist der pFET 18 auch einen Gate-Leiter (oder eine Gate-Elektrode) 22 auf. Der Gate-Leiter 22, der verwendet wird, kann ein beliebiges leitfähiges Material aufweisen, einschließlich, ohne darauf beschränkt zu sein, polykristallines Silicium, polykristallines Siliciumgermanium, ein elementares Metall (z. B. Wolfram, Titan, Tantal, Aluminium, Nickel, Ruthenium, Palladium und Platin), eine Legierung aus mindestens einem elementaren Metall, einem Nitrid eines elementaren Metalls (z. B. Wolframnitrid, Aluminiumnitrid und Titannitrid), einem Silicid eines elementaren Metalls (z. B. Wolframsilicid, Nickelsilicid und Titansilicid) und Mehrfachschichten dieser. In einer Ausführungsform besteht der Gate-Leiter 22 aus Gate-Metall des p-Typs, wie zum Beispiel RuO2. In einigen Fällen wird eine Einzelschicht des Gate-Leiters 22 gebildet. In anderen Fällen werden eine erste Schicht aus leitfähigem Material und eine zweite Schicht aus leitfähigem Material gebildet. In einer Ausführungsform kann der Gate-Leiter 22, von unten nach oben, einen Stapel aus einer leitfähigen Metallschicht und einer oberen leitfähigen Schicht aus Si-haltigem Material aufweisen; die leitfähige Metallschicht weist eine höhere Leitfähigkeit als die leitfähige Schicht aus Si-haltigem Material auf.
  • Der Gate-Leiter 22 kann unter Anwendung eines herkömmlichen Abscheidungsverfahrens, zum Beispiel chemischer Abscheidung aus der Gasphase (CVD), plasmaunterstützter chemischer Abscheidung aus der Gasphase (Plasma Enhanced CVD, PECVD), Verdampfen, physikalischer Abscheidung aus der Gasphase (PVD), Sputtern, chemischer Lösungsabscheidung, Atomschichtabscheidung (ALD) und anderer ähnlicher Abscheidungsverfahren, gebildet werden. Wenn Si-haltige Materialien als Gate-Leiter 22 verwendet werden, können die Si-haltigen Materialien mit einem geeigneten Fremdstoff dotiert werden, wobei entweder ein Abscheidungsverfahren mit In-situ-Dotierung angewendet wird oder eine Abscheidung, gefolgt von einem Schritt wie z. B. Ionenimplantation angewendet wird, in welchem der geeignete Fremdstoff in das Si-haltige Material eingebracht wird. Wenn ein Metallsilicid gebildet wird, wird ein herkömmliches Silicidierungsverfahren angewendet.
  • Der Gate-Leiter 22 weist, wie abgeschieden, typischerweise eine Dicke von 5 nm bis 200 nm auf, wobei eine Dicke von 20 nm bis 100 nm typischer ist. Das Gate-Leiter-Material kann in den verschiedenen Zonen der Einheit dasselbe oder ein anderes sein. Verschiedene leitfähige Gate-Materialien können unter Anwendung der Blockmaskentechnologie gebildet werden.
  • In einigen Ausführungsformen kann auf dem Gate-Leiter 22 ein (nicht dargestelltes) optionales Hartmaskenmaterial angeordnet sein. Das optionale Hartmaskenmaterial weist ein Oxid, ein Nitrid, ein Oxynitrid oder eine beliebige Kombination dieser auf, einschließlich mehrschichtiger Stapel. Falls vorhanden, wird das optionale Hartmaskenmaterial unter Anwendung eines herkömmlichen Abscheidungsverfahrens gebildet, welches dem Fachmann wohlbekannt ist, zum Beispiel CVD und PECVD. Alternativ kann das optionale Hartmaskenmaterial durch ein thermisches Verfahren gebildet werden, wie zum Beispiel Oxidation und/oder Nitridierung. Die Dicke des optionalen Hartmaskenmaterials kann in Abhängigkeit von dem genauen verwendeten Hartmaskenmaterial sowie von dem Verfahren, das beim Bilden desselben angewendet wird, variieren. Typischerweise weist das Hartmaskenmaterial eine Dicke von 5 nm bis 200 nm auf, wobei eine Dicke von 10 nm bis 50 nm typischer ist. Das Hartmaskenmaterial wird typischerweise verwendet, wenn das leitfähige Material ein Si-haltiges Material wie Polysilicium oder SiGe ist.
  • Die (nicht dargestellten) Source/Drain-Erweiterungszonen werden unter Anwendung eines beliebigen bekannten Erweiterungs-Ionenimplantationsverfahrens gebildet. Nach der Erweiterungs-Ionenimplantation kann ein Temperverfahren angewendet werden, um die implantierten Erweiterungsionen zu aktivieren. Der optionale Seitenwand-Abstandhalter 24 kann unter Anwendung eines beliebigen bekannten Verfahrens gebildet werden, z. B. der Abscheidung eines Abstandhaltermaterials, gefolgt von einem Ätzverfahren. Typische Abstandhaltermaterialien weisen ein Oxid und/oder ein Nitrid auf. Nach dem Bilden des Abstandhalters werden in einer frei liegenden Fläche der Schichten 14 und 16 am Standbereich des pFET 18 Source/Drain-Schichten 26 gebildet; der pFET 18 dient als Ionenimplantationsmaske.
  • Die Source/Drain-Zonen 26 werden unter Anwendung eines Source/DrainIonenimplantationsverfahrens, gefolgt von einem Temperverfahren, gebildet. In der veranschaulichten speziellen Ausführungsform wird ein Dotierstoff des p-Typs, z. B. B, in die Schichten 14 und 16 implantiert. Wie oben erwähnt, weisen die Source/Drain-Zonen 26 einen abrupten Übergang auf. Da die N- oder C-dotierte Si-Schicht und die darüber liegende SiGe-Kanal-Schicht im Wesentlichen dasselbe Diffusionsvermögen für einen Dotierstoff des p-Typs aufweisen und da die N- oder C-dotierte Si-Schicht die Diffusion des Dotierstoff des p-Typs in das darunter liegende Si-Substrat verzögert, werden abrupte Source/Drain-Übergänge gebildet.
  • In einigen Ausführungsformen können nun Metall-Halbleiter-Legierungs-Kontakte gebildet werden, wobei ein beliebiges Verfahren angewendet wird, mit welchem eine Metall-Halbleiter-Legierung auf einem Halbleitermaterial gebildet werden kann, in einer Ausführungsform können die Metall-Halbleiter-Legierungs-Kontakte unter Anwendung eines Silicidverfahrens gebildet werden. Das Silicidverfahren kann an dem äußeren Rand des Abstandhalters selbstausrichtend sein. Das Silicidverfahren umfasst das Bilden eines Metalls, welches eine Metall-Halbleiter-Legierung bilden kann, wenn es mit einem Halbleitermaterial zur Reaktion gebracht wird. Das Metall, das beim Bilden des Metall-Halbleiter-Legierungs-Kontakts verwendet wird, kann, ohne darauf beschränkt zu sein, Tantal, Titan, Wolfram, Ruthenium, Kobalt, Nickel oder eine beliebige geeignete Kombination jener Materialien umfassen. Eine Diffusionsbarriere, wie z. B. Titannitrid oder Tantalnitrid, kann auf dem Metall gebildet werden. Es wird ein Temperverfahren durchgeführt, welches eine Reaktion zwischen dem Metall und dem darunter liegenden Halbleitermaterial bewirkt, wodurch Metall-Halbleiter-Legierungs-Zonen gebildet werden. Typischerweise wird das Temperverfahren bei einer Temperatur von mindestens 250°C oder höher durchgeführt. Es können am einziger Temperschritt oder mehrere Temperschritte angewendet werden. Jegliches nicht umgesetzte Metall und die optionale Diffusionsbarriere werden entfernt, nachdem das Temperverfahren durchgeführt worden ist. In einigen Ausführungsformen kann ein Metall-Halbleiter-Legierungs-Kontakt direkt auf dem strukturierten leitfähigen Material gebildet werden, wenn keine optionale strukturierte Hartmaske vorhanden ist und das leitfähige Material aus einem Si-haltigen Material zusammengesetzt ist.
  • Es wird nun auf 5 bis 6 Bezug genommen, welche eine andere Ausführungsform der vorliegenden Offenbarung veranschaulichen, in welcher die N- oder C-dotierte Si-Schicht vor dem Bilden der SiGe-Kanal-Schicht gebildet wird. Zunächst wird auf 5 Bezug genommen, welche die Anfangsstruktur der 1 nach dem Bilden einer N- oder C-dotierten Si-Schicht 16 auf oder innerhalb einer oberen Fläche des Si-Substrats 12 gemäß einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht. In einer Ausführungsform der vorliegenden Offenbarung kann die N- oder C-dotierte Si-Schicht 16 direkt auf einer oberen Fläche des Si-Substrats 12 gebildet werden, indem ein beliebiges herkömmliches Verfahren des epitaxialen Anwachsens angewendet wird, wobei eine herkömmliche Si-Vorstufe und eine N-Dotierstoffquelle oder eine C-Dotierstoffquelle verwendet werden. Veranschaulichende Beispiele für eine N-Dotierstoffquelle umfassen Arten auf Ammoniakbasis. Veranschaulichende Beispiele für eine C-Dotierstoffquelle umfassen Methylsilan. Wenn ein epitaxiales Anwachsen angewendet wird, weist die N- oder C-dotierte Si-Schicht 16 dieselbe Kristallorientierung wie das Si-Substrat 12 auf.
  • Alternativ kann die N- oder C-dotierte Si-Schicht 16 unter Anwendung eines Ionenimplantationsverfahrens innerhalb einer oberen Flächenzone des Si-Substrats 12 gebildet werden. Die Bedingungen des Implantationsverfahrens können in Abhängigkeit von dem Ionentyp, d. h. N oder C, der in die obere Zone des Si-Substrats 12 implantiert wird, variieren. Typischerweise kann die Implantation von N oder C in die obere Zone des Si-Substrats 12 mit einer Energie im Bereich von 2 keV bis 10 keV durchgeführt werden, wobei eine Energie von 4 keV bis 7 keV typischer ist. Das N- oder C-Ionenimplantationsverfahren wird typischerweise unter Verwendung einer N- oder C-Dosierung von 1 × 1012 Atome/cm2 bis 5 × 1015 Atome/cm2 durchgeführt, wobei eine Ionendosierung von 1 × 1013 Atome/cm2 bis 5 × 1014 Atome/cm2 typischer ist. Die N- oder C-Ionenimplantation kann in einem einzigen Schritt durchgeführt werden, oder es können mehrere Ionenimpiantationen unter Anwendung derselben oder unterschiedlicher Ionenimplantationsbedingungen eingesetzt werden.
  • Die Dicke der N- oder C-dotierten Si-Schicht 16, die gebildet wird, kann in Abhängigkeit von der Technik variieren, die beim Bilden derselben angewendet wurde. Typischerweise beträgt die Dicke der N- oder C-dotierten Si-Schicht 16, die gebildet wird, 1 nm bis 35 nm, wobei eine Dicke von 15 nm bis 25 nm typischer ist.
  • Die Konzentration des N oder C innerhalb der dotierten Si-Schicht hängt von der Technik ab, die beim Bilden der N- oder C-dotierten Si-Schicht 16 angewendet wird. Zum Beispiel, und wenn eine Ionenimplantation angewendet wird, beträgt die Konzentration des N oder C innerhalb der dotierten Si-Schicht 1 × 1017 Atome/cm3 bis 1 × 1021 Atome/cm3, wobei eine Konzentration des N oder C innerhalb der dotierten Si-Schicht von 5 × 1018 Atome/cm3 bis 1 × 1020 Atome/cm3 typischer ist. Wenn beim Bilden der N- oder C-dotierten Si-Schicht 16 ein Verfahren des epitaxialen Anwachsens angewendet wird, beträgt die Konzentration des N oder C innerhalb der dotierten Si-Schicht 0,01 Atomprozent bis 1 Atomprozent, wobei eine Konzentration des N oder C innerhalb der dotierten Si-Schicht von 0,1 Atomprozent bis 0,5 Atomprozent typischer ist.
  • Es wird nun auf 6 Bezug genommen, welche die Struktur der 5 nach dem Bilden einer SiGe-Kanal-Schicht 14 auf der Fläche der N- oder C-dotierten Si-Schicht 16 veranschaulicht. Die SiGe-Kanal-Schicht 14 wird gebildet, wie oben in der Ausführungsform erwähnt, die in 2 dargestellt ist. In einer Ausführungsform kann die SiGe-Kanal-Schicht 14 nach dem epitaxialen Anwachsen der Schicht 16 auf der oberen Fläche des Si-Substrats 12 ohne Unterbrechen des Vakuums gebildet werden. In einer anderen Ausführungsform wird das Vakuum zwischen dem epitaxialen Anwachsen der Schichten 14 und 16 unterbrochen. Der epitaxial gebildete SiGe-Kanal 14 weist dieselbe Kristallorientierung wie die Schicht 16 auf. In der veranschaulichten Ausführungsform liegt die N- oder C-dotierte Si-Schicht 16 durchgängig unterhalb der SiGe-Kanal-Schicht 14 vor.
  • Es ist zu beobachten, dass in 6 eine Struktur bereitgestellt wird, in welcher die N- oder C-dotierte Si-Schicht 16 (zwischen der SiGe-Kanal-Schicht 14 und dem Si-Substrat 12 angeordnet) ungefähr dieselbe Diffusionsgeschwindigkeit für einen Dotierstoff des p-Typs aufweist wie die darüber liegende SiGe-Kanal-Schicht 14. Da die N- oder C-dotierte Si-Schicht 16 und die darüber liegende SiGe-Kanal-Schicht 14 im Wesentlichen dasselbe Diffusionsvermögen für einen Dotierstoff des p-Typs aufweisen und da die N- oder C-dotierte Si-Schicht 16 eine Diffusion des Dotierstoffs des p-Typs in das darunter liegende Si-Substrat 12 verzögert, können in der Folge abrupte Source/Drain-Übergänge gebildet werden.
  • Die in 6 dargestellte Struktur kann anschließend verarbeitet werden, wie oben beschrieben, so dass sie den pFET 18 innerhalb der dargestellten aktiven Einheitszone angeordnet umfasst. Es können auch, wie oben beschrieben, Source/Drain-Zonen 26 gebildet werden, welche ein abruptes Übergangsprofil aufweisen.
  • Es wird nun auf 7 bis 9 Bezug genommen, welche eine andere Ausführungsform der vorliegenden Offenbarung veranschaulichen. In der in 7 bis 9 veranschaulichten Ausführungsform wird der Gate-Stapel des pFET 18 vor dem Bilden der N- oder C-dotierten Si-Schicht 16' in dem Si-Substrat 12 gebildet. In dieser Ausführungsform wird die N- oder C-dotierte Si-Schicht 16' durch gemeinsames Implantieren von N oder C mit dem Halo-Ion in das Si-Substrat 12 gebildet.
  • Zunächst Bezug nehmend auf 7, ist dort die Struktur der 2 nach dem Bilden des Gate-Stapels des pFET 18 auf der Fläche der SiGe-Kanal-Schicht 14 veranschaulicht. Der Gate-Stapel des pFET 18 (pFET-Gate-Stapel) weist eine Gate-Dielektrikums-Schicht 20 und einen Gate-Leiter 22 auf. Der Gate-Stapel des pFET 18 kann in dieser Ausführungsform unter Anwendung einer der Techniken hergestellt werden, die beim Bilden des Gate-Stapels des pFET 18 erwähnt werden, der in 4 dargestellt ist. Auch sind die Materialien, die Verfahren und die Dicke, die für die Gate-Dielektrikums-Schicht 20 und den Gate-Leiter 22 erwähnt werden, für diese Ausführungsform dieselben wie jene, die oben in der Ausführungsform erwähnt werden, die in 4 veranschaulicht ist.
  • Bezug nehmend nun auf 8, ist dort die Struktur der 7 nach dem Durchführen eines Implantationsschritts veranschaulicht, in welchem N oder C gemeinsam mit einem Halo-Ion in eine obere Zone des Si-Substrats 12 implantiert werden. Der Implantationsschritt kann hierin als Halo-Ionen-Implantation bezeichnet werden, wobei ein Halo-Ion und N oder C gemeinsam in eine obere Zone des Si-Substrats 12 implantiert werden. In 8 ist mit der Bezugszahl 16' die N- oder C-dotierte Si-Schicht (oder -Zone) bezeichnet, welche durch Implantieren von N oder C in eine obere Fläche des Si-Substrats 12 gebildet wird. Aus Gründen der Vereinfachung ist die Halo-Implantationszone in den Zeichnungen nicht speziell dargestellt. Die Stelle der Haloimplantationszone ist dem Fachmann jedoch wohlbekannt. In dieser Ausführungsform, und wie in der 8 dargestellt, liegt die N- oder C-dotierte Si-Schicht 16 teilweise unterhalb der SiGe-Schicht vor.
  • Der Schritt der gemeinsamen Implantation, der in dieser Ausführungsform der vorliegenden Offenbarung angewendet wird, um die in 8 veranschaulichte Struktur bereitzustellen, umfasst die Anwendung eines Haloimplantationsverfahrens, in welchem ein Halo-Ion und N oder C gemeinsam in das Si-Substrat 12 implantiert werden. Das Halo-Ion umfasst ein leitfähiges Fremdstoffion, welches mit dem Halbleitersubstrat identisch ist. Die gemeinsame Implantation des Halo-Ions und des N oder C wird in einem Winkel durchgeführt, der zu einer vertikalen Richtung der Fläche des Si-Substrats 12 geneigt ist. Typischerweise wird die gemeinsame Implantation in einem Winkel von 15° bis 45° zu einer vertikalen Richtung des Si-Substrats 12 durchgeführt, wobei ein Winkel von 20° bis 30° zu einer vertikalen Richtung des Si-Substrats 12 typischer ist.
  • Der Schritt der gemeinsamen Implantation, d. h. die Haloimplantation, wird typischerweise mit einer Energie von 5 keV bis 30 keV durchgeführt, wobei eine Energie von 10 keV bis 20 keV typischer ist. Die Dosierung des N oder C, die in diesem Schritt der gemeinsamen Implantation eingesetzt werden kann, beträgt typischerweise 1 × 1012 Atome/cm2 bis 5 × 1015 Atome/cm2, wobei eine Dosierung von 1 × 1013 Atome/cm2 bis 5 × 1014 Atome/cm2 typischer ist. Die Dosierung des Halo-Ions, das gemeinsam implantiert wird, beträgt typischerweise 5 × 1012 Atome/cm2 bis 1 × 1014 Atome/cm2, wobei eine Dosierung von 1 × 1013 Atome/cm2 bis 5 × 1013 Atome/cm2 typischer ist.
  • Es ist zu beobachten, dass in 8 eine Struktur bereitgestellt wird, in welcher die N- oder C-dotierte Si-Schicht 16 (zwischen der SiGe-Kanal-Schicht 14 und dem Si-Substrat 12 angeordnet) ungefähr dieselbe Diffusionsgeschwindigkeit für einen Dotierstoff des p-Typs aufweist wie die darüber hegende SiGe-Kanal-Schicht 14. Da die N- oder C-dotierte Si-Schicht 16 und die darüber liegende SiGe-Kanal-Schicht 14 im Wesentlichen dasselbe Diffusionsvermögen für einen Dotierstoff des p-Typs aufweisen und da die N- oder C-dotierte Si-Schicht 16 eine Diffusion des Dotierstoffs des p-Typs in das darunter liegende Si-Substrat 12 verzögert, können in der Folge abrupte Source/Drain-Übergänge gebildet werden.
  • 9 ist eine bildliche Darstellung (in Form einer Querschnittsansicht), welche die Struktur der 8 nach dem Bilden eines optionalen Seitenwand Abstandhalters 24 und dem Bilden von Source/Drain-Zonen 26 zeigt. Der optionale Seitenwand-Abstandhalter 24 und die Source/Drain-Zonen 26 können unter Anwendung derselben Hauptverarbeitungsschritte und Materialien gebildet werden, wie sie oben in Bezug auf die Ausführungsform erwähnt werden, die in 1 bis 4 abgebildet ist. Die Source/Drain-Zonen 26 weisen auch in dieser Ausführungsform ein abruptes Übergangsprofil auf. Da die N- oder C-dotierte Si-Schicht im Wesentlichen dasselbe Diffusionsvermögen für einen Dotierstoff des p-Typs, z. B. B, wie die darüber liegende SiGe-Kanal-Schicht aufweist und da die N- oder C-dotierte Si-Schicht eine Diffusion des Dotierstoffs des p-Typs in das darunter liegende Si-Substrat verzögert, werden abrupte Source/Drain-Übergänge gebildet.
  • Obwohl die vorliegende Offenbarung speziell in Bezug auf verschiedene Ausführungsformen dargestellt und beschrieben worden ist, versteht der Fachmann, dass die vorstehenden und andere Veränderungen von Formen und Einzelheiten vorgenommen werden können, ohne von der Idee und vom Umfang der vorliegenden Offenbarung abzuweichen. Die vorliegende Offenbarung soll daher nicht auf die beschriebenen und veranschaulichten genauen Formen und Einzelheiten beschränkt sein, sondern durch den Umfang der anhängenden Patentansprüche bestimmt sein.
  • INDUSTRIELLE ANWENDBARKEIT
  • Die vorliegende Erfindung findet industrielle Anwendbarkeit bei der Entwicklung und bei der Herstellung von Hochleistungs-Halbleiter-Feldeffekttransistor(FET)-Einheiten, die in Chips mit integrierten Schaltungen eingebaut werden, welche in einer großen Vielfalt von elektronischen und elektrischen Vorrichtungen Anwendung finden.

Claims (25)

  1. Verfahren zur Herstellung einer Halbleiterstruktur, aufweisend: Bereitstellen einer Struktur, welche ein Si-Substrat 12, eine N- oder C-dotierte Si-Schicht 16, die auf einer oberen Fläche des Si-Substrats angeordnet ist, und eine SiGe-Kanal-Schicht 14 umfasst, die auf einer oberen Fläche der N- oder C-dotierten Si-Schicht angeordnet ist; Bilden eines pFET-Gate-Stapels 18 auf einer oberen Fläche der SiGe-Kanal-Schicht; und Bilden einer Source-Zone und einer Drain-Zone 26 in einem Abschnitt der SiGe-Schicht, einem Abschnitt der N- oder C-dotierten Si-Schicht 16' und an einem Standbereich des pFET-Gate-Stapels durch Ionenimplantation eines Dotierstoffs des p-Typs, wobei die Source-Zone und die Drain-Zone ein abruptes Übergangsprofil aufweisen.
  2. Verfahren nach Anspruch 1, wobei das Bereitstellen der Struktur das Bilden der SiGe-Schicht auf einer oberen Fläche des Si-Substrats und das anschließende Bilden der N- oder C-dotierten Schicht innerhalb eines oberen Abschnitts des Si-Substrats 12 durch Implantieren von N oder C in die obere Zone 16' des Si-Substrats umfasst.
  3. Verfahren nach Anspruch 1, wobei das Bilden der SiGe-Schicht auf der oberen Fläche des Si-Substrats ein Verfahren des epitaxialen Anwachsens aufweist und die SiGe-Schicht verspannt ist.
  4. Verfahren nach Anspruch 2, wobei das Implantieren von N oder C mit einer Energie im Bereich von 2 keV bis 10 keV unter Verwendung einer Ionendosierung von 1 × 1012 Atome/cm2 bis 5 × 1015 Atome/cm2 durchgeführt wird.
  5. Verfahren nach Anspruch 1, wobei das Bereitstellen der Struktur das Bilden der N- oder C-dotierten Si-Schicht auf einer oberen Fläche des Si-Substrats und das anschließende Bilden der SiGe-Kanal-Schicht 14 auf einer oberen Fläche der N- oder C-dotierten Si-Schicht umfasst.
  6. Verfahren nach Anspruch 5, wobei sowohl das Bilden der N- oder C-dotierten Si-Schicht als auch das Bilden der SiGe-Kanal-Schicht ein Verfahren des epitaxialen Anwachsens umfasst.
  7. Verfahren nach Anspruch 6, wobei während des Bildens der N- oder C-dotierten Si-Schicht und des Bildens der SiGe-Kanal-Schicht das Vakuum aufrechterhalten wird.
  8. Verfahren nach Anspruch 1, wobei das Bereitstellen der Struktur das Bilden der N- oder C-dotierten Si-Schicht innerhalb einer oberen Zone des Si-Substrats und das anschließende Bilden der SiGe-Kanal-Schicht auf einer oberen Fläche der N- oder C-dotierten Si-Schicht 16 umfasst.
  9. Verfahren nach Anspruch 8, wobei das Bilden der N- oder C-dotierten Si-Schicht die Ionenimplantation von N oder C in die obere Zone des Si-Substrats umfasst.
  10. Verfahren nach Anspruch 9, wobei das Implantieren von N oder C mit einer Energie im Bereich von 2 keV bis 10 keV unter Verwendung einer Ionendosierung von 1 × 1012 Atome/cm2 bis 5 × 1015 Atome/cm2 durchgeführt wird.
  11. Verfahren nach Anspruch 8, wobei das Bilden der SiGe-Kanal-Schicht ein Verfahren des epitaxialen Anwachsens aufweist.
  12. Verfahren zum Bilden einer Halbleiterstruktur, aufweisend: Bereitstellen einer Struktur, welche eine SiGe-Kanal-Schicht 14 aufweist, die auf einer Fläche des Substrats 12 angeordnet ist; Bilden eines pFET-Gate-Stapels auf einem Abschnitt der SiGe-Kanal-Schicht; Durchführen eines Halo-Ionen-Implantationsverfahrens, bei welchem N oder C gemeinsam mit einem Halo-Ion implantiert werden, um eine N- oder C-dotierte Si-Schicht 16' an einer oberen Zone des Si-Substrats und an einer Standfläche des pFET-Gate-Stapels zu bilden; und Bilden einer Source-Zone und einer Drain-Zone 26 in einem Abschnitt der SiGe-Schicht 14, einem Abschnitt der N- oder C-dotierten Si-Schicht 16' und an einer Standfläche des pFET-Gate-Stapels durch Ionenimplantation eines Dotierstoffs des p-Typs, wobei die Source-Zone und die Drain-Zone 26 ein abruptes Übergangsprofil aufweisen.
  13. Verfahren nach Anspruch 12, wobei das Bereitstellen der Struktur das epitaxiale Anwachsen der SiGe-Kanal-Schicht auf der Fläche des Si-Substrats umfasst.
  14. Verfahren nach Anspruch 12, wobei die Haloimplantation in einem Winkel von 15° bis 45° zu einer vertikalen Richtung des Si-Substrats durchgeführt wird.
  15. Verfahren nach Anspruch 12, wobei die Haloimplantation mit einer Energie von 5 keV bis 30 keV durchgeführt wird.
  16. Verfahren nach Anspruch 12, wobei die Haloimplantation eine N- oder C-Dosierung von Atome/cm2 bis 1 × 1012 Atome/cm2 und eine Halo-Ionen-Dosierung von 5 × 1012 Atome/cm2 bis 1 × 1014 Atome/cm2 umfasst.
  17. Halbleiterstruktur, aufweisend: ein Si-Substrat 12, eine N- oder C-dotierte Si-Schicht, welche auf einer oberen Fläche des Si-Substrats angeordnet ist, eine SiGe-Kanal-Schicht 14, welche auf einer oberen Fläche der N- oder C-dotierten Si-Schicht angeordnet ist, einen pFET-Gate-Stapel, welcher auf einer oberen Fläche der SiGe-Kanal-Schicht angeordnet ist, und eine Source-Zone und eine Drain-Zone 26, von denen jede innerhalb eines Abschnitts der SiGe-Schicht, eines Abschnitts der N- oder C-dotierten Si-Schicht und an einem Standbereich des pFET-Gate-Stapels angeordnet ist und von denen jede einen abrupten Übergang aufweist.
  18. Halbleiterstruktur nach Anspruch 17, wobei die N- oder C-dotierte Si-Schicht eine epitaxiale N- oder C-dotierte Si-Schicht ist.
  19. Halbleiterstruktur nach Anspruch 17, wobei die SiGe-Kanal-Schicht eine epitaxiale SiGe-Kanal-Schicht ist.
  20. Halbleiterstruktur nach Anspruch 17, wobei die SiGe-Kanal-Schicht verspannt ist.
  21. Halbleiterstruktur nach Anspruch 17, wobei die N- oder C-dotierte Si-Schicht Si:N aufweist.
  22. Halbleiterstruktur nach Anspruch 17, wobei die N- oder C-dotierte Si-Schicht Si:C aufweist.
  23. Halbleiterstruktur nach Anspruch 17, wobei die N- oder C-dotierte Si-Schicht durchgängig unterhalb der SiGe-Kanal-Schicht vorliegt.
  24. Halbleiterstruktur nach Anspruch 17, wobei die N- oder C-dotierte Schicht teilweise unterhalb der SiGe-Schicht vorliegt.
  25. Halbleiterstruktur nach Anspruch 17, wobei der Gate-Stapel aus einer Gate-Dielektrikums-Schicht 20 besteht, welche von einer Gate-Leiter-Schicht 22 überlagert ist.
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