DE102006030647B4 - Verfahren zum Herstellen eines Halbleiterbauelements - Google Patents

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Abstract

Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren folgendes umfasst: Ausbilden einer amorphen Schicht (105) über einem Substrat (101); Ausbilden einer Stressorschicht (120) mit einer ersten Verspannung über der amorphen Schicht (105); Relaxieren der ersten Verspannung in einem Abschnitt der Stressorschicht (120) auf eine zweite Verspannung; Rekristallisieren der amorphen Schicht (105), während die Stressorschicht (120) über der amorphen Schicht (105) angeordnet ist, wodurch eine rekristallisierte Schicht (101A) ausgebildet wird; und Ausbilden eines Gatestapels (220, 222) über der rekristallisierten Schicht (101A).

Description

  • Die vorliegende Erfindung betrifft allgemein Verfahren zum Herstellen eines Halbleiterbauelements und insbesondere Verfahren zum Modulieren von Verspannungen in Transistoren um die Leistung zu verbessern.
  • Halbleiterbauelemente werden in einer großen Anzahl elektronischer Einrichtungen wie etwa Computern, Mobiltelefonen und anderen verwendet. Eines der Ziele der Halbleiterindustrie besteht darin, die Größe weiter zu reduzieren und die Geschwindigkeit individueller Bauelemente weiter zu erhöhen. Kleinere Bauelemente können mit höheren Geschwindigkeiten arbeiten, da der physische Abstand zwischen Komponenten kleiner ist. Außerdem ersetzen Materialien mit höherer Leitfähigkeit wie etwa Kupfer Materialien mit niedrigerer Leitfähigkeit wie etwa Aluminium. Eine weitere Herausforderung besteht in der Erhöhung der Mobilität von Halbleiterträgern wie etwa Elektronen und Löchern.
  • Eine Technik zur Verbesserung der Transistorleistung besteht darin, das Halbleiterkristallgitter in der Nähe des Ladungsträgerkanalgebiets zu verformen (d. h. zu verzerren). Auf verformtem Silizium aufgebaute Transistoren weisen beispielsweise eine größere Ladungsträgermobilität auf als jene, die unter Verwendung herkömmlicher Substrate hergestellt werden. Eine Technik zum Verformen von Silizium besteht darin, eine Schicht aus Germanium oder Siliziumgermanium bereitzustellen. Eine dünne Schicht aus Silizium kann über der germaniumhaltigen Schicht aufgewachsen werden. Da das Germaniumkristallgitter größer ist als Silizium, erzeugt die germaniumhaltige Schicht eine Verspannung durch die Gitterfehlanpassung in benachbarten Schichten. Strained-Channel-Transistoren (Transistoren mit verspanntem Kanal) können dann in der verspannten Siliziumschicht ausgebildet werden.
  • Eine weitere Technik besteht darin, über dem Transistor eine Stressorschicht bereitzustellen. Varianten von Stressorschichten können verwendet werden, um die Mobilität und Leistung von Bauelementen zu erhöhen. Für eine Verspannung bzw. einen Stress können beispielsweise eine Kontaktätzstoppschicht (CESL), einzelne Schichten, Dualschichten, Verspannungsspeichertransferschichten und STI-Liner sorgen. Die meisten dieser Techniken verwenden Nitridschichten, um Zug- und Druckverspannungen bzw. -beanspruchungen bereitzustellen.
  • Ein Nachteil von auf Transistorstrukturen abgeschiedenen Stressorschichten besteht darin, dass die Entfernung zwischen dem Stressor und dem Transistorkanal die ausgeübte Beanspruchung teilweise entlastet. Außerdem und insbesondere bei kleinen Bauelementen reduzieren die Stressorschicht durchdringende Kontaktlöcher die Gesamtfläche der Stressorschicht, wodurch die Leistungsverbesserung reduziert wird.
  • Aus der Druckschrift Chien-Hao Chen u. a.: „Stress Memorization Technique”, in: Symp.VLSI Techn., 2004, S. 56–57 ist ein Verfahren bekannt, bei dem eine Kanalverspannung indirekt durch eine nachträglich verspannte Gate-Elektrode erzeugt wird. Genauer gesagt wird bei diesem Verfahren die Gate-Elektrode eines NMOS-Transistors amorphisiert, eine Stressorschicht über der Gate-Elektrode aufgebracht und das amorphe Gate-Material anschließend rekristallisiert. Auch bei diesem Verfahren ist aufgrund des Abstandes zwischen dem Stressor und dem Kanalgebiet die erzielbare Verspannung im Kanalgebiet eingeschränkt.
  • Folglich ist es Aufgabe der Erfindung verbesserte Verfahren zum Erzeugen einer leistungsverbessernden Beanspruchung in Halbleiterbauelementen anzugeben.
  • Diese Aufgabe wird gelöst durch die Maßnahmen der Verfahren gemäß Patentanspruch 1 bzw. Patentanspruch 10.
  • Hinsichtlich eines ersten erfindungsgemäßen Verfahrens wird die Aufgabe insbesondere durch ein Verfahren zum Herstellen eines Halbleiterbauelements gelöst, bei dem eine amorphe Schicht über einem Substrat ausgebildet wird und eine Stressorschicht mit einer ersten Verspannung über der amorphen Schicht ausgebildet wird. Die erste Verspannung wird in einem Abschnitt der Stressorschicht auf eine zweite Verspannung relaxiert und die amorphe Schicht wird rekristallisiert, während die Stressorschicht über der amorphen Schicht angeordnet ist, wodurch eine rekristallisierte Schicht ausgebildet wird. Über der rekristallisierten Schicht wird ein Gatestapel ausgebildet.
  • Beispielsweise wird ein Halbleiterherstellungsverfahren bereitgestellt, das das Ausbilden eines verspannten Kanalgebiets in Halbleiterbauelementen umfasst. Eine Stressorschicht wird über einem amorphen Abschnitt des Halbleiterbauelements in einem Zwischenstadium der Herstellung ausgebildet. Das Bauelement wird maskiert und die Verspannung in einem Abschnitt der Stressorschicht wird relaxiert. Durch Rekristallisierung des amorphen Abschnitts des Zwischenbauelements wird Beanspruchung von dem Stressor auf das Substrat übertragen. Mindestens ein Teil der Beanspruchung bleibt durch die nachfolgende Bauelementherstellung in dem Substrat, wodurch die Leistung des fertiggestellten Bauelements verbessert wird.
  • Hinsichtlich eines zweiten erfindungsgemäßen Verfahrens wird die Aufgabe insbesondere durch ein Verfahren zum Herstellen eines Halbleiterbauelements gelöst, bei dem eine amorphe Schicht über einem Substrat ausgebildet wird und eine erste Stressorschicht über einem ersten Abschnitt der amorphen Schicht ausgebildet wird, wobei die erste Stressorschicht eine erste intrinsische Verspannung aufweist, die eine Druckverspannung oder eine Zugverspannung ist. Eine zweite Stressorschicht wird über einem zweiten Abschnitt der amorphen Schicht ausgebildet, wobei die zweite Stressorschicht eine zweite intrinsische Verspannung aufweist, die von der ersten intrinsischen Verspannung verschieden ist. Die amorphe Schicht wird rekristallisiert, während die erste Stressorschicht und die zweite Stressorschicht über der amorphen Schicht angeordnet sind, wodurch eine rekristallisierte Schicht ausgebildet wird. Ein Gatestapel wird über der rekristallisierten Schicht ausgebildet.
  • Beispielsweise wird eine Zugstressorschicht über einem ersten Abschnitt des Bauelements ausgebildet und eine Druckstressorschicht über einem zweiten Abschnitt. Eine Zugstressorschicht bildet einen Druckkanal in einem PMOS-Bauelement, und ein Druckstressor bildet einen Zugkanal in einem NMOS-Bauelement.
  • In den Unteransprüchen sind weitere vorteilhafte Ausführungsbeispiele der Erfindung gekennzeichnet.
  • Die Erfindung ermöglicht wird ein Halbleiterbauelement bereitzustellen, das ein Substrat umfasst, wobei das Substrat eine erste Schicht und eine rekristallisierte Schicht auf der ersten Schicht umfasst. Bevorzugt weist die erste Schicht eine erste intrinsische Verspannung und die rekristallisierte Schicht eine zweite intrinsische Verspannung auf, die von der ersten intrinsischen Verspannung verschieden sein kann. Insbesondere beinhaltet das Halbleiterbauelement weiterhin einen in der rekristallisierten Schicht ausgebildeten Transistor, wobei der Transistor ein Sourcegebiet, ein Draingebiet und einen Ladungsträgerkanal zwischen dem Source- und Draingebiet umfasst. Vorzugsweise ist die zweite intrinsische Verspannung im Wesentlichen parallel zu dem Ladungsträgerkanal ausgerichtet.
  • Beispielsweise umfasst der Transistor einen n-Kanal-Transistor und die zweite intrinsische Verspannung ist eine Zugverspannung. Alternativ umfasst der Transistor einen p-Kanal-Transistor und die zweite intrinsische Verspannung ist eine Druckverspannung.
  • Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher beschrieben. Es zeigen:
  • 1 eine Schnittansicht eines Halbleitersubstrats, die das Konvertieren eines Abschnitts des Halbleitersubstrats in eine amorphe Schicht gemäß einem ersten Ausführungsbeispiel des ersten erfindungsgemäßen Verfahrens veranschaulicht;
  • 2 das Ausbilden einer Stressorschicht über der amorphen Schicht;
  • 3 die Relaxation einer Verspannung in einem Abschnitt der Stressorschicht;
  • 4 die STI-Ausbildung in der Struktur von 3;
  • 5 die Rekristallisierung der amorphen Schicht;
  • 6 die Planarisierung der Struktur von 5;
  • 7 ein gemäß des ersten Ausführungsbeispiels des ersten Verfahrens ausgebildetes CMOS-Bauelement und
  • 8–11 ein zweites Ausführungsbeispiel zur Veranschaulichung des zweiten erfindungsgemäßen Verfahrens, das die Verwendung von zwei Stressorschichten zum Ausbilden von Zug- und Druckverspannung in einem Halbleiterbauelement umfasst.
  • Sofern nicht etwas anderes angegeben ist, beziehen sich entsprechende Zahlen und Symbole in verschiedenen Figuren im Allgemeinen auf entsprechende Teile. Die Figuren sind so gezeichnet, dass die relevanten Aspekte der bevorzugten Ausführungsform klar veranschaulicht werden, und sie sind nicht notwendigerweise maßstabsgetreu gezeichnet. Um bestimmte Ausführungsformen klar zu veranschaulichen, kann auf ein Bezugszeichen ein Buchstabe folgen, der Variationen der gleichen Struktur, des gleichen Materials oder des gleichen Prozess-Schritts angibt.
  • Die Erfindung wird nun in Bezug auf bevorzugte Ausführungsformen in einem spezifischen Kontext, nämlich n-Kanal- und p-Kanal-Transistoren in einem CMOS-Bauelement beschrieben. Ausführungsformen der vorliegenden Erfindung können jedoch auch auf andere Halbleiter- oder IC-Anwendungen angewendet werden, wo ein oder mehrere Transistoren mit einer vertieften Gateelektrode verwendet werden. Man beachte, dass die veranschaulichenden Ausführungsformen nur ein PMOS-Bauelement und ein NMOS-Bauelement enthalten. Es gibt jedoch in der Regel viele (Tausende oder Millionen) von PMOS- und NMOS-Bauelementen, die während jedes der hier beschriebenen Herstellungsprozesse auf einem Halbleitersubstrat ausgebildet werden.
  • Mit Bezug auf 1 wird eine Schnittansicht eines Halbleitersubstrats 101 zur Veranschaulichung eines ersten erfindungsgemäßen Verfahrens gemäß einem ersten Ausführungsbeispiel dargestellt. Das Substrat 101 enthält z. B. Silizium oder andere Halbleitermaterialien. Das Substrat 101 kann ein einkristallines Siliziumsubstrat oder eine einkristalline Siliziumschicht über einem anderen Halbleiter (z. B. Si, SiGe, SiC) oder einen Isolator (z. B. ein Silizium-auf-Isolator- oder SOI-Substrat) umfassen. Verbund- oder Legierungshalbleiter wie etwa GaAs, InP, SiGe oder SiC (als Beispiele) können anstelle von Silizium verwendet werden. Wie für Halbleitermaterialien typisch ist, ist das Substrat 101 im Allgemeinen nicht verspannungsfrei; es kann deshalb eine intrinsische Verspannung aufweisen, die entweder eine Drucksverspannung oder eine Zugverspannung sein kann.
  • Über dem Substrat 101 ist eine Padoxidschicht 110 ausgebildet. Die Padoxidschicht 110 ist bevorzugt etwa 5 nm (Nanometer) dickes Siliziumdioxid und kann durch thermische Oxidation ausgebildet sein.
  • Nach dem Ausbilden der Padoxidschicht 110 wird ein Teil des Substrats 101 in eine amorphe Schicht 105 konvertiert. Die amorphe Schicht 105 wird bevorzugt durch Unterbrechen eines Abschnitts des Kristallgitters des Substrats 101 in der Nähe seines Oberflächengebiets ausgebildet, das heißt das Gebiet neben der Padoxidschicht 110. Dieser Prozess, der als Amorphisierung bezeichnet werden kann, wird bewerkstelligt unter Verwendung einer Ionenimplantierung 115, bevorzugt unter Verwendung von Germanium bei etwa 1E14 bis 1E15 cm2 bei etwa 20 bis 40 keV. Die amorphe Schicht 105 beträgt bevorzugt etwa 20 bis 50 nm. Die amorphe Schicht 105 kann auch als Verspannungsübertragungsschicht bezeichnet werden. Wie aus der nachfolgenden Erörterung in Verbindung mit bevorzugten Ausführungsformen der Erfindung hervorgehen wird, zählen zu den Funktionen der amorphen Schicht 105 das Übertragen einer intrinsischen Verspannung von einer Stressorschicht auf das Substrat 101.
  • Nunmehr unter Bezugnahme auf 2 ist über der Padoxidschicht 110 eine Stressorschicht 120 ausgebildet, die bevorzugt gleichzeitig als ein Padnitrid verwendet wird. Die Stressorschicht 120 umfasst bevorzugt Siliziumnitrid, das mit einer intrinsischen Zug- oder Druckverspannung abgeschieden werden kann durch Einstellen der Stöchiometrie des Materials und/oder der Prozessbedingungen, unter denen der Film abgeschieden wird. Bevorzugt ist die Stressorschicht 120 eine über PECVD abgeschiedene Siliziumnitridschicht mit einer Dicke zwischen etwa 50 und 150 nm, wenngleich die Stressorschicht 120 andere Materialien und Dicken aufweisen kann.
  • Nunmehr unter Bezugnahme auf 3 wird unter Verwendung eines Fotolacks 125 die Struktur von 2 maskiert, um ein erstes Gebiet 130 und ein zweites Gebiet 135 auszubilden. Eine Relaxationsimplantierung 140 wird durchgeführt, um die Verspannung in der Stressorschicht 120 zu modulieren. Die Relaxationsimplantierung 140 modifiziert die Stressorschicht 120 selektiv in dem zweiten Gebiet 135 durch Aufbrechen chemischer Bindungen und/oder durch Justieren der Zusammensetzung. Die Implantierungsbedingungen können jene umfassen, die bei der oben beschriebenen Amorphisierungsimplantierung verwendet werden, zum Beispiel eine Germaniumimplantierung. Die Relaxationsimplantierung 140 entspannt bevorzugt die Verspannung innerhalb der Stressorschicht 120; Implantierungen, die den Stress erhöhen, können in Beispielen Anwendung finden, die nicht vom Wortlaut der Ansprüche umfasst sind.
  • Wie angemerkt enthält die Struktur von 3 das erste Gebiet 130 und das zweite Gebiet 135. Durch die Relaxationsimplantierung 140 wird die Größe der Verspannung innerhalb des zweiten Gebiets 135 relativ zur Größe der Verspannung innerhalb des ersten Gebiets 130 reduziert. Beispielsweise ist eine Stressorschicht 120, die anfänglich eine gleichförmige Verteilung einer Zugverspannung (tensiler Stress) aufweist, nach der Relaxationsimplantierung 140 in dem zweiten Gebiet 135 weniger tensil. Analog ist eine Stressorschicht 120, die anfänglich eine gleichförmige Verteilung einer Druckverspannung (kompressiver Stress) aufweist, nach der Relaxationsimplantierung 140 in dem zweiten Gebiet 135 weniger kompressiv.
  • Bei Ausführungsformen der Erfindung kann eine Stressorschicht 120 wie abgeschieden eine intrinsische Verspannung mit einem Betrag von bis zu oder mehr als etwa 3 GPa aufweisen, während die relaxierte Verspannung bevorzugt viel geringer ist. Bevorzugt beträgt die Verspannung wie abgeschieden in der Stressorschicht 120 etwa 1 bis 1,6 GPa in einer Zugschicht und etwa 2 bis 3 GPa in einer Druckschicht. Nach der Relaxationsimplantierung 140 beträgt der Betrag der intrinsischen Verspannung in der Stressorschicht 120 bevorzugt weniger als etwa 100 MPa. Alternativ können auch andere Beträge für die Verspannungen verwendet werden.
  • Als nächstes werden, wie in 4 gezeigt, nach dem Entfernen des Fotolacks 125 mehrere Isolationsgräben 145, bevorzugt Gebiete mit flacher Grabenisolation, durch die Stressorschicht 120, die Padoxidschicht 110 und die amorphe Schicht 105 hindurch und in die Oberfläche des Substrats 101 ausgebildet. Bevorzugt werden die Isolationsgräben 145 bis in eine Tiefe zwischen etwa 300 nm und 500 nm ausgebildet.
  • Die Isolationsgräben 145 werden mit einem Grabenfüllmaterial 150 gefüllt, das ein Oxid wie etwa Siliziumdioxid umfassen kann. Beispielsweise wird das Oxid unter Verwendung eines HDP-(hochdichtes Plasma)-Prozesses abgeschieden. Beispielsweise kann das Oxid durch Prozesse auf Basis der Zerlegung von Tetraethyloxysilan (TEOS) abgeschieden werden. Alternativ können andere Materialien verwendet werden. Beispielsweise kann ein Grabenfüllmaterial amorphes oder polykristallines (dotiertes oder undotiertes) Silizium oder ein Nitrid wie etwa Siliziumnitrid sein. Beispielsweise können Seitenwände des Grabens einen nicht dargestellten Liner enthalten. Beispielsweise kann ein nicht gezeigter Oxid- und/oder Nitridliner zwischen dem Grabenfüllmaterial und dem das Substrat 101 umfassenden Material ausgebildet sein. Es sind auch andere isolierende Techniken möglich (z. B. Feldoxid oder tiefe Grabenisolationen).
  • Bei den Ausführungsbeispielen der Erfindung wird Verspannung von der Stressorschicht 120 auf die darunterliegenden Schichten übertragen, d. h. die Padoxidschicht 110, die amorphe Schicht 105 und das Substrat 101. Bei den Ausführungsbeispielen der Erfindung ist die Art der Verspannunginnerhaib der amorphen Schicht 105 der Verspannung in der Stressorschicht 120 entgegengesetzt. Beispielsweise wird eine Zugstressorschicht 120 im Allgemeinen innerhalb einer darunterliegenden amorphen Schicht 105 eine Druckbeanspruchung induzieren, während eine Druckstressorschicht 120 in einer darunterliegenden amorphen Schicht 105 eine Zugbeanspruchung erzeugen wird.
  • Nach der Relaxationsimplantierung 140 erfolgt vorzugsweise ein Bearbeitungsschritt, der eine Rekristallisierung der amorphen Schicht 110 verursacht. Dieser bevorzugte Schritt produziert eine rekristallisierte Schicht 101A, wie in 5 dargestellt. Während der Rekristallisierung schreitet das Kornwachstum bevorzugt von der Innenseite des Substrats 101 nach außen voran. Deshalb weist die rekristallisierte Schicht 101A vorzugsweise die gleiche Kristallorientierung wie das Substrat 101 auf und ist perfekt auf das Substrat ausgerichtet. Da die rekristallisierte Schicht 101A unter Bedingungen hoher Verspannung ausgebildet wird, bleibt die intrinsische Verspannung in der rekristallisierten Schicht 101A selbst nach Entfernen der Stressorschicht 120 hoch. Das Rekristallisieren der amorphen Schicht 105 erfolgt mit einer Wärmebehandlung wie etwa einem RTP-(rapid thermal process)-Spike-Anneal bei etwa 1000 bis 1100°C für etwa 1 Sekunde oder länger.
  • Nach dem Abschluss des Rekristallisierungsprozesses und dem Füllen des flachen Grabens einschließlich CMP werden die Stressorschicht 120 und die Padoxidschicht 110 bevorzugt durch Nassätzen entfernt, wodurch die in 6 dargestellte Struktur entsteht. Weiter dargestellt ist der rekristallisierte Abschnitt des Substrats 101A. Nach dem Ausbilden der Struktur von 6 ergibt eine weitere Bearbeitung ein geeignetes Halbleiterbauelement mit einer Verteilung der Verspannung zum Verbessern der Bauelementleistung.
  • 7 zeigt die Struktur von 6 gemäß dem ersten Ausführungsbeispiel nach weiterer Bearbeitung, um ein CMOS-Bauelement auszubilden. In dem ersten Gebiet 130 ist ein PFET und in dem zweiten Gebiet 135 ein NFET ausgebildet. Dies umfasst das Ausbilden eines ersten aktiven Bereichs 204 und eines zweiten aktiven Bereichs 206 innerhalb des Substrats 101. In dem CMOS-Beispiel, das beschrieben wird, wird ein p-Kanal-Transistor (PMOS) in dem ersten aktiven Bereich 204 und ein n-Kanal-Transistor (NMOS) in dem zweiten aktiven Bereich 206 ausgebildet. Als solcher ist der erste aktive Bereich 204 schwach mit Dotierstoffen vom n-Typ und der zweite aktive Bereich 206 schwach mit Dotierstoffen vom p-Typ dotiert. Alternativ können andere Bauelemente ausgebildet werden. Beispielsweise können in aktiven Bereichen ähnlich 204 und 206 andere NMOS-Transistoren, andere PMOS-Transistoren, Bipolartransistoren, Dioden, Kondensatoren, Widerstände und andere Bauelemente ausgebildet werden.
  • Wie in 7 gezeigt sind das erste Gebiet 204 und das zweite Gebiet 206 durch in dem Substrat 101 ausgebildete Isolationsgebiete wie etwa ein STI-Gebiet 145 getrennt. Das STI-Gebiet 145 ist mit einem Grabenfüllmaterial gefüllt, das ein Oxid wie etwa Siliziumdioxid umfassen kann. Beispielsweise wird das Oxid unter Verwendung eines HDP-Prozesses abgeschieden. Beispielsweise kann das Oxid durch die Zerlegung von Tetraethyloxysilan (TEOS) abgeschieden werden. Alternativ können andere Materialien verwendet werden. Beispielsweise kann ein Grabenfüllmaterial amorphes oder polykristallines (dotiertes oder undotiertes) Silizium oder ein Nitrid wie etwa Siliziumnitrid sein. Beispielsweise können Seitenwände des Grabens des STI-Gebiets 145 einen nicht dargestellten Liner enthalten. Beispielsweise kann ein nicht gezeigter Oxid- und/oder Nitridliner zwischen dem Grabenfüllmaterial und dem das Substrat 101 umfassenden Material ausgebildet sein. Es sind auch andere isolierende Techniken möglich (z. B. Feldoxid oder tiefe Grabenisolationen).
  • Die NFET-Bauelemente 218 und die PFET-Bauelemente 216 enthalten ein Gatedielektrikum 220, das ein Oxid (z. B. SiO2), ein Nitrid (z. B. Si3N4) oder eine Kombination aus Oxid und Nitrid (z. B. SiN, Oxid-Nitrid-Oxid-Sequenz) umfasst. Alternativ wird als das Gatedielektrikum 220 ein dielektrisches Material mit einem hohen k-Wert bzw. einer Dielektrizitätskonstante von etwa 5,0 oder darüber verwendet. Zu geeigneten Materialien mit einem hohen k-Wert zählen HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitride davon, SixNy, SiON, HfAlOx, HfAlOxN1-x-y, ZrAlOx, ZrAlOxNy, SiAlOx, SiAlOxN1-x-y, HfSiAlOx, HfSiAlOxNy, ZrSiAlOx, ZrSiAlOxNy, Kombinationen davon oder Kombinationen davon mit SiO2 (als Beispiele). Alternativ kann das Gatedielektrikum 220 andere isolierende Materialien mit einem hohen k-Wert oder andere dielektrische Materialien umfassen. Das Gatedielektrikum 220 kann eine einzelne Schicht aus Material umfassen, oder alternativ kann das Gatedielektrikum 220 zwei oder mehr Schichten umfassen.
  • Bei einem Beispiel kann das Gatedielektrikum 220 ein thermisch aufgewachsenes Gateoxid sein. Das Gatedielektrikum 220 kann auch durch chemische Dampfabscheidung (CVD), metallorganische chemische Dampfabscheidung (MOCVD), physikalische Dampfabscheidung (PVD) oder Strahldampfabscheidung (JVD) abgeschieden werden (als Beispiele). Das Gatedielektrikum 220 umfasst bevorzugt eine Dicke von beispielsweise etwa 1 nm bis etwa 6 nm, obwohl alternativ das Gatedielektrikum 220 andere Abmessungen wie etwa 8 nm oder weniger umfassen kann (als Beispiele).
  • Der p-Kanal-Transistor 216 und der n-Kanal-Transistor 218 enthalten bevorzugt weiterhin Gateelektroden 222. Die Gateelektrode 222 umfasst bevorzugt ein Halbleitermaterial wie etwa Polysilizium oder amorphes Silizium, obwohl alternativ andere Halbleitermaterialien für die Gateelektrode 222 verwendet werden können. Alternativ kann die Gateelektrode 222 Polysilizium, TiN, HfN, TaN, W, Al, Ru, RuTa, TaSiN, NiSix, CoSi, TiSi, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, Boride von Ti, Phosphide von Ti oder Antimonide von Ti, Hf, Zr, TiAlN, Mo, MON, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, ein teilweise silizidiertes Gatematerial, ein vollständig silizidiertes Gatematerial (FUSI), andere Metalle und/oder Kombinationen davon umfassen (als Beispiele). Beispielsweise umfasst die Gateelektrode 222 eine unter einer Silizidschicht (z. B. Titansilizid, Nickelsilizid, Tantalsilizid, Kobaltsilizid, Platinsilizid) liegende dotierte Polysiliziumschicht. Eine Gateelektrode 222 mit einer Dicke zwischen etwa 100 nm und 200 nm kann unter Verwendung von CVD, PVD, ALD oder anderen Abscheidungstechniken abgeschieden werden.
  • Nach der Ausbildung der Gateelektroden können schwach dotierte Source-/Draingebiete 224 implantiert werden, wobei die Gateelektrode 222 als Maske verwendet wird. Andere Implantierungen (z. B. Pocket Implants, Halo Implants oder doppeltdiffundierte Gebiete) können ebenfalls wie gewünscht ausgeführt werden.
  • An den Seitenwänden der Gateelektrode 222 können Abstandshalter 226 ausgebildet werden, die ein isolierendes Material wie etwa ein Oxid und/oder ein Nitrid umfassen. Die Abstandshalter 226 werden in der Regel durch die Abscheidung einer konformen Schicht gefolgt von einer anisotropen Ätzung gebildet. Der Prozess kann gegebenenfalls für mehrere Schichten wiederholt werden. Source-/Draingebiete 228 können in freigelegten Oberflächen der n-Mulde und p-Mulde ausgebildet werden. Bevorzugt werden Ionen (z. B. Bor für den PMOS-Transistor 216 und Arsen und/oder Phosphor für den NMOS-Transistor 218) gemäß herkömmlicher Verfahren implantiert.
  • Wenngleich dies nicht gezeigt ist, versteht sich, dass über den Transistoren 216 und 218 eine ILD-(Zwischenschichtdielektrikum)-Schicht ausgebildet wird. Geeignete ILD-Schichten enthalten Materialien wie etwa dotiertes Glas (BPSG, PSG, BSG), Organo-Silikatglas (OSG), fluoriertes Silikatglas (FSG), Aufschleuderglas (SOG), Siliziumnitrid und PE-Plasmaverstärktes Tetraethoxysilan (TEOS) (als Beispiele). In der Regel werden durch das Zwischenschichtdielektrikum hindurch nicht gezeigte Gateelektroden- und Source-/Drainelektrodenkontakte ausgebildet. Metallisierungsschichten, die die verschiedenen Komponenten miteinander verbinden, sind ebenfalls in dem Chip enthalten, der Einfachheit halber aber nicht dargestellt.
  • Beispielsweise ist zwischen den Source-/Draingebieten 228 des p-Kanal-Transistors 216 und des n-Kanal-Transistors 218 ein verspanntes Kanalgebiet 301, 302 enthalten. Wie oben angemerkt haben NMOS- und PMOS-Bauelemente präzise Anforderungen hinsichtlich der Verspannung/Beanspruchung zum Verbessern der Leistung. Eine Zugverspannung des Kanals ist am effektivsten für NMOS-Bauelemente, während eine Druckverspannung des Kanals am effektivsten für PMOS-Bauelemente ist. Deshalb ist das verspannte Kanalgebiet 301 des p-Kanal-Transistors 216 bevorzugt kompressiv. Um jedoch nicht die Leistung des NMOS-Bauelements zu verschlechtern, ist das verspannte Kanalgebiet 302 des n-Kanal-Transistors 218 bevorzugt weniger kompressiv gemäß dem ersten Ausführungsbeispiel. Weiter in Übereinstimmung mit bevorzugten Ausführungsformen ist die Verspannung in den Kanalgebieten im Wesentlichen parallel zwischen den Source-/Draingebieten ausgerichtet.
  • Zusammenfassend wird ein Verfahren zum Ausbilden eines verspannten Kanalgebiets in Halbleiterbauelementen bereitgestellt. Das Verfahren beinhaltet das Ausbilden einer Stressorschicht über einem amorphen Abschnitt des Halbleiterbauelements in einem Zwischenstadium der Herstellung. Das Bauelement wird maskiert und die Verspannung in einem Abschnitt der Stressorschicht wird relaxiert. Durch Rekristallisieren des amorphen Abschnitts des Zwischenbauelements wird Beanspruchung von dem Stressor auf das Substrat übertragen. Mindestens ein Teil der Beanspruchung bleibt während der nachfolgenden Bauelementherstellung in dem Substrat, wodurch die Leistung des fertiggestellten Bauelements verbessert wird.
  • Das oben angegebene veranschaulichende Ausführungsbeispiel beschreibt ausdrücklich nur eine einzelne Stressorschicht. Alternativ können jedoch mehrere Stressorschichten und/oder mehrere Stressjustierungsschritte verwendet werden. Durch Verwenden mehrerer Maskier-, Abscheidungs- und Verspannungsjustierschritte werden die Verspannungs-/Beanspruchungseigenschaften von NMOS- und PMOS-Bauelementen unabhängiger und selektiver optimiert. Insbesondere erhält man durch alternative Verfahren, die mehrere Stressorschichten und/oder mehrere Verspannungsjustierschritte enthalten, vorteilhafterweise NMOS-Bauelemente mit Zugkanalgebieten und gleichzeitig PMOS-Bauelemente mit Druckkanalgebieten.
  • Nunmehr unter Bezugnahme auf 8 wird ein zweites Ausführungsbeispiel zur Veranschaulichung eines zweiten erfindungsgemäßen Verfahrens zum Ausbilden von verspannten Halbleiterbauelementen dargestellt. Die Struktur von 8 wird gemäß dem oben zusammengefassten Ausführungsbeispiel ausgebildet. Kurz gesagt wird ein Abschnitt des Substrats 101 in die amorphe Schicht 105 konvertiert, die mit der Padoxidschicht 110 bedeckt wird und die wiederum mit einer Stressorschicht 120a bedeckt wird. Unter Verwendung eines Fotolacks 125a und herkömmlichen Maskier- und Strukturierverfahren wird die Struktur von 8 wie in 8 dargestellt durch Ätzen eines Abschnitts der Stressorschicht 120a durch die Padoxidschicht 110 so ausgebildet, dass sie ein erstes Gebiet 130a und ein zweites Gebiet 135a enthält. Bei dem oben angegebenen ersten Ausführungsbeispiel wird die Verspannung in der Stressorschicht 120a unter Verwendung einer Relaxationsimplantierung justiert. Hinsichtlich des in 8 dargestellten zweiten Ausführungsbeispiels Jedoch wird gemäß dem zweiten erfindungsgemäßen Verfahren die Justierung der Verspannung unter Verwendung einer zweiten Stressorschicht bewirkt, wie in 9 dargestellt.
  • 9 enthält die Struktur von 8 und enthält weiterhin eine Ätzstoppschicht 405, die über dem ersten Gebiet 130a und dem zweiten Gebiet 135a ausgebildet wird. Über der Ätzstoppschicht 405 wird eine zweite Stressorschicht 410 ausgebildet. Vorzugsweise weisen die erste Stressorschicht 120a und die zweite Stressorschicht 410 entgegengesetzte Arten der Verspannung auf. Beispielsweise ist bei der Vorbereitung zum Ausbilden eines CMOS-Bauelements wie etwa bezüglich 7 beschrieben die erste Stressorschicht 120a stark tensil und die zweite Stressorschicht 410 bevorzugt stark kompressiv. Angesichts des oben angegebenen ersten Ausführungsbeispiels steht der Abschnitt des Substrats 101 in dem zweiten Gebiet 135a unter einer Zugbeanspruchung, die durch die hochkompressive zweite Stressorschicht 410 erzeugt wird.
  • Mit Hilfe einer zweiten Fotolackschicht 415 wird die zweite Stressorschicht 410 wie in 10 dargestellt aus dem ersten Gebiet 130a entfernt. Nachdem die zweite Stressorschicht 410 aus dem ersten Gebiet 130a entfernt worden ist, ist die Verspannung innerhalb des Substrats 101 innerhalb dieses Gebiets nicht länger eine komplexe Funktion einer gestapelten Anordnung von Stressorschichten. Das heißt, die erste Stressorschicht 120a, die hoch tensil ist, induziert in dem darunterliegenden Abschnitt des Substrats 101 eine Druckbeanspruchung. Analog induziert die zweite Stressorschicht 410, die stark kompressiv ist, in dem jeweiligen darunterliegenden Abschnitt des Substrats 101 eine Zugbeanspruchung.
  • Die Struktur von 10 wird bevorzugt weiter bearbeitet und beinhaltet die Ausbildung eines flachen Grabens, die Rekristallisierung der amorphen Schicht und eine Planarisierung, wodurch die Struktur von 11 entsteht.
  • Wie in 11 dargestellt, wird die erste Stressorschicht 120a innerhalb des ersten Gebiets 130a über einem ersten Abschnitt der amorphen Schicht 105 ausgebildet. Die erste Stressorschicht 120a weist eine erste intrinsische Verspannung auf, die eine Druckverspannung oder eine Zugverspannung ist. Eine zweite Stressorschicht 410a wird über einem zweiten Abschnitt der amorphen Schicht 105 innerhalb des zweiten Gebiets 135a ausgebildet. Die zweite Stressorschicht 410a weist bevorzugt eine zweite intrinsische Verspannung auf, die von der ersten intrinsischen Verspannung verschieden ist. Vorzugsweise ist die zweite intrinsische Verspannung der ersten intrinsischen Verspannung entgegengesetzt, d. h. das andere von kompressiv und tensil. Beispielsweise kann weiterhin ein optionaler Relaxationsprozess durchgeführt werden, um die Verspannungs-/Beanspruchungsverteilung weiter zu justieren. Die Struktur von 11 kann weiter bearbeitet werden, um wie bei dem oben angegebenen ersten Ausführungsbeispiel ein CMOS-Bauelement entstehen zu lassen, siehe beispielsweise 7.

Claims (15)

  1. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren folgendes umfasst: Ausbilden einer amorphen Schicht (105) über einem Substrat (101); Ausbilden einer Stressorschicht (120) mit einer ersten Verspannung über der amorphen Schicht (105); Relaxieren der ersten Verspannung in einem Abschnitt der Stressorschicht (120) auf eine zweite Verspannung; Rekristallisieren der amorphen Schicht (105), während die Stressorschicht (120) über der amorphen Schicht (105) angeordnet ist, wodurch eine rekristallisierte Schicht (101A) ausgebildet wird; und Ausbilden eines Gatestapels (220, 222) über der rekristallisierten Schicht (101A).
  2. Verfahren nach Anspruch 1, wobei das Ausbilden der amorphen Schicht (105) das Konvertieren eines Oberflächengebiets des Substrats (101) unter Verwendung eines Ionenimplantierungsprozesses (140) in die amorphe Schicht (105) umfasst.
  3. Verfahren nach Anspruch 2, wobei der Ionenimplantierungsprozess (140) das Implantieren von Germanium bei 1E14 bis 1E15 cm–2 bei 20 bis 40 keV umfasst.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die Stressorschicht (120) Siliziumnitrid umfasst.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei das Ausbilden der Stressorschicht (120) einen PECVD-Prozeß umfasst.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei das Relaxieren der Verspannung in dem Abschnitt der Stressorschicht (120) auf die zweite Verspannung eine Germaniumionenimplantierung umfasst.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei das Rekristallisieren der amorphen Schicht (105) einen RTP-Spike-Anneal bei 1000 bis 1100°C für mindestens 1 Sekunde umfasst.
  8. Verfahren nach Anspruch 1, wobei die erste Verspannung eine Zugverspannung ist, wobei das Verfahren weiterhin das Ausbilden eines NMOS-Transistors in der rekristallisierten Schicht (101a) umfasst.
  9. Verfahren nach Anspruch 1, wobei die erste Verspannung eine Druckverspannung ist, wobei das Verfahren weiterhin das Ausbilden eines PMOS-Transistors (216) in der rekristallisierten Schicht (101a) umfasst.
  10. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren folgendes umfasst: Ausbilden einer amorphen Schicht (105) über einem Substrat (101); Ausbilden einer ersten Stressorschicht (120a) über einem ersten Abschnitt der amorphen Schicht (105), wobei die erste Stressorschicht (120a) eine erste intrinsische Verspannung aufweist, die eine Druckverspannung oder eine Zugverspannung ist; Ausbilden einer zweiten Stressorschicht (410a) über einem zweiten Abschnitt der amorphen Schicht (105), wobei die zweite Stressorschicht (410a) eine zweite intrinsische Verspannung aufweist, die von der ersten intrinsischen Verspannung verschieden ist; Rekristallisieren der amorphen Schicht (105) während die erste Stressorschicht (120a) und die zweite Stressorschicht (410a) über der amorphen Schicht (105) angeordnet sind, wodurch eine rekristallisierte Schicht ausgebildet wird; und Ausbilden eines Gatestapels (220, 222) über der rekristallisierten Schicht.
  11. Verfahren nach Anspruch 10, wobei die zweite Verspannung die andere der Zug- und Druckverspannung ist.
  12. Verfahren nach Anspruch 10, wobei das Ausbilden der ersten und zweiten Stressorschicht (120a, 410a) einen PECVD-Prozess umfasst.
  13. Verfahren nach Anspruch 10, wobei die erste und zweite Stressorschicht (120a, 410a) eine Siliziumnitridschicht umfassen.
  14. Verfahren nach Anspruch 10, wobei das Rekristallisieren der amorphen Schicht (105) einen RTP-Spike-Anneal bei 1000 bis 1100°C für mindestens 1 Sekunde umfasst.
  15. Verfahren nach Anspruch 10 oder 11, weiterhin mit dem Relaxieren mindestens einer der ersten intrinsischen Verspannung und der zweiten intrinsischen Verspannung.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7488670B2 (en) * 2005-07-13 2009-02-10 Infineon Technologies Ag Direct channel stress
US20070085129A1 (en) * 2005-10-14 2007-04-19 Macronix International Co., Ltd. Nitride read only memory device with buried diffusion spacers and method for making the same
US7420202B2 (en) 2005-11-08 2008-09-02 Freescale Semiconductor, Inc. Electronic device including a transistor structure having an active region adjacent to a stressor layer and a process for forming the electronic device
US7678630B2 (en) * 2006-02-15 2010-03-16 Infineon Technologies Ag Strained semiconductor device and method of making same
DE102006051494B4 (de) * 2006-10-31 2009-02-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Ausbilden einer Halbleiterstruktur, die einen Feldeffekt-Transistor mit verspanntem Kanalgebiet umfasst
US8569858B2 (en) * 2006-12-20 2013-10-29 Freescale Semiconductor, Inc. Semiconductor device including an active region and two layers having different stress characteristics
US7843011B2 (en) * 2007-01-31 2010-11-30 Freescale Semiconductor, Inc. Electronic device including insulating layers having different strains
US20080217700A1 (en) * 2007-03-11 2008-09-11 Doris Bruce B Mobility Enhanced FET Devices
US8110890B2 (en) 2007-06-05 2012-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device isolation structure
US7932542B2 (en) * 2007-09-24 2011-04-26 Infineon Technologies Ag Method of fabricating an integrated circuit with stress enhancement
US20090142891A1 (en) * 2007-11-30 2009-06-04 International Business Machines Corporation Maskless stress memorization technique for cmos devices
US20090166675A1 (en) * 2007-12-31 2009-07-02 Texas Instruments Incorporated Strain engineering in semiconductor components
US20090179308A1 (en) * 2008-01-14 2009-07-16 Chris Stapelmann Method of Manufacturing a Semiconductor Device
JP5117883B2 (ja) * 2008-02-25 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20090227099A1 (en) * 2008-03-06 2009-09-10 Stefan Zollner Method of forming a semiconductor device having a stressed electrode and silicide regions
US7851328B2 (en) * 2008-09-22 2010-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. STI stress modulation with additional implantation and natural pad sin mask
DE102010046215B4 (de) * 2010-09-21 2019-01-03 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers.
US8551845B2 (en) 2010-09-21 2013-10-08 International Business Machines Corporation Structure and method for increasing strain in a device
US8828816B2 (en) * 2011-05-25 2014-09-09 Globalfoundries Inc. PMOS threshold voltage control by germanium implantation
US8697523B2 (en) 2012-02-06 2014-04-15 International Business Machines Corporation Integration of SMT in replacement gate FINFET process flow
FR3015769B1 (fr) * 2013-12-23 2017-08-11 Commissariat Energie Atomique Procede ameliore de realisation de blocs semi-conducteurs contraints sur la couche isolante d'un substrat semi-conducteur sur isolant
FR3023411B1 (fr) * 2014-07-07 2017-12-22 Commissariat Energie Atomique Generation localisee de contrainte dans un substrat soi
US9472671B1 (en) * 2015-10-31 2016-10-18 International Business Machines Corporation Method and structure for forming dually strained silicon
CN116666499B (zh) * 2023-07-24 2023-10-20 上海铭锟半导体有限公司 锗光电探测器及通过应力记忆提高其长波响应的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09219524A (ja) * 1996-02-09 1997-08-19 Toshiba Corp 半導体装置及びその製造方法
US20030181005A1 (en) * 2002-03-19 2003-09-25 Kiyota Hachimine Semiconductor device and a method of manufacturing the same
US20040221792A1 (en) * 2003-05-07 2004-11-11 Micron Technology, Inc. Strained Si/SiGe structures by ion implantation
WO2006053258A2 (en) * 2004-11-11 2006-05-18 International Business Machines Corporation Method to enhance cmos transistor performance by inducing strain in the gate and channel

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5792679A (en) * 1993-08-30 1998-08-11 Sharp Microelectronics Technology, Inc. Method for forming silicon-germanium/Si/silicon dioxide heterostructure using germanium implant
US5447884A (en) 1994-06-29 1995-09-05 International Business Machines Corporation Shallow trench isolation with thin nitride liner
US6399976B1 (en) 1995-06-06 2002-06-04 International Business Machines Corporation Shrink-wrap collar for DRAM deep trenches
KR0146202B1 (ko) * 1995-06-12 1998-11-02 김광호 액정 디스플레이 패널 박막 트랜지스터의 액티브 영역의 엘디디 구조를 형성하는 제조 방법
US5763315A (en) 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
US5972761A (en) * 1997-12-29 1999-10-26 Texas Instruments - Acer Incorporated Method of making MOS transistors with a gate-side air-gap structure and an extension ultra-shallow S/D junction
US5939814A (en) * 1998-01-26 1999-08-17 Siemens Westinghouse Power Corporation Clamping apparatus for turbine generator coil windings
US5989978A (en) 1998-07-16 1999-11-23 Chartered Semiconductor Manufacturing, Ltd. Shallow trench isolation of MOSFETS with reduced corner parasitic currents
CN1164071C (zh) 1998-07-31 2004-08-25 罗姆股份有限公司 图象读写一体头以及具有该头的图象处理装置
US6730583B2 (en) 2000-10-26 2004-05-04 Hynix Semiconductor Inc. Method for fabricating semiconductor device
US6544854B1 (en) * 2000-11-28 2003-04-08 Lsi Logic Corporation Silicon germanium CMOS channel
US6271068B1 (en) * 2001-01-08 2001-08-07 Taiwan Semiconductor Manufacturing Company Method for making improved polysilicon emitters for bipolar transistors on BiCMOS integrated circuits
US6657276B1 (en) 2001-12-10 2003-12-02 Advanced Micro Devices, Inc. Shallow trench isolation (STI) region with high-K liner and method of formation
JP3782021B2 (ja) 2002-02-22 2006-06-07 株式会社東芝 半導体装置、半導体装置の製造方法、半導体基板の製造方法
US7307273B2 (en) * 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
US6573172B1 (en) 2002-09-16 2003-06-03 Advanced Micro Devices, Inc. Methods for improving carrier mobility of PMOS and NMOS devices
US6774015B1 (en) * 2002-12-19 2004-08-10 International Business Machines Corporation Strained silicon-on-insulator (SSOI) and method to form the same
DE10261307B4 (de) * 2002-12-27 2010-11-11 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Spannungsoberflächenschicht in einem Halbleiterelement
US6900502B2 (en) 2003-04-03 2005-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel on insulator device
US6882025B2 (en) 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
US7081395B2 (en) 2003-05-23 2006-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon strain engineering accomplished via use of specific shallow trench isolation fill materials
JP4557508B2 (ja) 2003-06-16 2010-10-06 パナソニック株式会社 半導体装置
US6890808B2 (en) 2003-09-10 2005-05-10 International Business Machines Corporation Method and structure for improved MOSFETs using poly/silicide gate height control
US6939814B2 (en) 2003-10-30 2005-09-06 International Business Machines Corporation Increasing carrier mobility in NFET and PFET transistors on a common wafer
US6943391B2 (en) * 2003-11-21 2005-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Modification of carrier mobility in a semiconductor device
US6972247B2 (en) 2003-12-05 2005-12-06 International Business Machines Corporation Method of fabricating strained Si SOI wafers
US20050196925A1 (en) * 2003-12-22 2005-09-08 Kim Sang H. Method of forming stress-relaxed SiGe buffer layer
US20050136583A1 (en) * 2003-12-23 2005-06-23 Taiwan Semiconductor Manufacturing Co. Advanced strained-channel technique to improve CMOS performance
US7094671B2 (en) * 2004-03-22 2006-08-22 Infineon Technologies Ag Transistor with shallow germanium implantation region in channel
US7023018B2 (en) 2004-04-06 2006-04-04 Texas Instruments Incorporated SiGe transistor with strained layers
US7528051B2 (en) 2004-05-14 2009-05-05 Applied Materials, Inc. Method of inducing stresses in the channel region of a transistor
US7119404B2 (en) 2004-05-19 2006-10-10 Taiwan Semiconductor Manufacturing Co. Ltd. High performance strained channel MOSFETs by coupled stress effects
US7169659B2 (en) 2004-08-31 2007-01-30 Texas Instruments Incorporated Method to selectively recess ETCH regions on a wafer surface using capoly as a mask
US7488670B2 (en) 2005-07-13 2009-02-10 Infineon Technologies Ag Direct channel stress
US7678630B2 (en) * 2006-02-15 2010-03-16 Infineon Technologies Ag Strained semiconductor device and method of making same
JP2009219524A (ja) 2008-03-13 2009-10-01 Chiho Sugitani 女性用靴のヒールを保護するシューズ・アクセサリーキャップ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09219524A (ja) * 1996-02-09 1997-08-19 Toshiba Corp 半導体装置及びその製造方法
US20030181005A1 (en) * 2002-03-19 2003-09-25 Kiyota Hachimine Semiconductor device and a method of manufacturing the same
US20040221792A1 (en) * 2003-05-07 2004-11-11 Micron Technology, Inc. Strained Si/SiGe structures by ion implantation
WO2006053258A2 (en) * 2004-11-11 2006-05-18 International Business Machines Corporation Method to enhance cmos transistor performance by inducing strain in the gate and channel

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Chien-Hao Chen u.a.: "Stress Memorization Technique..." in: Symp. VLSI Techn., 2004, S. 56-57 *

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