DE102006062916B3 - Verfahren zum Herstellen und Betreiben eines Halbleiterbauelents mit piezoelektrischem Stress-Liner - Google Patents

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Abstract

Verfahren zum Herstellen und Betreiben eines Halbleiterbauelements (100), wobei das Verfahren folgendes umfasst: Ausbilden eines Transistors (116, 118) an der Oberfläche eines Halbleiterkörpers (102); Ausbilden einer piezoelektrischen Schicht (110, 140) neben dem Transistor (116, 118), und elektrisches Koppeln mindestens eines Abschnitts der piezoelektrischen Schicht (110, 140) an einen Spannungsknoten, wobei der Spannungsknoten ein Signal führt, das bewirkt, dass die piezoelektrische Schicht (110, 140) in dem Transistor (116, 118) einen Stress verursacht, wenn der Transistor durchgeschaltet wird, wobei die Ladungsträgermobilität in dem verformten Transistor (116, 118) verbessert wird, und wobei das Ausbilden der piezoelektrischen Schicht (110) neben dem Transistor (116, 118) das Ausbilden der piezoelektrischen Schicht (110, 140) in einem Isolationsgraben (108) entlang des Transistors (116, 118) umfasst.

Description

  • ERFINDUNGSGEBIET
  • Die vorliegende Erfindung betrifft allgemein Halbleiterbauelemente und Verfahren und insbesondere Bauelemente und Verfahren zum Modulieren von Stress in Transistoren, um die Leistung zu verbessern.
  • ALLGEMEINER STAND DER TECHNIK
  • Halbleiterbauelemente werden in einer großen Anzahl elektronischer Einrichtungen wie etwa Computern, Mobiltelefonen und anderen verwendet. Eines der Ziele der Halbleiterindustrie besteht darin, die Größe weiter zu reduzieren und die Geschwindigkeit individueller Bauelemente weiter zu erhöhen. Kleinere Bauelemente können mit höheren Geschwindigkeiten arbeiten, da der physische Abstand zwischen Komponenten kleiner ist. Außerdem ersetzen Materialien mit höherer Leitfähigkeit wie etwa Kupfer Materialien mit niedrigerer Leitfähigkeit wie etwa Aluminium. Eine weitere Herausforderung besteht in der Erhöhung der Mobilität von Halbleiterträgern wie etwa Elektronen und Löchern.
  • Eine Technik zur Verbesserung der Transistorleistung besteht darin, das Halbleiterkristallgitter in der Nähe des Ladungsträgerkanalgebiets zu verformen (d. h. zu verzerren). Auf verformtem Silizium aufgebaute Transistoren weisen beispielsweise eine größere Ladungsträgermobilität auf als jene, die unter Verwendung herkömmlicher Substrate hergestellt werden. Eine Technik zum Verformen von Silizium besteht darin, eine Schicht aus Germanium oder Siliziumgermanium bereitzustellen.
  • Eine dünne Schicht aus Silizium kann über der germaniumhaltigen Schicht aufgewachsen werden. Da das Germaniumkristallgitter größer ist als Silizium, erzeugt die germaniumhaltige Schicht einen Gitterfehlanpassungsstreß in benachbarten Schichten. Strained-Channel-Transistoren (Transistoren mit verformtem Kanal) können dann in der verformten Siliziumschicht ausgebildet werden.
  • Eine weitere Technik besteht darin, über dem Transistor eine Stress-Schicht bereitzustellen. Varianten von Stress-Schichten können verwendet werden, um die Mobilität und Leistung von Bauelementen zu erhöhen. Für einen Stress können beispielsweise eine Kontaktätzstoppschicht (CESL), einzelne Schichten, Dualschichten, Stress-Speichertransferschichten und STI-Liner sorgen. Die meisten dieser Techniken verwenden Nitridschichten, um Zug- und Druckbeanspruchungen bereitzustellen, jedoch können andere Materialien in anderen Anwendungen verwendet werden, zum Beispiel HDP-Oxidschichten.
  • In anderen Anwendungen kann SiGe verwendet werden. Beispielsweise kann eine Siliziumschicht über einer SiGe-Schicht ausgebildet werden. Aufgrund der verschiedenen Gitterstrukturen übt das SiGe auf die Siliziumschicht eine Verformung aus. Diese verformte Siliziumschicht kann zum Herstellen schnellerer Transistoren verwendet werden. Die 1a–1c liefern Beispiele für herkömmliche stressinduzierende Schichten. In jedem Fall werden ein n-Kanal-Transistor 10 und ein p-Kanal-Transistor 12 in einem Siliziumsubstrat 14 ausgebildet. Aufgrund von Differenzen bei der Elektronen- und Lochmobilität für n-Kanal- bzw. p-Kanal-Transistoren ist es wünschenswert, eine Druckbeanspruchung in einem p-Kanal-Transistor 12 und eine Zugbeanspruchung in dem n-Kanal-Transistor 10 zu bewirken.
  • Die 1a und 1b zeigen ein Beispiel, das eine einzelne Schicht 16 verwendet, die eine Zugbeanspruchung induzieren kann. Da sich die Zugbeanspruchung nachteilig auf die p-Kanal-Transistoren auswirkt, wird die Schicht in dem Beispiel von 1a weggeätzt. Im Beispiel von 1b wird die Schicht (z. B. mit einer Germaniumimplantierung) amorphisiert, um die Beanspruchung in den Abschnitten der Schicht 16 über dem p-Kanal-Transistor 12 zu mildern oder aufzuheben. Diese beiden Ausführungsformen haben den Nachteil, daß nur der n-Kanal-Transistor 10 verformt wird.
  • 1c zeigt ein Beispiel für eine Struktur, die eine Dualschicht enthält. In diesem Fall ist eine Zugbeanspruchung induzierende Schicht 16 über dem n-Kanal-Transistor 10 und eine Druckbeanspruchung induzierende Schicht 18 über dem p-Kanal-Transistor 12 ausgebildet. Als Beispiel offenbart die US-Patentschrift US 6 573 172 A eine Implementierung, bei der erste und zweite Nitridschichten unter Verwendung erster bzw. zweiter plasmaverstärkter chemischer Dampfabscheidungsprozesse (PECVD) über den PMOS- bzw. NMOS-Transistoren ausgebildet werden. Die erste Abscheidung liefert einen Zugnitridfilm, um in dem Kanalgebiet des PMOS-Bauelements eine Druckbeanspruchung zu verleihen, wodurch wiederum die PMOS-Trägermobilität erhöht wird. Der Zugfilm wird über dem NMOS-Bauelement entfernt, und die zweite Abscheidung liefert dann einen Drucknitridfilm über dem NMOS-Transistor. Dieser Druckfilm wird über dem PMOS-Bauelement entfernt, bleibt aber über dem NMOS, um in dem NMOS-Kanalgebiet eine Zugbeanspruchung zu induzieren.
  • Ein weiteres Verfahren zum Induzieren einer Verformung in den Transistor verwendet ein modifiziertes STI-(shallow trench isolation)-Gebiet. Ein Verfahren beinhaltet das Auskleiden einer STI-Vertiefung mit einem Stressor vor dem Füllen der Vertiefung mit einem Dielektrikum. Der Stressor kann dann dem benachbarten Halbleiter eine Beanspruchung verleihen.
  • Ein Problem mit herkömmlichen stressinduzierenden Strukturen und Verfahren besteht darin, sie mit existierenden CMOS-Herstellungsverfahren zu integrieren. Dies rührt von den fundamental verschiedenen Anforderungen zum Verbessern der PMOS-gegenüber der NMOS-Leistung her. Ein Zugkanalstress ist am effektivsten für NMOS-Bauelemente, während ein Druckkanalstress am effektivsten für PMOS-Bauelemente ist. Diese verschiedenen Anforderungen belasten die Halbleiterherstellung, insbesondere die CMOS-Herstellung, weil NMOS- und PMOS-Bauelemente jeweils getrennte Verfahren, Schritte oder Materialien verlangen.
  • Aus der US 2005/0073022 A1 ist eine flache Grabenisolation (STI) mit einer Auskleidung bekannt, die eine große Dielektrizitätskonstante hat. Aus der US 5 976 928 A ist das chemisch mechanische Polieren eines FeRAM Kondensators bekannt. Aus US 6 090 661 A ist die Bildung eines neuen DRAM-Zellenkondensators bekannt durch Integration eines Kondensators mit Isolationsgrabenseitenwänden. Das Kondensatordielektrikum kann Material mit einer hohen Dielektrizitätskonstante enthalten.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Diese und weitere Probleme werden im allgemeinen gelöst oder umgangen und technische Vorteile werden im allgemeinen erzielt durch bevorzugte Ausführungsformen der vorliegenden Erfindung, die insbesondere ein Verfahren gemäß Anspruch 1 bereitstellen, um die Ladungsträgermobilität in verformten Transistoren zu verbessern.
  • In einer bevorzugten Ausführungsform der Erfindung wird ein Halbleiterbauelement bereit gestellt. Ein bevorzugtes Bauelement umfaßt einen n-Kanal-Transistor und einen p-Kanal-Transistor, in einem Halbleiterkörper angeordnet, und eine piezoelektrische Schicht über dem n-Kanal-Transistor und dem p-Kanal-Transistor. Bei einer bevorzugten Ausführungsform der Erfindung ist die piezoelektrische Schicht auf ein erstes Potential an einem Abschnitt in der Nähe des n-Kanal-Transistors und auf ein zweites Potential als ein Abschnitt in der Nähe des p-Kanal-Transistors vorgespannt.
  • In der Erfindung werden in einem Substrat ein Transistor, insbesondere ein MOS-Transistor, neben dem Transistor ein Isolationsgraben und in dem Isolationsgraben ein piezoelektrischen Liner ausgebildet. Ausführungsformen können weiterhin eine über dem Halbleiter ausgebildete piezoelektrische Schicht enthalten. Zu geeigneten piezoelektrischen Materialien zählen zum Beispiel kristallines SiO2 (Quarz), Bleizinkniobat, Bleimagnesiumniobat, Bleizirconattitanat und Kombinationen davon. Das Substrat kann ein Massematerial wie etwa Silizium, Germanium, Silizium-Germanium oder GaAs umfassen. Es kann auch ein modifiziertes SOI-Substrat umfassen, wobei eine dielektrische Schicht der SOI-Struktur ein piezoelektrisches Dielektrikum umfasst. Bei anderen Anwendungen kann das Bauelement ein piezoelektrisches Gatedielektrikum oder einen piezoelektrischen Kanal enthalten.
  • Ausführungsformen der Erfindung gestatten vorteilhafterweise, dass ein erstes piezoelektrisches Gebiet und ein zweites piezoelektrisches Gebiet unabhängig auf ein erstes Potential und ein zweites Potential vorgespannt werden. Dies wiederum gestattet, daß ein PMOS-Transistor einen Druckkanalstreß und ein NMOS-Transistor einen Zugkanalstreß erhält, ohne daß separate Stressorstrukturen oder -materialien erforderlich wären. Da der piezoelektrische Effekt reversibel ist, erhält man durch piezoelektrische Stressoren den weiteren Vorteil des reversiblen Modulierens des Streßpegels innerhalb des Kanalgebiets. Bei gewissen Ausführungsformen können piezoelektrische Kontakte mit Source-/Drain- oder Gateelektrodenkontakten gekoppelt werden, wodurch sowohl Leistung als auch wertvolle Chipgrundfläche eingespart werden.
  • Man beachte, daß in der Spezifikation und in den Ansprüchen zwar durchgehend der Ausdruck Schicht verwendet wird, die unter Verwendung der Schicht ausgebildeten resultierenden Merkmale jedoch nicht zusammen nur als ein kontinuierliches oder ununterbrochenes Merkmal interpretiert werden sollten. Wie aus der Lektüre der Spezifikation hervorgeht, kann die Halbleiterschicht in getrennte und isolierte Merkmale (z. B. aktive Gebiete) unterteilt sein, die entweder alle oder teilweise Abschnitte der Halbleiterschicht umfassen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und der Vorteile davon wird nun auf die folgenden Beschreibungen in Verbindung mit den beiliegenden Zeichnungen Bezug genommen. Es zeigen:
  • 1a–1c Querschnittsansichten, die herkömmliche Stressorstrukturen und -verfahren in einem CMOS-Bauelement darstellen;
  • 2a–2c Querschnittsansichten zu verschiedenen Ausführungsformen der Erfindung darstellen, die einen piezoelektrischen Grabenliner enthalten;
  • 3 eine Querschnittsansicht, die das Bauelement von
  • 2 nach der Transistorausbildung darstellt;
  • 4a–4e Querschnittsansichten, die die Ausbildung eines piezoelektrischen Kontakts für verschiedene Ausführungsformen der Erfindung darstellen;
  • 5 eine Querschnittsansicht, die zusätzliche Aspekte einer Ausführungsform der Erfindung erläutert, in der eine piezoelektrische Schicht über einem Transistorbauelement ausgebildet ist;
  • 6 eine Querschnittsansicht eines SOI-Substrats, das ein piezoelektrisches Dielektrikum enthält, zur Erläuterung zusätzlicher Aspekte von Ausführungsformen der Erfindung;
  • 7a eine nicht erfindungsgemäße Querschnittsansicht, die den für einen p-Kanal-SOI-Transistor ausgebildeten Stress darstellt;
  • 7b eine nicht erfindungsgemäße Querschnittsansicht, die den für einen n-Kanal-SOI-Transistor ausgebildeten Stress darstellt und
  • 8a und 8b Beispiele einer Kontaktausbildung für nicht erfindungsgemäße SOI-Ausführungsformen der vorliegenden Erfindung.
  • Sofern nicht etwas anderes angegeben ist, beziehen sich entsprechende Zahlen und Symbole in verschiedenen Figuren im allgemeinen auf entsprechende Teile. Die Figuren sind so gezeichnet, dass die relevanten Aspekte der bevorzugten Ausführungsformen klar veranschaulicht werden, und sie sind nicht notwendigerweise maßstabsgetreu gezeichnet. Um bestimmte Ausführungsformen klarer zu veranschaulichen, kann auf eine Figurzahl ein Buchstabe folgen, der Variationen der gleichen Struktur, des gleichen Materials oder des gleichen Prozess-Schritts angibt.
  • AUSFÜHRLICHE BESCHREIBUNG VON VERANSCHAULICHENDEN AUSFÜHRUNGSFORMEN
  • Die Erfindung wird nun bezüglich bevorzugter Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich einem Verfahren zum Verbessern der Trägermobilität in einem CMOS-Bauelement. Bevorzugte Ausführungsformen der Erfindung enthalten einen Stressor, wie etwa eine Schicht, über NMOS- und PMOS-Transistoren in einem CMOS-Bauelement. Bei den erfindungsgemäßen Ausführungsformen umfasst der Stressor einen in einer Vertiefung des STI-Gebiets ausgebildeten Liner. Bei den erfindungsgemäßen Ausführungsformen der Erfindung umfasst der Stressor ein piezoelektrisches Material oder einfacher ein Piezoelektrikum. Bei verschiedenen Ausführungsformen der Erfindung werden Zug- oder Druckkräfte auf das Transistorkanalgebiet durch entsprechendes Vorspannen des Piezoelektrikums ausgeübt. Ausführungsformen der Erfindung sind besonders vorteilhaft bei der CMOS-Herstellung, weil ein einzelnes Piezoelektrikum über beiden Arten von Bauelementen liegen kann. Der entsprechende Stress für jede Art von Bauelement wird dann ohne weiteres erhalten, indem an die jeweilige Art von Bauelement die entsprechende Vorspannung angelegt wird.
  • Wenn an piezoelektrische Materialien ein elektrisches Feld angelegt wird, dehnen sie sich aus oder ziehen sich zusammen. Piezoelektrika findet man üblicherweise in Gasfeuerzeugen, Hochfrequenzlautsprechern, Wiegeeinrichtungen und Mikropositionierern. Der piezoelektrische Effekt tritt in Materialien mit einer asymmetrischen Kristallstruktur auf. Wenn eine externe Kraft ausgeübt wird, trennen sich die Ladungszentren des Kristalls, wodurch elektrische Ladungen auf der Kristalloberfläche erzeugt werden. Umgekehrt verursacht das elektrische Vorspannen des Kristalls eine reversible mechanische Verformung, die in der Regel mit dem angelegten elektrischen Feld linear variiert.
  • Piezoelektrika enthalten sowohl Einkristalle als auch Keramiken. Ein übliches kristallines Piezoelektrikum ist Quarz (kristallines SiO2). Zu anderen kristallinen Piezoelektrika zählen Bleizinkniobat (PZN) und Bleimagnesiumniobat (PMN). Zu üblichen keramischen Piezoelektrika zählen Bleizirkonattitanat (PZT) und wieder PMN, das in beiden Formen erhältlich ist. Einige dieser Materialien können piezoelektrische Verformungen von über 1% erzeugen.
  • Die Erfindung wird nun in Bezug auf bevorzugte Ausführungsformen in einem spezifischen Kontext, nämlich einem CMOS-Transistor, beschrieben. Ausführungsformen der vorliegenden Erfindung können jedoch auch auf andere Halbleiterbauelementanwendungen angewendet werden, wo ein oder mehrere Transistoren verwendet werden. Ausführungsformen der vorliegenden Erfindung haben eine nützliche Anwendung beispielsweise in Einzel-NMOS-Transistor- oder Einzel-PMOS-Transistordesigns. Man beachte, dass die veranschaulichenden Ausführungsformen nur ein PMOS-Bauelement und ein NMOS-Bauelement enthalten. Es gibt jedoch in der Regel viele (z. B. Tausende oder Millionen) von PMOS- und NMOS-Bauelementen, die während jedes der hier beschriebenen Herstellungsprozesse auf einem Halbleitersubstrat ausgebildet werden.
  • Nun unter Bezugnahme auf 2, die drei Ausführungsformen in den 2a, 2b und 2c enthält, enthält ein Halbleiterbauelement 100 ein Substrat 102. Das Substrat 102 kann ein Halbleitersubstrat umfassen, das Silizium oder andere Halbleitermaterialien enthält. Das Substrat 102 kann ein einkristallines Siliziumsubstrat oder eine einkristalline Siliziumschicht über einem anderen Halbleiter (z. B. Si, SiGe, SiC) oder einen Isolator (z. B. ein Silizium-auf-Isolator- oder SOI-Substrat) umfassen. Verbund- oder Legierungshalbleiter wie etwa GaAs, InP, Si/Ge oder SiC (als Beispiele) können anstelle von Silizium verwendet werden.
  • Das Substrat 102 enthält einen ersten aktiven Bereich 104 und einen zweiten aktiven Bereich 106. In dem CMOS-Beispiel, das beschrieben wird, wird ein p-Kanal-Transistor (PMOS) in dem ersten aktiven Bereich 104 und ein n-Kanal-Transistor (NMOS) in dem zweiten aktiven Bereich 106 ausgebildet. Als solcher ist der erste aktive Bereich 104 mit Dotierstoffen vom n-Typ und der zweite aktive Bereich 106 mit Dotierstoffen vom p-Typ dotiert. Bei anderen Ausführungsformen können andere Bauelemente ausgebildet werden. Beispielsweise können in aktiven Bereichen ähnlich 104 und 106 andere NMOS-Transistoren, andere PMOS-Transistoren, Bipolartransistoren, Dioden, Kondensatoren, Widerstände und andere Bauelemente ausgebildet werden.
  • Wie in 2 gezeigt sind das erste Gebiet 104 und das zweite Gebiet 106 durch ein in dem Substrat 102 ausgebildetes STI-(shallow trench isolation – flache Grabenisolation)-Gebiet 108 getrennt. Bei der in 2a gezeigten ersten Ausführungsform enthält das STI-Gebiet einen piezoelektrischen Liner 110, der konform mit dem Graben des STI-Gebiets 108 abgeschieden ist. Andere Liner, die nicht dargestellt sind, können ebenfalls ausgebildet werden. Bei der bevorzugten Ausführungsform enthält das STI-Gebiet 108 zwischen dem piezoelektrischen Liner 110 und der Grabenseitenwand ein Oxid und/oder einen Nitridliner (nicht gezeigt). Eine nicht gezeigte Barrierenschicht zwischen 110 und dem aktiven Siliziumbereich kann für einige piezoelektrischen Liner erforderlich sein. Das STI-Gebiet 108 ist mit einem Grabenfüllmaterial 112 wie etwa Siliziumoxid oder Silizium (Polysilizium oder amorphes Silizium) gefüllt.
  • 2b stellt eine alternative Ausführungsform dar, wo das Piezoelektrikum 110 das STI-108-Gebiet im wesentlichen füllt. In diesem Fall kann das Füllmaterial 112 entfallen.
  • Bei einer weiteren Ausführungsform, die in 2c dargestellt ist, wird ein leitender Liner 114 innerhalb des STI-Grabens neben dem piezoelektrischen Liner 110 ausgebildet. In der dargestellten Ausführungsform wird der piezoelektrische Liner 110 zuerst ausgebildet (d. h. näher an den Grabenwänden). Die Reihenfolge der Ausbildung kann umgekehrt werden oder die Liner 114 können auf beiden Seiten des Piezoelektrikums 110 ausgebildet werden. Der leitende Liner 114 eignet sich zum Vorspannen des piezoelektrischen Liners 110, der möglicherweise zu dünn ist, um ganz vorgespannt zu werden. Der leitende Liner kann unter anderem Polysilizium, TiN, TaSiN, Ir, IrO2, Ru oder RuO2 umfassen.
  • Zum Ausbilden der Strukturen von 2 kann eine Maskierungsschicht (z. B. eine Nitridhartmaske) über der Oberfläche des Substrats 102 ausgebildet und strukturiert werden, um die Gebiete freizulegen, wo die Grabenisolation ausgebildet wird. Gräben können dann in der Regel bis zu einer Tiefe von zwischen etwa 250 nm und etwa 500 nm geätzt werden. Die Gräben umgeben in der Regel aktive Bereiche wie etwa den in 2 gezeigten aktiven Bereich 104 und 106. Bei anderen Ausführungsformen können Gebiete mit einer tiefen Grabenisolation verwendet werden.
  • Gemäß den Ausführungsformen von 2a und 2c kann der piezoelektrische Liner 110 nun durch PVD, CVD, MOCVD oder ALD abgeschieden werden. Bei dem bevorzugten piezoelektrischen CMOS-Liner kann es sich um einen (oder mehrere) von ZnO, Bi12GeO20, BaTiO3, PMN handeln, und zwar wegen ihres relativ größeren piezoelektrischen Koeffizienten und wohlbekannter Materialeigenschaften. Als ein Beispiel betragen die typischen piezoelektrischen Koeffizienten des PMN- bzw. PZT-Systemmaterials d33 = 180 bis 220 × 10–12 [m/V]. Der alternative Kandidat für den piezoelektrischen Liner 110 kann unter anderem sein: SiO2, TeO2, LiIO2, das Ferroelektrikum von Materialien mit der Perovskit-Struktur wie etwa BaTiO3, LiNbO3, LiTaO3, Li(Nb,Ta)O3, die Struktur vom Wolfram-Bronze-Typ wie etwa (Sr,Ba)Nb2O6 und andere wie etwa Bismutverbindungen Bi4Ti3O12, Pb5Ge3O11.
  • Bei einer weiteren Ausführungsform kann der Liner 110 eine isolierende Schicht, eine leitende Schicht, eine piezoelektrische Schicht und eine zweite leitende Schicht enthalten. Die zweite leitende Schicht wird bevorzugt aus einem der oben angeführten Barrierenmaterialien gebildet. Die erste leitende Schicht kann aus dem gleichen oder einem anderen Material wie die zweite leitende Schicht sein.
  • Um eine Interdiffusion von Piezoelektrikum zum Source- und Drainbereich zu verhindern, kann es möglicherweise notwendig sein, neben dem piezoelektrischen Liner einen Barrierenliner zu haben. Der Kandidat für diese Barriere kann SiN, AlN, TiN, TaSiN sein. Unter diesen können einige Barrieren leitend sein, zum Beispiel TiN, TaSiN, und deshalb auch als Elektrode dienen.
  • Nach dem Ausbilden des Liners 110 (oder der Liner 110 und anderer) kann der Graben mit Material 112 gefüllt werden. Das Material 112 kann ein Oxid wie etwa Siliziumdioxid umfassen. Bei einer Ausführungsform wird das Oxid unter Verwendung eines HDP-(high density plasma – hochdichtes Plasma)-Prozess abgeschieden. Bei einer weiteren Ausführungsform kann das Oxid durch die Zerlegung von Tetraethyloxysilan (TeOS) abgeschieden werden. Bei anderen Ausführungsformen können andere Materialien verwendet werden, um eine Füllung mit hohem Seitenverhältnis für zukünftige Generationen zu unterstützen. Beispielsweise kann das Füllmaterial 112 amorphes oder polykristallines (dotiertes oder undotiertes) Silizium oder ein Nitrid wie etwa Siliziumnitrid sein.
  • Bei der Ausführungsform von 2b ist das Füllmaterial 112 das gleiche wie das piezoelektrische Material 110. Bei dieser Ausführungsform kann es sich bei dem piezoelektrischen Material um ZnO, Bi12GeO20, BaTiO3, PMN handeln, und zwar wegen ihres relativ hohen piezoelektrischen Koeffizienten und wohlbekannten Materialeigenschaften. Der alternative Kandidat für den piezoelektrischen Liner 110 kann unter anderem sein: SiO2, TeO2, LiIO2, das Ferroelektrikum von Materialien mit der Perovskit-Struktur wie etwa BaTiO3, LiNbO3, LiTaO3, Li(Nb,Ta)O3, die Struktur vom Wolfram-Bronze-Typ wie etwa (Sr,Ba)Nb2O6 und andere wie etwa Bismutverbindungen. Diese Materialien würden über PVD, CVD, MOCVD und ALD abgeschieden werden.
  • Nunmehr unter Bezugnahme auf 3 wird die Ausführungsform von 2a nach der Ausbildung von PMOS-Transistoren 116 und NMOS-Transistoren 118 in dem ersten bzw. zweiten aktiven Gebiet 104 und 106 gezeigt. Ein Gatedielektrikum 120 ist über freigelegten Abschnitten des Halbleiterkörpers 102 abgeschieden. Bei einer Ausführungsform umfaßt das Gatedielektrikum 120 ein Oxid (z. B. SiO2), ein Nitrid (z. B. Si3N4) oder eine Kombination aus Oxid und Nitrid (z. B. SiN, Oxid-Nitrid-Oxid-Sequenz). Bei anderen Ausführungsformen wird als das Gatedielektrikum 120 ein dielektrisches Material mit einem hohen k-Wert mit einer Dielektrizitätskonstante von etwa 5,0 oder darüber verwendet. Zu geeigneten Materialien mit einem hohen k-Wert zählen HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitride davon, SixNy, SiON, HfAlOx, HfAlOxN1-x-y, ZrAlOx, ZrAlOxNy, SiAlOx, SiAlOxN1-x-y, HfSiAlOx, HfSiAlOxNy, ZrSiAlOx, ZrSiAlOxNy, Kombinationen davon oder Kombinationen davon mit SiO2 (als Beispiele). Alternativ kann das Gatedielektrikum 120 andere isolierende Materialien mit einem hohen k-Wert oder andere dielektrische Materialien umfassen. Das Gatedielektrikum 120 kann eine einzelne Schicht aus Material umfassen, oder alternativ kann das Gatedielektrikum 120 zwei oder mehr Schichten umfassen.
  • Das Gatedielektrikum 120 kann durch CVD (chemical vapor deposition – chemische Dampfabscheidung), ALD (atomic layer deposition – Atomschichtabscheidung), MOCVD (metal organic chemical vapor deposition – metallorganische chemische Dampfabscheidung), PVD (physical vapor deposition – physikalische Dampfabscheidung) oder JVD (jet vapor deposition – Strahldampfabscheidung) abgeschieden werden, als Beispiele. Bei anderen Ausführungsformen kann das Gatedielektrikum 120 unter Verwendung anderer geeigneter Abscheidungstechniken abgeschieden werden. Das Gatedielektrikum 120 umfaßt bevorzugt eine Dicke von etwa 1 Nanometer (10 Å) bis etwa 6 Nanometer (60 Å) in einer Ausführungsform, obwohl alternativ das Gatedielektrikum 120 andere Abmessungen umfassen kann.
  • In der dargestellten Ausführungsform wird die gleiche dielektrische Schicht verwendet, um das Gatedielektrikum 120 sowohl für den p-Kanal-Transistor 116 als auch den n-Kanal-Transistor 118 auszubilden. Dieses Merkmal ist jedoch nicht erforderlich. Bei einer alternativen Ausführungsform weisen der p-Kanal-Transistor 116 und der n-Kanal-Transistor 118 jeweils unterschiedliche Gatedielektrika auf.
  • Eine Gateelektrode 122 wird über dem Gatedielektrikum 120 ausgebildet. Die Gateelektrode 122 umfaßt bevorzugt ein Halbleitermaterial wie etwa Polysilizium oder amorphes Silizium, obwohl alternativ andere Halbleitermaterialien für die Gateelektrode 122 verwendet werden können. Bei anderen Ausführungsformen kann die Gateelektrode 122 Polysilizium, TiN, HfN, TaN, W, Al, Ru, RuTa, TaSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, Boride, Phosphide oder Antimonide von Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, ein teilweise silizidiertes Gatematerial, ein vollständig silizidiertes Gatematerial (FUSI), andere Metalle und/oder Kombinationen davon umfassen (als Beispiele). Bei einer Ausführungsform umfasst die Gateelektrode 122 eine unter einer Silizidschicht liegende dotierte Polysiliziumschicht (z. B. Titansilizid, Nickelsilizid, Tantalsilizid, Kobaltsilizid, Platinsilizid).
  • Wenn die Gateelektrode 122 als Beispiel FUSI umfasst, kann Polysilizium über dem Gatedielektrikum 120 abgeschieden werden, und ein Metall wie etwa Nickel kann über dem Polysilizium abgeschieden werden. Alternativ können andere Metalle verwendet werden. Das Substrat 102 kann dann auf etwa 600 oder 700°C erhitzt werden, um eine einzelne Schicht aus Nickelsilizid zu bilden. Die Gateelektrode 122 kann mehrere gestapelte Gatematerialien wie etwa eine Metallunterschicht mit einer über der Metallunterschicht angeordneten Polysiliziumkappenschicht umfassen. Eine Gateelektrode 122 zwischen etwa 50 Nanometer und 200 Nanometer (500 und 2000 Å) dick kann unter Verwendung von CVD, PVD, ALD oder anderen Abscheidungstechniken abgeschieden werden.
  • Der p-Kanal-Transistor 116 und der n-Kanal-Transistor 118 enthalten bevorzugt aus den gleichen Schichten ausgebildete Gateelektroden 122. Wenn die Gateelektroden einen Halbleiter enthalten, kann der Halbleiter für den p-Kanal-Transistor 116 und den n-Kanal-Transistor 118 unterschiedlich dotiert sein. Bei anderen Ausführungsformen können die verschiedenen Arten von Transistoren Gates aus verschiedenen Materialien enthalten.
  • Die Gateschicht (und wahlweise die Gatedielektrikumsschicht) werden unter Verwendung bekannter Fotolithographietechniken strukturiert und geätzt, um die Gateelektroden 122 mit dem richtigen Muster zu erzeugen. Nach der Ausbildung der Gateelektroden können schwach dotierte Source-/Draingebiete 124 implantiert werden, wobei die Gateelektrode 122 als Maske verwendet wird. Andere Implantierungen (z. B. Pocket Implants, Halo Implants oder doppelt-diffundierte Gebiete) können ebenfalls wie gewünscht ausgeführt werden.
  • An den Seitenwänden der Gateelektrode 122 können Abstandshalter 126 ausgebildet werden, die ein isolierendes Material wie etwa ein Oxid und/oder ein Nitrid umfassen. Die Abstandshalter 126 werden in der Regel durch die Abscheidung einer konformen Schicht gefolgt von einer anisotropen Ätzung gebildet. Der Prozess kann gegebenenfalls für mehrere Schichten wiederholt werden.
  • Source-/Draingebiete 128 können in freigelegten Oberflächen der n-Mulde 104 und p-Mulde 106 ausgebildet werden. Bevorzugt werden Ionen (z. B. Bor für den PMOS-Transistor 116 und Arsen und/oder Phosphor für den NMOS-Transistor 118) gemäß herkömmlicher Verfahren implantiert.
  • Wenngleich dies nicht gezeigt ist, versteht sich, dass über den Transistoren 116 und 118 eine ILD-(interlayer dielectric – Zwischenschichtdielektrikum)-Schicht ausgebildet wird. Geeignete ILD-Schichten enthalten Materialien wie etwa dotiertes Glas (BPSG, PSG, BSG), Organo-Silikatglas (OSG), fluoriertes Silikatglas (FSG), Aufschleuderglas (SOG), Siliziumnitrid und PE-Plasma-verstärktes Tetraethoxysilan (TEOS) (als Beispiele). In der Regel werden durch das Zwischenschichtdielektrikum hindurch nicht gezeigte Gateelektroden- und Source-/Drainkontakte ausgebildet. Metallisierungsschichten, die die verschiedenen Komponenten miteinander verbinden, sind ebenfalls in dem Chip enthalten, der Einfachheit halber aber nicht dargestellt.
  • Zusammenfassend veranschaulicht 3 ein CMOS-Bauelement 100, bei dem ein STI-Gebiet 108 mit einem Stressor ausgekleidet ist, bei dem es sich bevorzugt um ein piezoelektrisches Material 108 handelt. Ein Vorteil von Ausführungsformen der Erfindung besteht darin, dass das gleiche Stressormaterial und die gleiche Stressorstruktur gleichzeitig für PMOS-Bauelemente 116 und NMOS-Bauelemente 118 ausgebildet werden können. Die Liner neben dem PMOS- und NMOS-Transistor können jedoch verschieden vorgespannt sein, um den Stress für eine beliebige gegebene Schicht zuzuschneiden.
  • Der piezoelektrische Stress-Liner einschließlich eines piezoelektrischen Films, oder ein mit einem piezoelektrischen Material gefüllter STI-Graben, können auf unterschiedliche Weisen auf der Basis der Filmkristallrichtung vorgespannt werden, um seinen höheren piezoelektrischen Koeffizienten auszunutzen. Die ganz besonders bevorzugten Vorspannungsrichtungen können entlang (parallel) oder senkrecht zu der Polarachse der piezoelektrischen Materialien verlaufen. Für den STI-Liner-Typ kann die Vorspannung parallel zur piezoelektrischen Filmrichtung verlaufen.
  • Die 4a und 4b veranschaulichen zwei Beispiele, wie der piezoelektrische Liner 110 vorgespannt werden könnte. In 4a wird der piezoelektrische Liner von einer oberen Oberfläche vorgespannt (z. B. wird ein Kontakt irgendwo neben dem Liner hergestellt, bevorzugt in der Nähe des Kanals). in dem dargestellten Beispiel erstrecken sich der piezoelektrische Liner 110 und/oder der leitende Liner 114 über die obere Oberfläche des dotierten Gebiets 128. Bei der Ausführungsform von 4b erstrecken sich der piezoelektrische Liner 110 und/oder der leitende Liner 114 über das STI-Gebiet 108 (z. B. durch Abscheiden einer zusätzlichen Schicht von Schichten). Die Abschnitte des Liners 110 neben einem PMOS-Transistor 116 können mit einer ersten Spannung V1 vorgespannt werden, während die Abschnitte des Liners 110 neben einem NMOS-Transistor 118 mit einer zweiten Spannung V2 vorgespannt werden können.
  • Die Spannungen V1 und V2 können feste Spannungen sein (z. B. auf einem relativ konstanten Pegel, während der Strom an den Chip angelegt wird). Bevorzugt sind die Spannungen V1 und V2 Signale, die den bevorzugten Pegel nur dann erreichen, während der benachbarte Transistor leitend ist. Beispielsweise ist es wünschenswert, dass sich der NMOS-Transistor neben einem Liner 110 befindet, der einen Kanalzugstress verursacht, wenn eine positive Spannung vorgesehen wird. Wenn dem so ist, kann die Spannung V1 an die Gatespannung des Transistors gekoppelt sein. In diesem Fall würde ein elektrischer Kontakt hergestellt, indem bewirkt wird, dass die Gateelektrode 122 den piezoelektrischen Liner 110 und/oder den leitenden Liner 114 (physisch und/oder elektrisch) kontaktiert, wobei sich die Liner möglicherweise über das Füllmaterial 112 erstrecken oder nicht.
  • Analog ist es wünschenswert, dass sich der PMOS-Transistor 116 neben einem Liner 110 befindet, der einen Kanaldruckstress verursacht, wenn eine niedrige Spannung bereitgestellt wird, so dass die Spannung V2 an die Gatespannung des Transistors 116 gekoppelt sein kann. Im Fall eines CMOS-Inverters, der einen NMOS- und einen PMOS-Transistor mit gemeinsam gekoppeltem Gate enthält, kann das gemeinsame Gatesignal an die STI angelegt werden, um den ”ein”-Transistor effektiv zu beanspruchen, um die Trägermobilität zu erhöhen, und den ”aus”-Transistor zu beanspruchen, um die Trägermobilität zu verringern.
  • Bei der bevorzugten Ausführungsform kann eine der Spannungen V1 (oder V2) zwischen etwa 0,8 und 1,8 Volt liegen, während die andere der Spannungen V2 (oder V1) bei etwa 0 Volt liegen kann. Bei einer Ausführungsform werden die Spannungen V1 und V2 unabhängig von den Schaltungen geliefert, die die Transistoren 116 und 118 betreiben. In diesem Fall kann der piezoelektrische Liner 110 auf eine Mittelpunktspannung (z. B. in der Mitte zwischen V1 und V2) vorgespannt werden, wenn der Transistor nicht betrieben wird.
  • Bei anderen Ausführungsformen wird der piezoelektrische Liner 110 nur in Gebieten neben entweder dem n-Kanal-Transistor 118 oder dem p-Kanal-Transistor 116 vorgespannt. Beispielsweise kann der piezoelektrische Liner 110 so abgeschieden werden, dass er in nichtvorgespanntem Zustand einen Stress verursacht (entweder Druckbeanspruchung oder Zugbeanspruchung). Abschnitte des Liners könnten dann vorgespannt werden, um die natürliche Beanspruchung zu verringern (d. h. weniger komprimierend oder tensil zu machen), zu entfernen (d. h. unbeansprucht machen) oder umzukehren (d. h. eine Druckbeanspruchung in eine Zugbeanspruchung oder umgekehrt umzuwandeln). Alternativ könnte der piezoelektrische Liner in einem entspannten Zustand abgeschieden werden und Abschnitte vorgespannt werden, um entweder den n-Kanal- oder den p-Kanal-Transistor zu beanspruchen, aber nicht beide.
  • 4c veranschaulicht eine alternative Ausführungsform, bei der der piezoelektrische Liner 110 von unterhalb des Grabens vorgespannt wird. Bei dieser Ausführungsform kontaktiert ein vergrabener Leiter 130 den piezoelektrischen Liner 110 elektrisch und führt die gewünschte Vorspannung V1 oder V2. Beispielsweise kann der vergrabene Leiter ein stark dotiertes Gebiet sein, das nach dem Ausbilden des Grabens, aber vor dem Füllen des Grabens implantiert wird. Bei der Ausführungsform von 4d wird das Piezoelektrikum von den Seitenwänden der Grabenisolation aus vorgespannt.
  • Bei einer alternativen Ausführungsform kann das Grabenfüllmaterial 112 einen Leiter umfassen (z. B. dotiertes amorphes oder Polysilizium). Das Grabenfüllmaterial 112 könnte dann wie gewünscht vorgespannt werden. Bei dieser Ausführungsform könnte entweder ein Vorspannen von oben wie in 4a gezeigt, von unten wie in 4b gezeigt oder auf andere Weise verwendet werden.
  • Für den STI-Fülltyp verläuft die bevorzugte Vorspannungsrichtung senkrecht zur Richtung des Kanals, den der Stress gerne anwenden würde. Die Elektrode kann entweder am oberen oder unteren Teil der STI ausgebildet sein, wie in 4c gezeigt. Bei einer weiteren Ausführungsform kann die Elektrode auf den beiden STI-Seitenwänden ausgebildet sein, die senkrecht zur Richtung des beanspruchten Transistorkanals verlaufen, wie in 4d und 4e gezeigt.
  • Eine zweite Ausführungsform der Erfindung wird nun bezüglich 5 beschrieben. Bei dieser Ausführungsform wird eine piezoelektrische Schicht 140 über den Transistoren 116 und 118 ausgebildet. Wie oben beschrieben beinhalten herkömmliche Stressorverfahren das Abscheiden eines Zugfilms wie etwa eines Siliziumnitrids über dem Bauelement 100. Ein derartiger Film ist dem Fachmann als ein effektives Mittel bekannt, um eine Kanalzugbeanspruchung zu erzeugen, die besonders für das Verbessern der NMOS-Leistung günstig ist. Da sich durch einen derartigen Film jedoch bekannterweise die PMOS-Leistung verschlechtert, kann ein Zugfilm über PMOS-Bauelementen eine weitere Behandlung wie etwa eine Germaniumimplantierung erfahren, um den Film weniger tensil zu machen. Die in 5 dargestellte Ausführungsform gestattet jedoch vorteilhafterweise die Ausbildung einer einzelnen stressinduzierenden Schicht über allen Transistoren und dann ein Vorspannen, um den entsprechenden Stress zu verursachen.
  • Die Ausführungsform von wird erfindungsgemäß aus der in 3 dargestellten Struktur ausgebildet. Wie in 5 gezeigt enthält das Bauelement 100 bevorzugt eine piezoelektrische Schicht 140 über PMOS-Transistorbauelementen 116 und NMOS-Transistorbauelementen 118. Eine leitende Schicht 142 ist wahlweise über der piezoelektrischen Schicht 140 enthalten. Bei der dargestellten Ausführungsform sind die Schichten 140 und 142 nicht strukturiert. Bei einer alternativen Ausführungsform können eine oder beide der Schichten 140 und 142 strukturiert werden, um die über dem PMOS-Transistor 116 liegenden Abschnitte elektrisch von über dem NMOS-Transistor 118 liegenden Abschnitten zu isolieren.
  • Die STI-Gebiete 108 enthalten wie oben beschrieben erfindungsgemäße piezoelektrische Liner. Bei einer Ausführungsform werden n-Kanal-Transistoren 118 (oder p-Kanal-Transistoren 116) von einem Liner in dem STI-Gebiet 108 beansprucht, während die p-Kanal-Transistoren 116 (oder n-Kanal-Transistoren 118) von einer Schicht 140 über dem Transistor 116 (118) beansprucht werden. Bei einer anderen Ausführungsform können der piezoelektrische STI-Liner 108 und die piezoelektrische Schicht 140 kooperativ arbeiten, um eine Verformung in den Transistorkanalgebieten zu induzieren. Durch entsprechendes Vorspannen können die jeweiligen Schichten zusammenwirken, um die Kanalverformung zu erhöhen oder zu verringern.
  • Nach der Ausbildung der Transistoren 116 und 118 (z. B. wie oben beschrieben) kann die piezoelektrische Schicht 140 abgeschieden werden. Bei dem bevorzugten Material kann es sich um ZnO, Bi12GeO20, BaTiO3, PMN handeln. Als Beispiel kann (Ba,Sr)TiO3/2 durch MOCVD-Einwaferreaktor mit flüssigem Speisevorläufer abgeschieden werden. Die Reagenzien der organischen Quellen können mit einem oxidierenden Gasen von O2 und N2O verwendet werden. Sowohl der kristallisierte oder der amorphe Film kann erhalten werden abhängig von der Abscheidungstemperatur. Der Film kann As-abgeschieden polarisiert oder im späteren Stadium polarisiert werden, wenn beide Elektroden des piezoelektrischen Liners ausgebildet werden.
  • Der alternative Prozeß kann PVD sein, der ein geringeres Seitenverhältnis der STI erfordert, aber den Vorteil einer niedrigeren Filmabscheidungstemperatur aufweist. Die Filmdicke kann zwischen etwa 50 nm und etwa 300 nm liegen.
  • Die wahlweise bzw. optionale leitende Schicht 142 kann über der piezoelektrischen Schicht 140 abgeschieden werden. Die leitende Schicht 142 wird in der Regel verwendet, wenn der spezifische Widerstand der piezoelektrischen Schicht 140 zu hoch ist, um die Transistoren mit einer gewünschten Anzahl von Kontakten vorzuspannen. Bei der bevorzugten Ausführungsform besteht der leitende Liner 142 aus Pt mit einer Dicke von etwa 10 nm bis etwa 50 nm, abgeschieden durch PVD oder CVD. Der typische spezifische Flächenwiderstand beträgt etwa 10–50 Mikroohm·cm. Die alternative Elektrodenschicht kann TaN, TiN sein. Als Beispiel kann das Pt über eine PVD mit einer Abscheidungstemperatur bei 200°C bis 500°C abgeschieden werden.
  • Bei einer Ausführungsform wird die leitende Schicht 142 (und/oder piezoelektrische Schicht 140) strukturiert, um die über dem PMOS-Transistor 116 liegenden Abschnitte elektrisch von über dem NMOS-Transistor 118 liegenden Abschnitten zu isolieren. Wenn dies eintritt, kann die leitende Schicht 142 einen sehr geringen Flächenwiderstand erhalten, ohne übermäßige Leistung zu verbrauchen. Bei einer alternativen Ausführungsform kann die leitende Schicht 142 (und/oder piezoelektrische Schicht 140) unstrukturiert bleiben. In diesem Fall können die über den PMOS- und NMOS-Transistoren 116 und 118 liegenden Abschnitte unabhängig vorgespannt werden. Bei dieser Ausführungsform werden der Flächenwiderstand der Schichten 140 und 142 bevorzugt niedrig gehalten, so daß nur ein minimaler Strom durch den Leiter fließt.
  • Wie oben erörtert ist die piezoelektrische Schicht bevorzugt vorgespannt, um über dem PMOS-Transistor 116 einen Kanaldruckstress und über dem NMOS-Transistor 118 einen Kanalzugstress zu erzeugen. Erfolgen kann dies durch zusätzliche Kontakte – wegen des zusätzlichen erforderlichen Bereichs wird dies jedoch nicht bevorzugt. Es wird bevorzugt, bereits existierende Kontakte/Vorspannungen zu verwenden, um die piezoelektrischen Schichten zu verbinden. Bei einem Beispiel können die Gatespannungen an entsprechende Abschnitte des piezoelektrischen Liners angelegt werden, wenn er an die Gateelektrode 122 angelegt wird. Diese Konfiguration vereinfacht die Vorspannungsschaltungsanordnung und die Kontakte. Bei einer Ausführungsform kann der nicht gezeigte Gatekontakt als ein anstoßender Kontakt implementiert sein, der auch die piezoelektrische Schicht 140 elektrisch anschließt.
  • Bei einer alternativen Ausführungsform kann das Piezoelektrikum über den Sourcekontakt vorgespannt werden. Dieses Merkmal ermöglicht das Vorspannen nur für den Fall, wenn der Transistor elektrisch aktiv ist. Bei einer weiteren Ausführungsform kann eine STI mit einer CESL (Kontaktätzstoppschicht) kombiniert werden. Beispielsweise könnten diese durch zusätzliche Kontakte innerhalb des Isolationsbereichs angeschlossen werden (in Analogie zu Substratkontakten, die einfach den piezoelektrischen Liner/die STI-Füllung anschließen.
  • Wie bei der Ausführungsform mit dem STI-Liner kann die piezoelektrische Schicht 140 nur in Gebieten neben einem des p-Kanal-Transistors 116 oder n-Kanal-Transistors 118 vorgespannt werden. Beispielsweise kann die piezoelektrische Schicht 140 so abgeschieden werden, dass sie in nichtvorgespanntem Zustand einen Stress verursacht (entweder Druckbeanspruchung oder Zugbeanspruchung). Abschnitte der Schicht 140 könnten dann vorgespannt werden, um die natürliche Beanspruchung zu verringern (d. h. weniger komprimierend oder tensil zu machen), zu entfernen (d. h. unbeansprucht machen) oder umzukehren (d. h. eine Druckbeanspruchung in eine Zugbeanspruchung oder umgekehrt umzuwandeln). Alternativ könnte die piezoelektrische Schicht 140 in einem entspannten Zustand abgeschieden werden und Abschnitte vorgespannt werden, um entweder den n-Kanal- oder den p-Kanal-Transistor zu beanspruchen, aber nicht beide.
  • 6 veranschaulicht eine weitere Ausführungsform, die mit einem SOI-Substrat verwendet werden kann. Diese Ausführungsform wird mit einer oder beiden der erfindungsgemäßen Ausführungsformen (oder Variationen der Ausführungsformen) kombiniert, die z. B. bezüglich der 3 und 5 beschrieben wurden. Alternativ können die zuvor beschriebenen Ausführungsformen unter Verwendung eines SOI-Substrats implementiert werden.
  • Die SOI-Ausführungsform enthält ein Substrat 103, eine dielektrische Schicht 144 (z. B. eine vergrabene Oxidschicht) und eine darüberliegende Siliziumschicht 150. Die aktiven Bereiche 104 und 106 sind in Gebieten der Siliziumschicht 150 ausgebildet. Die Ausführungsform von 6 enthält weiterhin eine piezoelektrische Schicht 146 über der dielektrischen Schicht 144. Alternativ kann die dielektrische Schicht 144 aus einem piezoelektrischen Material (z. B. Quarz) ausgebildet werden, wobei dann keine zusätzliche Schicht 146 benötigt würde. Bei einer Ausführungsform der Erfindung kann die dielektrische Schicht 144 amorphes Siliziumoxid und das piezoelektrische Dielektrikum 146 einen orientierten Quarzkristall umfassen (als Beispiel). Das SOI-Substrat kann wahlweise nicht dargestellte Pufferschichten enthalten, um durch Gitterfehlanpassung verursachte ”threading dislocations” zu steuern. Das piezoelektrische Dielektrikum 146 kann geeignet vorgespannt sein, um die Trägermobilität in den mehreren Bauelementen zu verbessern.
  • Die 7a und 7b veranschaulichen schematisch, wie der eingebettete Stress die Trägermobilität für einen nicht erfindungsgemäßen p-Kanal-FET (7a) und einen nicht erfindungsgemäßen n-Kanal-FET (7b) vorteilhafterweise bewirken kann. Zuerst unter Bezugnahme auf 7a wird ein piezoelektrisches Material 146 unter den Source- und Draingebieten 128 eines p-Kanal-Transistors 116 vorgespannt, um im Kanal eine Druckbeanspruchung zu erzeugen. In 7b wird das piezoelektrische Material 146 unter dem Kanal eines n-Kanal-Transistors 118 vorgespannt, um in dem Kanal eine Zugspannung zu erzeugen.
  • Die 8a veranschaulicht eine nicht erfindungsgemäße Variante, bei der Leiter 150 zwischen dem piezoelektrischen Material 146 und dem Dielektrikum 144 aufgenommen sind. Wie dargestellt können diese Leiter strukturiert werden, um die gewünschten Abschnitte der piezoelektrischen Schicht 146 vorzuspannen. Kontaktanschlüsse 154 können durch dielektrische Gebiete 152 hergestellt werden, was vorgesehen ist, um die verschiedenen Halbleiterinseln zu isolieren. Beispielsweise können die Leiter aus Pt, Ir, W, Co oder TiN, TaN bestehen und können eine wahlweise Barrierenschicht zwischen Leitern und Piezoelektrikum sein.
  • Bei einer weiteren, in 8b gezeigten, nicht erfindungsgemäßen Variante wird das piezoelektrische Material 146 vorgespannt, indem in dem Substrat 103 unter dem piezoelektrischen Material 146 Leiter 150 aufgenommen werden. Diese Ausführungsform ist besonders vorteilhaft, wenn der vergrabene Isolator ein Piezoelektrikum (z. B. Quarz) mit einer Dicke ist, die einem Vorspannen von der Rückseite förderlich ist. In dem dargestellten Beispiel werden die Leiter 150 strukturiert, um unter den Abschnitten des piezoelektrischen Materials 146 zu liegen, die vorgespannt werden. Wieder wird eine Kontaktverbindung 154 durch Gebiete 152 und 146 hergestellt, um die entsprechenden Spannungen zu liefern. Wenn das Substrat 103 ein Halbleiter ist (z. B. Silizium), können die Leiter 150 dotierte Gebiete sein. Alternativ können die Leiter aus einem Metall wie etwa Pt, Ir, W, Co oder TiN, TaN bestehen und können eine wahlweise Barrierenschicht zwischen Leitern und Piezoelektrikum sein.
  • Bei einer nicht gezeigten alternativen Variante kann ein Leiter zwischen der Halbleiterschicht 150 und dem piezoelektrischen Material 146 aufgenommen werden. Bei noch einer weiteren Ausführungsform kann auf das piezoelektrische Material durch Leiter von der Rückseite des Substrats 103 aus zugegriffen werden. Kontaktlöcher können durch das Substrat geätzt werden, und auf sie kann über einen Rückseitenkontakt zugegriffen werden.
  • Wie bei den bereits beschriebenen Ausführungsformen wird bevorzugt, dass das piezoelektrische Material 146 nur in Gebieten entweder neben dem n-Kanal-Transistor 118 oder p-Kanal-Transistor 116 vorgespannt wird. Beispielsweise kann der piezoelektrische Liner 110 so abgeschieden werden, dass er im nichtvorgespannten Zustand einen Stress (entweder Druckbeanspruchung oder Zugbeanspruchung) verursacht, oder in einem entspannten Zustand abgeschieden werden und so betrieben werden, dass nur eine Leitfähigkeitsart von Transistor einen Stress empfängt.

Claims (1)

  1. Verfahren zum Herstellen und Betreiben eines Halbleiterbauelements (100), wobei das Verfahren folgendes umfasst: Ausbilden eines Transistors (116, 118) an der Oberfläche eines Halbleiterkörpers (102); Ausbilden einer piezoelektrischen Schicht (110, 140) neben dem Transistor (116, 118), und elektrisches Koppeln mindestens eines Abschnitts der piezoelektrischen Schicht (110, 140) an einen Spannungsknoten, wobei der Spannungsknoten ein Signal führt, das bewirkt, dass die piezoelektrische Schicht (110, 140) in dem Transistor (116, 118) einen Stress verursacht, wenn der Transistor durchgeschaltet wird, wobei die Ladungsträgermobilität in dem verformten Transistor (116, 118) verbessert wird, und wobei das Ausbilden der piezoelektrischen Schicht (110) neben dem Transistor (116, 118) das Ausbilden der piezoelektrischen Schicht (110, 140) in einem Isolationsgraben (108) entlang des Transistors (116, 118) umfasst.
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