JP4675844B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP4675844B2
JP4675844B2 JP2006187597A JP2006187597A JP4675844B2 JP 4675844 B2 JP4675844 B2 JP 4675844B2 JP 2006187597 A JP2006187597 A JP 2006187597A JP 2006187597 A JP2006187597 A JP 2006187597A JP 4675844 B2 JP4675844 B2 JP 4675844B2
Authority
JP
Japan
Prior art keywords
channel transistor
layer
piezoelectric
transistor
piezoelectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006187597A
Other languages
English (en)
Other versions
JP2007019515A (ja
Inventor
マティアス，ヒーレマン
ジンギュ，ライアン
ルドルフ，シュティアストルファー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2007019515A publication Critical patent/JP2007019515A/ja
Application granted granted Critical
Publication of JP4675844B2 publication Critical patent/JP4675844B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、半導体装置およびその製造方法に関し、特に、性能向上を目的としてトランジスタの応力を調整する装置およびその製造方法に関するものである。
半導体装置は、コンピュータ、携帯電話等、多くの電子機器で使用されている。半導体産業の目標のひとつは、個々の装置のさらなる小型化および速度向上である。小さな装置ほど高速で動作可能だが、これは、部品間の物理的距離が短くなるからである。さらに、銅のような高伝導の素材が、アルミのような低伝導の素材に取って代わりつつある。また、電子や正孔など半導体キャリアの移動度の向上も、目標の一つである。
トランジスタの性能を向上させる方法として、電荷担体チャネル領域付近の半導体結晶格子を歪ませる（ゆがめる）という方法がある。例えば、歪んだシリコン上に形成されたトランジスタは、従来の基板を用いて作られたトランジスタよりも、高い電荷担体移動度を有する。シリコンを歪ませる方法の一つとして、ゲルマニウムまたはシリコンゲルマニウムの層を設けるというものがある。ゲルマニウムを含む層の上に、シリコンの薄い層を成長させる。ゲルマニウム結晶の格子はシリコンよりも大きいので、ゲルマニウムを含む層は、隣接する層に、格子の不整合による応力を与える。次に、歪んだシリコン層の中に、歪んだチャネルトランジスタが形成される。
別の方法としては、トランジスタ上に応力層を設けるというものがある。種々の応力層は、装置の移動度と性能との向上に利用可能である。例えば、接触エッチング停止層（ＣＥＳＬ）、単層、二重層、応力記憶伝達層、ＳＴＩライナ等を設けることで、応力を与えることができる。これらの方法の大半では、引っ張りおよび圧縮応力を付与するために窒化層を用いているが、他の応用例によっては、例えばＨＤＰ酸化膜など、他の材料を用いているものもある。
さらに他の応用例ではＳｉＧｅが用いられ、例えば、ＳｉＧｅ層の上にシリコン層を形成する。格子構造の違いにより、ＳｉＧｅがシリコン層に歪みを付与する。このように歪められたシリコン層は、高速なトランジスタの形成に用いることができる。図１ａ〜図１ｃは、従来の応力付与層の各例を示す。各例において、ｎチャネルトランジスタ１０とｐチャネルトランジスタ１２とが、シリコン基板１４に形成されている。ｎチャネルトランジスタとｐチャネルトランジスタとの間での、電子および正孔の移動度の差を考慮して、ｐチャネルトランジスタ１２には圧縮応力を付与し、ｎチャネルトランジスタ１０には引っ張り応力を与えることが望ましい。
図１ａと図１ｂとは、引っ張り応力を付与する単層１６を用いた例を示している。引っ張り応力は、ｐチャネルトランジスタに対しては不都合に作用するため、図１ａの例では単層１６がエッチングにて除去されている。図１ｂの例では、単層１６を（例えばゲルマニウム注入によって）アモルファス化することで、ｐチャネルトランジスタ１２上の単層１６が付与する応力を軽減または解消している。しかし、これら２つの例では、ｎチャネルトランジスタ１０だけにしか応力が付与できないという問題がある。
図１ｃは、二重層を有する構成の例を示している。この場合、引っ張り応力付与層１６がｎチャネルトランジスタ１０上に形成され、圧縮応力付与層１８がｐチャネルトランジスタ１２上に形成されている。一例として、特許文献１には、第一および第二プラズマ化学気相成長（ＰＥＣＶＤ）工程により、第一および第二窒化膜をそれぞれＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ上に形成する構成が開示されている。第一工程で引っ張り型窒化膜が設けられることで、ＰＭＯＳ装置のチャネル領域に圧縮応力が付与され、これによりＰＭＯＳキャリアの移動度が向上する。引っ張り型膜はＮＭＯＳ装置上からは除去され、次の第二工程でＮＭＯＳトランジスタ上に圧縮型窒化膜が設けられる。この圧縮型膜はＰＭＯＳ装置上からは除去されるが、ＮＭＯＳ装置上には残るため、これによってＮＭＯＳチャネル領域に引っ張り応力が付与される。
トランジスタに歪みを与えるさらに別の方法として、改良型ＳＴＩ（modified shallow trench isolation）領域を利用するものがある。ある方法では、ＳＴＩ凹部をストレッサに設け、当該凹部に誘電体を注入する。これにより、ストレッサは隣接する半導体に応力を付与することができる。
米国特許第６５７３１７３号明細書
従来の応力付与機構および方法は、これらが既存のＣＭＯＳ製造工程とどのように組み合わされるかという点に課題がある。これは、ＰＭＯＳの性能向上に必要な条件とＮＭＯＳの性能向上に必要な条件とが、根本的に異なっていることに起因する。引っ張りチャネル応力がＮＭＯＳ装置に対して最も効果的であるのに対して、圧縮チャネル応力がＰＭＯＳ装置に対しては最も効果的である。このように顕著に条件が相違していることが、半導体製造、特にＣＭＯＳ製造において問題となる。ＮＭＯＳ装置とＰＭＯＳ装置とが、互いに異なった方法、工程、材料を必要とするからである。
本発明の好適な実施形態における、歪みの生じたトランジスタにおいてキャリア移動度を向上させる構造および方法によって、これらおよび他の問題は基本的に解決または回避され、技術的利点を基本的に達成することができる。
本発明の好適な実施形態は半導体装置に関する。好適な実施形態において、ｎチャネルトランジスタとｐチャネルトランジスタとが半導体基板上に設けられ、ｎチャネルトランジスタとｐチャネルトランジスタとの上に圧電層が設けられている。本発明の好適な実施形態では、圧電層は、ｎチャネルトランジスタに近い部分では第一電位のバイアスがかけられており、ｐチャネルトランジスタに近い部分では第二電位のバイアスがかけられている。
本発明の他の実施形態において、ＭＯＳトランジスタが基板上に形成され、このＭＯＳトランジスタに隣接して分離溝が形成され、この分離溝内に圧電ライナ（線状圧電層）が形成されている。他の実施形態では、さらに、半導体基板上に圧電層が形成される。好適な圧電性素材としては、例えば、結晶酸化シリコン（石英）、鉛亜鉛ニオブ酸塩、鉛マグネシウムニオブ酸塩、鉛ジルコン酸塩チタン酸塩、およびそれらの化合物が挙げられる。上記基板は、シリコン、ゲルマニウム、シリコンゲルマニウム、ＧａＡｓなどのバルク材を含んでいてもよい。上記基板はさらに、ＳＯＩ構造における誘電体層が圧電性誘電体を含む、改良ＳＯＩ基板を有していてもよい。他の応用例では、上記装置が圧電ゲート誘電体または圧電チャネルを有する構成でもよい。
本発明の実施形態は、第一圧電領域と第二圧電領域とに対して、それぞれ独立して第一電位および第二電位のバイアスをかけることができるという利点を有している。これにより、別々のストレッサ構造または材料を用いなくても、ＰＭＯＳトランジスタには圧縮チャネル応力がかかり、ＮＭＯＳトランジスタには引っ張りチャネル応力がかかる。圧電効果は可逆なので、圧電ストレッサにより、チャネル領域中における応力のレベルを可逆的に調整できるという利点も得ることができる。実施形態によっては、圧電接点をソース／ドレインまたはゲート電極接点と結合させることにより、電力や貴重なチップ面積の節約が可能である。
さて、明細書および請求項全体にわたって「層」という言葉が使われているが、この「層」を用いて形成されたものが、途切れることなく連続的に形成された物体のみを示すと解釈されるべきではない。明細書中の記述から明らかなように、半導体層は、別個の独立した各領域（例えば活性領域）に分割されていてもよく、そのうちのいくつかまたは全てが、半導体層の各部分となっていてもよい。
ここまで、以下の発明の詳細な説明のよりよい理解の助けとするべく、本発明の特徴と技術的利点を概括した。本発明のさらなる特徴と利点とは、本発明の請求項の主題であって、以下において記述される。開示される着想および具体的な実施形態から、本発明と同じ目的を達成するための他の構造や工程を容易に構想しうることは、当業者には自明であろう。また、そのような同等の構成が、添付の請求項に示されている本発明の精神と範囲から逸脱するものではないことも、当業者には充分に認識されるであろう。
本発明に係る半導体装置は、以上のように、半導体基板上に配されたｎチャネルトランジスタと、半導体基板上に配されたｐチャネルトランジスタと、上記ｎチャネルトランジスタと上記ｐチャネルトランジスタとに隣接する圧電層とを備える構成である。
本発明に係る半導体装置は、以上のように、基板上に形成されたＭＯＳトランジスタと、上記ＭＯＳトランジスタに隣接して形成された分離溝と、上記分離溝内に形成された線状圧電層とを備える構成である。
本発明に係る半導体装置の製造方法は、以上のように、半導体基板の表面にトランジスタを形成する工程と、上記トランジスタに隣接する圧電層を形成する工程と、上記圧電層の少なくとも一部を電圧接点に電気的に接続する工程とを含む構成である。
それゆえ、トランジスタにおけるキャリア移動度を向上させることができるという効果を奏する。
本発明およびその利点は、添付の図面とともに下記の詳細な説明を参照することで、よりよく理解されるであろう。
各図面において対応する番号や記号は、特に示される場合を除いて、基本的に同じ部材を表している。図面は好適な実施形態の該当部分をはっきりと表すためのものであって、実際の縮尺とは必ずしも一致しない。いくつかの実施形態をさらに明瞭に説明するために、同じ構造、材料、工程の変形については、部材番号の後にアルファベットを付している。
好適な実施形態の構成と使途とを以下に詳細に記述する。本発明は、多くの特定の状況において具体化することができる発明思想を多数示すものである。具体的な実施形態は、あくまで発明の構成および使途の具体例を挙げるものであって、本発明の範囲を限定するものではない。
本発明を、ある特定の状況における好適な実施形態によって以下で説明する。すなわち、ＣＭＯＳ装置のキャリア移動度を向上させる方法について以下に説明する。本発明の好適な実施形態において、例えば層として形成された、ストレッサが、ＣＭＯＳ装置の、ＮＭＯＳおよびＰＭＯＳトランジスタ上に設けられている。他の好適な実施形態では、ストレッサはＳＴＩ領域の凹部に形成されたライナを含む。本発明の好適な実施形態において、ストレッサは、圧電性素材、より単純にいえば圧電性物質を含む。本発明の各実施形態では、圧電性物質に対して適切にバイアスをかけることにより、引っ張り力または圧縮力が、トランジスタチャネル領域に加えられる。本発明の実施形態は特にＣＭＯＳ製造において好適に利用されるが、これは、単一の圧電性物質が両タイプの装置の上にかぶさるように設けられるためである。また、それぞれのタイプの装置に対して適切な応力が、それぞれのタイプの装置に対して適切なバイアス電圧を与えることによって、直ちに得られる。
圧電性素材は、当該圧電性素材に対する電界の印加によって膨張または収縮する。圧電性素材は、一般的に、ガスライター、高周波スピーカー、計量機、マイクロポジショナーなどに使用されている。圧電効果が生じる素材は非対称な結晶構造を有している。外部から力が加わると、結晶における電荷の中心が分割され、これにより電荷が結晶の表面に現れる。反対に、結晶に電気的にバイアスをかけると、一般的には印加された電界によって直線的に変化する、可逆的な機械的変形を起こす。
圧電性素材には、単結晶のものとセラミックのものとがある。一般的な単結晶圧電性素材の一例に、石英（結晶酸化シリコン）がある。他の単結晶圧電性素材としては、鉛亜鉛ニオブ酸塩（ＰＺＮ）や鉛マグネシウムニオブ酸塩（ＰＭＮ）がある。セラミック圧電性素材として一般的なものは、鉛ジルコン酸塩チタン酸塩（ＰＺＴ）やＰＭＮがあり、後者は単結晶とセラミックとの両形態で入手可能である。これらの素材のうちのいくつかは、１％を上回る圧電応力を発揮する。
本発明を、ある特定の状況における好適な実施形態によって以下で説明する。すなわち、ＣＭＯＳトランジスタについて以下に説明する。本発明の好適な実施形態は、一つ以上のトランジスタを使用する半導体装置にも適用可能である。本発明の実施形態は、例えば、単一のＮＭＯＳトランジスタまたはＰＭＯＳトランジスタ構成に対し有用である。実施形態では一つのＰＭＯＳ装置および一つのＮＭＯＳ装置のみを説明しているが、通常、ここで述べる各製造工程において、半導体基板上には多数の（数千から数百万）のＰＭＯＳ装置およびＮＭＯＳ装置が形成される。
図２ａ、図２ｂ、図２ｃは、３つの実施形態をそれぞれ示しており、半導体装置１００は基板１０２を有している。基板１０２は、シリコンまたは他の半導体材料を含む半導体基板を有していてもよい。基板１０２は、単結晶シリコン基板であってもよいし、別の半導体（例えばＳｉ、ＳｉＧｅ、ＳｉＣ）または絶縁体（例えばシリコン・オン・インシュレータ（ＳＯＩ）基板）上に設けられた単結晶シリコン層を有していてもよい。シリコンの代わりに、例えばＧａＡｓ、ＩｎＰ、Ｓｉ／Ｇｅ、ＳｉＣなどの半導体化合物または混合物を使用することもできる。
基板１０２は、第一活性領域１０４と第二活性領域１０６とを有する。以下に示すＣＭＯＳの例では、ｐチャネルトランジスタ（ＰＭＯＳ）が第一活性領域１０４に形成され、ｎチャネルトランジスタ（ＮＭＯＳ）が第二活性領域１０６に形成される。このように、第一活性領域１０４はｎ型ドーパントでドープされ、第二活性領域１０６はｐ型ドーパントでドープされる。他の実施形態では、上記とは別の装置が形成される。例えば、他のＮＭＯＳトランジスタ、他のＰＭＯＳトランジスタ、バイポーラトランジスタ、ダイオード、キャパシタ、抵抗器などの装置が、活性領域１０４および１０６に類似した活性領域に形成される。
図２ａ〜図２ｃが示すように、第一活性領域１０４と第二活性領域１０６とは、基板１０２に設けられたＳＴＩ（shallow trench isolation）領域１０８によって隔てられている。第一の実施形態において、図２ａに示すように、ＳＴＩ領域１０８は、ＳＴＩ領域１０８の溝の中に等角に配置された圧電ライナ（線状圧電層）１１０を有する。図示していないが、これ以外のライナが形成されていてもよい。好適な実施形態において、ＳＴＩ領域１０８は、圧電ライナ１１０と溝の側壁との間に、図示しない酸化ライナおよび／または窒化ライナを有する。圧電ライナの種類によっては、圧電ライナ１１０とシリコン活性領域との間に、図示しないバリア層が必要な場合もある。ＳＴＩ領域１０８には、酸化シリコンまたはシリコン（ポリシリコンまたはアモルファスシリコン）などの溝充填材１１２が充填される。
図２ｂは別の実施形態を示す。この実施形態では、圧電ライナ１１０がＳＴＩ領域１０８をほぼ満たしている。この場合、充填材１１２は必要でない。
図２ｃに示す、さらに他の実施形態においては、導電ライナ１１４は、ＳＴＩ領域１０８の溝内において、圧電ライナ１１０に隣接する位置に形成される。図示された実施形態では、圧電ライナ１１０が先に（つまり溝の壁面に近い位置に）形成される。形成の順序は逆にすることができ、導電ライナ１１４を圧電ライナ１１０の両側に形成することもできる。導電ライナ１１４は、圧電ライナ１１０にバイアスをかけるのに有用であるが、圧電ライナ１１０は、その全体にバイアスをかけるには薄すぎる場合がある。導電ライナ１１４は、ポリシリコン、ＴｉＮ、ＴａＳｉＮ、Ｉｒ、ＩｒＯ２、ＲｕまたはＲｕＯ２を含んでいてもよいが、導電ライナ１１４は、これらの物質を含むものに限定されない。
図２ａ〜図２ｃに示す構造は、次のようにして形成される。すなわち、マスク層（例えば、窒化硬質マスク）を基板１０２表面上に形成し、分離溝が形成される領域が露出するように、上記マスク層に対しパターン形成を行う。次に、溝がエッチングにて形成される。特に溝の深さは２５０ｎｍから５００ｎｍの範囲である。これらの溝は一般的に、図２ａ〜図２ｃに示す活性領域１０４および１０６のような活性領域を取り囲むように形成される。他の実施形態では、深溝分離領域が用いられる。
図２ａおよび図２ｃに示される実施形態では、圧電ライナ１１０がＰＶＤ、ＣＶＤ、ＭＯＣＶＤまたはＡＬＤで堆積される。ＣＭＯＳ圧電ライナは、ＺｎＯ、Ｂｉ１２ＧｅＯ２０、ＢａｔｉＯ３、ＰＭＮのうちの少なくとも一種からなるのが望ましいが、これは、これらの材料が比較的高い圧電係数を有し、その材料特性も広く知られているからである。一例として、ＰＭＮおよびＰＺＴシステム材料の一般的な圧電係数は、それぞれｄ３３＝１８０〜２２０×１０−１２［ｍ／Ｖ］である。圧電ライナ１１０の材料は、ＳｉＯ２、ＴｅＯ２、ＬｉＩＯ２、ペロフスカイト型強誘電体であるＢａＴｉＯ３、ＬｉＮｂＯ３、ＬｉＴａＯ３、Ｌｉ（Ｎｂ，Ｔａ）Ｏ３等、タングステンブロンズ構造である（Ｓｒ，Ｂａ）Ｎｂ２Ｏ６等、またはビスマス化合物であるＢｉ４Ｔｉ３Ｏ１２、Ｐｂ５Ｇｅ３Ｏ１１等であってもよいが、これらに限定されない。
さらに他の実施形態において、圧電ライナ１１０は、絶縁層と、導電層と、圧電層と、第二導電層とを含む。第二導電層は、上記のバリア材料のうちのひとつから形成されることが望ましい。第一導電層は、第二導電層と同じ材料からなっていても、違う材料からなっていてもよい。
圧電材料のソース、ドレイン領域への相互拡散を防止するために、圧電ライナに隣接したバリアライナが必要な場合もある。このようなバリアライナは、ＳｉＮ、ＡｌＮ、ＴｉＮ、ＴａＳｉＮからなっていてもよい。これらの材料のうち、例えばＴｉＮやＴａＳｉＮからなるバリアは導電性を有するため、電極としても機能する。
圧電ライナ１１０（または圧電ライナ１１０およびその他）の形成後、溝が充填材１１２によって埋められる。充填材１１２は、酸化シリコンなどの酸化物を含んでいてもよい。ある実施形態では、酸化物は高密度プラズマ（ＨＤＰ）処理によって堆積される。別の実施形態では、酸化物は、テトラエチルオキシシラン（ＴＥＯＳ）を分解することで堆積される。さらに他の実施形態では、次世代を鑑みて、高アスペクト比の充填を可能にするような他の材料が用いられる。例えば、充填材１１２は、アモルファスまたは多結晶（ドープまたは非ドープ）シリコンや、窒化シリコンのような窒化物であってもよい。
図２ｂに示す実施形態では、充填材１１２は圧電性素材１１０と同じである。この実施形態において、圧電性素材はＺｎＯ、Ｂｉ１２ＧｅＯ２０、ＢａＴｉＯ３またはＰＭＮであるが、これは、これらの素材が比較的高い圧電係数を有し、その材料特性も広く知られているからである。圧電ライナ１１０の材料は、ＳｉＯ２、ＴｅＯ２、ＬｉＩＯ２、ペロフスカイト型強誘電体であるＢａＴｉＯ３、ＬｉＮｂＯ３、ＬｉＴａＯ３、Ｌｉ（Ｎｂ，Ｔａ）Ｏ３等、タングステンブロンズ構造である（Ｓｒ，Ｂａ）Ｎｂ２Ｏ６等、またはビスマス化合物等の材料であってもよいが、これらの材料に限定されない。これらの材料は、ＰＶＤ、ＣＶＤ、ＭＯＣＶＤ、ＡＬＤによって堆積される。
さて、図３は、図２ａの実施形態において、第一および第二活性領域１０４・１０６に、ＰＭＯＳトランジスタ１１６およびＮＭＯＳトランジスタ１１８がそれぞれ形成された後の状態を示す。ゲート誘電体１２０が半導体基板１０２の露出部分に堆積される。ある実施形態では、ゲート誘電体１２０は、酸化物（例えばＳｉＯ２）、窒化物（例えばＳｉ３Ｎ４）、または酸化物と窒化物との化合物（例えばＳｉＮ、酸化物−窒化物−酸化物の連続物）を含む。他の実施形態では、５．０以上の誘電定数を有する高誘電率素材が、ゲート誘電体１２０として使われる。高誘電率素材として適当なものは、例えば、ＨｆＯ２、ＨｆＳｉＯｘ、Ａｌ２Ｏ３、ＺｒＯ３、ＺｒＳｉＯｘ、Ｔａ２Ｏ５、Ｌａ２Ｏ３、それらの窒化物、ＳｉｘＮｙ、ＳｉＯＮ、ＨｆＡｌＯｘ、ＨｆＡｌＯｘＮ１−ｘ−ｙ、ＺｒＡｌＯｘＮｙ、ＳｉＡｌＯｘ、ＳｉＡｌＯｘＮ１−ｘ−ｙ、ＨｆＳｉＡｌＯｘ、ＨｆＳｉＡｌＯｘＮｙ、ＺｒＳｉＡｌＯｘ、ＺｒＳｉＡｌＯｘＮｙ、それらの組み合わせ、またはそれらとＳｉＯ２との組み合わせである。また、ゲート誘電体１２０は単層の材料を有していてもよく、２つ以上の層を有していてもよい。
ゲート誘電体１２０は、例えば、化学気相堆積法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、有機金属化学気相堆積法（ＭＯＣＶＤ）、物理的気相堆積法（ＰＶＤ）、またはジェット気相堆積法（ＪＶＤ）にて堆積されてもよい。他の実施形態では、ゲート誘電体１２０は、他の適当な堆積法を用いて堆積されてもよい。ある実施形態において、ゲート誘電体１２０は、約１０Åから６０Åの厚さであることが好ましいが、ゲート誘電体１２０の寸法はこれ以外でもよい。
図示された実施形態において、ｐチャネルトランジスタ１１６とｎチャネルトランジスタ１１８との両方のゲート誘電体１２０が、同じ誘電膜によって形成されている。しかし、この構成は必須ではなく、他の実施形態では、ｐチャネルトランジスタ１１６とｎチャネルトランジスタ１１８とがそれぞれ別のゲート誘電体を備えている。
ゲート電極１２２は、ゲート誘電体１２０上に形成される。ゲート電極１２２は、好ましくは、ポリシリコン、アモルファスシリコンなどの半導体材料を含むが、これ以外の半導体材料がゲート電極１２２に使われてもかまわない。他の実施形態において、ゲート電極１２２は、例えば、ポリシリコン、ＴｉＮ、ＨｆＮ、ＴａＮ、Ｗ、Ａｌ、Ｒｕ、ＲｕＴａ、ＴａＳｉＮ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、Ｉｒ、Ｙ、Ｐｔ、Ｔｉ、ＰｔＴｉ、Ｐｄ、Ｒｅ、Ｒｈ、または、Ｔｉ、Ｈｆ、Ｚｒ、ＴｉＡｌＮ、Ｍｏ、ＭｏＮ、ＺｒＳｉＮ、ＺｒＮ、ＨｆＮ、ＨｆＳｉＮ、ＷＮ、Ｎｉ、Ｐｒ、ＶＮ、ＴｉＷのホウ化物、リン化物、アンチモン化合物、または、部分的にケイ化されたゲート素材、完全ケイ化されたゲート素材（fully silicided gate material（ＦＵＳＩ））、他の金属、またはそれらの組み合わせからなる。ある実施形態において、ゲート電極１２２は、ケイ化層（例えばチタン珪素化合物、ニッケル珪素化合物、タンタル珪素化合物、コバルト珪素化合物、白金珪素化合物）の下に、ドープされたポリシリコン層を有する。
ゲート電極１２２がＦＵＳＩを含む場合、例えば、ゲート誘電体１２０上にポリシリコンが堆積され、ニッケル等の金属がさらにポリシリコン上に堆積される。これ以外の金属を用いてもよい。次に、基板１０２が６００度または７００度まで熱せられ、ニッケル珪化物の単一層が形成される。ゲート電極１４３は、金属基層の上に堆積されたポリシリコンキャップ層を有する金属基層のような、複数の重ねられたゲート素材を有してもよい。ゲート電極１２２は、およそ５００Åから２０００Åの厚さであり、ＣＶＤ、ＰＶＤ、ＡＬＤや他の堆積法を用いて堆積されてもよい。
ｐチャネルトランジスタ１１６とｎチャネルトランジスタ１１８とは、同じ層からなるゲート電極１２２を含んでいることが望ましい。このゲート電極１２２が半導体を含む場合、該半導体は、ｐチャネルトランジスタ１１６とｎチャネルトランジスタ１１８に対して、それぞれ別様にドープされてもよい。他の実施形態において、別種のトランジスタが、それぞれ別の素材からなるゲートを含んでいてもよい。
ゲート層（および任意に設けられるゲート誘電層）は、既知のフォトリソグラフィによってパターン化、エッチングされ、適切なパターンを有するゲート電極１２２が形成される。ゲート電極形成後、低度にドープされたソース／ドレイン領域１２４が、ゲート電極１２２をマスクとして用いて埋設される。他の埋設法（ポケット埋設、ハロー埋設、二重拡散埋設）も、必要ならば用いてもよい。
酸化物および／または窒化物のような絶縁素材を有するスペーサ１２６が、ゲート電極１２２の側壁に設けられる。スペーサ１２６は、一般的に、等角層の堆積後に異方性エッチングを行うことで形成される。この工程は、必要であれば複数の層を形成すべく繰り返し行われてもよい。
ソース／ドレイン領域１２８は、ｎ型ウェル１０４とｐ型ウェル１０６との露出面に形成される。望ましくは、従来の方法で、イオン（例えば、ＰＭＯＳトランジスタ１１６にはホウ素、ＮＭＯＳトランジスタ１１８にはヒ素および／またはリン）を注入する。
図示されていないが、層間誘電（（interlayer dielectric）ＩＬＤ）層が、トランジスタ１１６と１１８との上に設けられる。ＩＬＤ層の材料として好適なものは、例として、ドープガラス（ＢＰＳＧ、ＰＳＧ、ＢＳＧ）、有機ケイ酸ガラス（ＯＳＧ）、フッ化ケイ酸ガラス（ＦＳＧ）、塗布ガラス（ＳＯＧ）、窒化シリコン、ＰＥ（プラズマ助長）テトラエチルオキシシラン（ＴＥＯＳ）である。一般的に、ゲート電極とソース／ドレインとの接点（図示せず）が、層間誘電体を通して形成される。各部材を連結する金属化層もチップに含まれるが、簡略化のためため図示されていない。
要約すると、図３はＣＭＯＳ装置１００を示し、このＣＭＯＳ装置１００において、ＳＴＩ領域１０８が、好ましくは圧電性素材１１０からなるストレッサによって区画されている。本発明の各実施形態は、ＰＭＯＳ装置１１６とＮＭＯＳ装置１１８とが、同じストレッサ材料および構造からなるという利点を有する。しかし、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタに隣接するライナは、それぞれ異なった方向にバイアスをかけられて、任意の層に応力を与えるようになっていてもよい。
圧電フィルムまたは圧電材料が充填されたＳＴＩ溝を有する圧電応力ライナは、フィルムの結晶の向きに応じて様々にバイアスをかけられ、これによりその高い圧電係数を利用できる。バイアス方向は、圧電材料の極性軸に沿った方向（平行方向）か、垂直な方向が最も望ましい。ＳＴＩライナでは、圧電材料の層方向に平行にバイアスをかけてもよい。
図４ａおよび図４ｂは、圧電ライナ１１０にどのようにバイアスがかけられるのかという２つの例を示すものである。図４ａでは、圧電ライナには、上面から（例えば、ライナに隣接する部分のどこかに、好ましくはチャネルの近傍に、接点をおいて）バイアスがかけられる。図示された例では、圧電ライナ１１０および／または導電ライナ１１４は、ドープ領域１２８の上面を覆うように延びている。図４ｂに示す例において、圧電ライナ１１０および／または導電ライナ１１４は、例えば付加的な層を堆積させることで、ＳＴＩ領域１０８を覆うように延びている。ライナ１１０のＰＭＯＳトランジスタ１１６に隣接する部分には、第一電圧Ｖ１でバイアスがかけられ、一方、ライナ１１０のＮＭＯＳトランジスタ１１８に隣接する部分には、第二電圧Ｖ２でバイアスがかけられる。
第一電圧Ｖ１と第二電圧Ｖ２とは、一定の電圧である。つまり、チップに電力がかけられている間はほぼ一定のレベルである。第一電圧Ｖ１と第二電圧Ｖ２とは、隣接するトランジスタが導通しているときにのみ、所望のレベルに達する信号であることが望ましい。例えば、正の電圧が加えられると引っ張りチャネル応力を生むライナ１１０に、ＮＭＯＳトランジスタが隣接するようにするのが望ましい。こうすると、第一電圧Ｖ１がトランジスタのゲート電圧に接続される。この場合、（物理的および／または電気的に）ゲート電極１２２を圧電ライナ１１０および／または導電ライナと接触させることによって、電気的接続を得ることができる。これらのライナは、充填材１１２を覆うように延びていても延びていなくてもよい。
同様に、低電圧が印加された時に圧縮チャネル応力を生ずるライナ１１０が、ＰＭＯＳトランジスタ１１６に隣接することが望ましい。これにより、第二電圧Ｖ２がトランジスタ１１６のゲート電圧と接続する。共通に接続されたゲートを有するＮＭＯＳトランジスタとＰＭＯＳトランジスタとを含むＣＭＯＳインバータの場合、共通のゲート信号がＳＴＩに印加され、「オン」状態のトランジスタに効果的に応力が与えられてキャリア移動度が増加し、「オフ」状態のトランジスタに効果的に応力が与えられてキャリア移動度が減少する。
好適な実施形態において、電圧Ｖ１（またはＶ２）のうちの一方が０．８ボルトから１．８ボルトの間であり、他方の電圧Ｖ２（またはＶ１）が０ボルトである。ある実施形態では、第一電圧Ｖ１と第二電圧Ｖ２とが、トランジスタ１１６および１１８を動作させる回路とは独立して供給される。この場合、圧電ライナ１１０は、トランジスタが動作していないとき、中間電圧（例えばＶ１とＶ２との中間の電圧）までバイアスがかけられる。
他の実施形態において、圧電ライナ１１０は、ｎチャネルトランジスタ１１８またはｐチャネルトランジスタ１１６に隣接する領域でのみバイアスを受ける。例えば、圧電ライナ１１０を、バイアスがかからないときに（圧縮または引っ張り）応力を生ずるように、堆積してもよい。そして、ライナの各部分に、本来の応力を弱める（圧縮または引っ張り力を減少させる）、本来の応力を除去する（応力をなくす）、または本来の応力を反転させる（圧縮力を引っ張り力にする、または、引っ張り力を圧縮力にする）ように、バイアスをかけてもよい。別の例として、圧電ライナを応力がかからない状態で堆積し、その部分に対してバイアスをかけることで、ｎチャネルトランジスタまたはｐチャネルトランジスタのどちらか一方に応力がかかるようにしてもよい。
図４ｃは、溝の下側から圧電ライナ１１０にバイアスがかかるように構成された実施形態を示す。この実施形態では、埋設された導体１３０が、圧電ライナ１１０と電気的に導通して、所望のバイアス電圧Ｖ１またはＶ２を伝える。例えば、埋設された導体は、溝が形成された後、溝が埋められる前に、埋設された高ドープ領域でもよい。図４ｄに示す実施形態において、圧電材料には、溝分離体の側壁からバイアスがかけられる。
別の実施形態では、溝充填材１１２が導体（例えば、ドープアモルファスまたはポリシリコン）を含んでいてもよい。この溝充填材１１２には、所望のバイアスがかけられる。この実施形態では、バイアスが、図４ａに示すように上方からかけられてもよく、図４ｂに示すように下方からかけられてもよく、またはこれら以外でもよい。
ＳＴＩ充填を行う構成では、バイアス方向は、応力をかけたいチャネルの方向に垂直であることが望ましい。図４ｃに示すように、電極は、ＳＴＩの上面部または下面部に形成されてもよい。別の実施形態では、図４ｄおよび図４ｅに示すように、電極は、トランジスタのチャネルの応力方向と垂直な、２つのＳＴＩ側壁上に形成されてもよい。
図５を参照して、本発明の第二の実施形態を以下で説明する。本実施形態では、圧電層１４０がトランジスタ１１６および１１８を覆うように形成される。上記のように、従来の応力付加方法においては、窒化シリコンなどの引っ張り膜が、半導体装置１００上に設けられる。このような膜がＮＭＯＳの性能向上に特に有効な引っ張りチャネル応力を生ずることは、当業者に知られている。しかし、そのような膜はＰＭＯＳの性能を低下させるため、ゲルマニウム注入などのさらなる処理により、ＰＭＯＳ装置上の引っ張り膜の引っ張り応力を低下させる必要がある。これに対して、図５に示す実施形態では、全てのトランジスタ上に単一の応力発生層を設けて、これにバイアスをかけることで適切に応力を発生させることができるようになっている。
図５に示す実施形態は、図３に示される構造をもとに形成されてもよい。図５に示すように、半導体装置１００は、ＰＭＯＳトランジスタ１１６とＮＭＯＳトランジスタ１１８との上に設けられた、圧電層１４０を含むことが望ましい。さらに、導電層１４２が、圧電層１４０上に任意に設けられる。図示された実施形態において、層１４０および１４２はパターン形成されない。別の実施形態では、層１４０および層１４２の少なくとも一つにパターン形成を行い、ＰＭＯＳトランジスタ１１６上の部分とＮＭＯＳトランジスタ１１８上の部分とが、電気的に絶縁されるようにしてもよい。
ＳＴＩ領域１０８は、上記のように圧電ライナを含んでいてもよく、または他の（例えば従来の）絶縁領域でもよい。ある実施形態において、ｎチャネルトランジスタ１１８（またはｐチャネルトランジスタ１１６）にはＳＴＩ領域１０８内のライナによって応力が与えられ、一方、ｐチャネルトランジスタ１１６（またはｎチャネルトランジスタ１１８）には該トランジスタ１１６（またはトランジスタ１１８）上の層１４０によって応力が与えられる。他の実施形態において、圧電ＳＴＩライナ１０８と圧電層１４０とが協働して、トランジスタチャネル領域に応力を与える。適切にバイアスがかけられることにより、各層が協調的にチャネル応力を増加または減少させる。
トランジスタ１１６および１１８の（例えば上記の方法による）形成後、圧電層１４０が堆積される。その好適な材料としては、ＺｎＯ、Ｂｉ１２ＧｅＯ２０、ＢａＴｉＯ３、ＰＭＮが挙げられる。一例として、（Ｂａ，Ｓｒ）ＴｉＯ３／２が、液体供給前駆体を有するＭＯＣＶＤ単ウェハ反応装置を用いて堆積される。有機原料が、Ｏ２およびＮ２Ｏの酸化ガスとともに用いられる。堆積温度によって、結晶化された、または、アモルファスの膜が得られる。この膜は、堆積された時に分極されるか、または、後段階であって、圧電ライナの両電極が形成される段階で、分極される。他の方法としてＰＶＤがあり、この場合、ＳＴＩのアスペクト比を低くする必要があるが、膜堆積温度は低くてよいという利点がある。膜厚は、５０ｎｍから３００ｎｍの間でよい。
付加的導電層１４２は、圧電層１４０上に堆積されてもよい。導電層１４２は、一般的に、圧電層１４０の抵抗率が高すぎて、所望する数の接点を用いてトランジスタにバイアスをかけることができないときに用いられる。好ましい実施形態において、導電層１４２は白金からなり、およそ１０ｎｍから５０ｎｍの厚さを有し、ＰＶＤまたはＣＶＤで堆積される。面積抵抗は一般的におよそ１０〜５０マイクロオーム・センチメートルである。電極層は、他に、ＴａＮ、ＴｉＮからなっていてもよい。例えば、ＰＶＤにより白金が２００度から５００度の温度下で堆積される。
ある実施形態では、導電層１４２（および／または圧電層１４０）に対してパターン形成を行い、ＰＭＯＳトランジスタ１０６上の部分をＮＭＯＳトランジスタ１１８上の部分から電気的に絶縁する。この工程が行われると、導電層１４２は、非常に低い面積抵抗を有するようになり、過大な電力を消費することがなくなる。他の実施形態において、導電層１４２（および／または圧電層１４０）に対するパターン形成は行われない。この場合、ＰＭＯＳトランジスタ１１６上の部分と、ＮＭＯＳトランジスタ１１８上の部分とに対しては、異なったバイアスがかけられる。この実施形態では、層１４０、１４２の面積抵抗は、最小電流が導体に流れるように、低く抑えられるのが望ましい。
上述したように、圧電層にバイアスがかけられて、ＰＭＯＳトランジスタ１１６上には圧縮チャネル応力が、ＮＭＯＳトランジスタ１１８上には引っ張りチャネル応力が加えられることが望ましい。接点の数を増加することでこれは実現できるが、面積が増加するため好ましくない。圧電層同士の連結には、既存の接点／バイアスを利用することが望ましい。一例として、ゲート電極１２２への印加時に、ゲート電圧を圧電ライナの適切な部分に印加してもよい。ある実施形態においては、ゲート接点（図示せず）が、圧電層１４０にも電気的に接続された接合接点として利用される。
他の実施形態では、圧電性素材にソース接点を通じてバイアスをかけてもよい。これにより、トランジスタが電気的に活性化されているときのみ、バイアスをかけることができる。さらに他の実施形態では、ＳＴＩがＣＥＳＬ（contact etch stop layer）（接点エッチング停止層）と結合されていてもよい。例えば、ＳＴＩとＣＥＳＬとは、圧電ライナ／ＳＴＩ充填材のみを接続する基板接点のように、分離領域内において付加的な接点によって接続される。
ＳＴＩライナの構成と同様に、圧電ライナ１４０は、ｐチャネルトランジスタ１１６とｎチャネルトランジスタ１１８とのどちらかに隣接する領域のみにバイアスがかけられるように構成されてもよい。例えば、圧電ライナ１４０は、バイアスがかからない状態において（圧縮または引っ張り）応力を与えるように、堆積される。層１４０の各部分に、さらに、本来の応力を弱める（圧縮または引っ張り力を減少させる）、本来の応力を除去する（応力をなくす）、または本来の応力を反転させる（圧縮力を引っ張り力にする、または引っ張り力を圧縮力にする）ように、バイアスをかけてもよい。別の例として、圧電ライナ１４０を応力がかからない状態で堆積し、その部分に対してバイアスをかけることで、ｎチャネルトランジスタかｐチャネルトランジスタのどちらかに応力がかかるようにしてもよい。
図６は、ＳＯＩ基板に対して適用される別の実施形態を示す。本実施形態は、図３および５を参照して説明した実施形態（およびそれらの派生形）の一つまたは両方と、組み合わされる。また、これより前に説明した実施形態を、ＳＯＩ基板に適用することも可能である。
ＳＯＩの実施形態は、基板１０３と、誘電層１４４（例えば埋設酸化層）と、表面に設けられたシリコン層１５０とを含む。活性領域１０４および１０６は、シリコン層１５０の領域に形成される。図６に示す実施形態は、さらに、誘電層１４４の上に圧電層１４６を含む。または、誘電層１４４は、圧電性素材（例えば石英）からなっていてもよく、その場合、圧電層１４６を付加的に設ける必要はない。本発明の一実施形態において、例えば、誘電層１４４はアモルファス酸化シリコンを含み、圧電誘電体１４６は配向性石英結晶を含む。ＳＯＩ基板は、格子不整合による貫通転位を制御するバッファ層（図示せず）を、任意に含んでいてもよい。圧電誘電体１４６には、複数の装置のキャリア移動度を高めるべく、適切にバイアスがかけられていてもよい。
図７ａおよび図７ｂは、ｐチャネルＦＥＴ（図７ａ）およびｎチャネルＦＥＴ（図７ｂ）のキャリア移動度に対して、応力の付加がどのように望ましい影響を及ぼすかを模式的に示している。まず、図７ａを参照すると、ｐチャネルトランジスタ１１６のソースおよびドレイン領域１２８の下で、圧電性素材１４６にバイアスがかけられ、チャネルに対して圧縮応力がかかる。図７ｂでは、ｎチャネルトランジスタ１１８のチャネルの下で、圧電性素材１４６にバイアスがかかり、チャネルに対して引っ張り応力がかかる。
図８ａに示す実施形態において、導体１５０は、圧電性素材１４６と誘電層１４４との間に設けられる。同図に示すように、これらの導体にはパターン形成がなされて、圧電層１４６の所望の場所にバイアスがかかる。接点接続材１５４は、誘電領域１５２を貫通して形成される。この誘電領域１５２は、様々な半導体領域同士を分離するために設けられている。導体１５０は、例えばＰｔ、Ｉｒ、Ｗ、Ｃｏ、またはＴｉＮ、ＴａＮからなり、導体と圧電性素材との間に任意にバリア層が設けられる。
図８ｂに示すように、別の実施形態において、圧電性素材１４６下の基板１０３に導体１５０を設けることによって、圧電性素材１４６に対してバイアスがかけられる。本実施形態は、埋設絶縁体が、背面バイアスをもたらす厚さの圧電性素材（例えば石英）である場合に特に有用である。図示された例では、導体１５０に対してパターン形成がなされ、圧電性素材１４６のバイアスをかけられる部分の下に導体１５０が配置される。さらに、接点接続材１５４が、誘電領域１５２と圧電性素材１４６とを貫通して形成され、適切な電圧を与える。基板１０３が半導体（例えばシリコン）の場合、導体１５０はドープされた領域でもよい。または、導体１５０は、例えばＰｔ、Ｉｒ、Ｗ、Ｃｏ、またはＴｉＮ、ＴａＮからなり、導体と圧電性素材との間の付加的なバリア層であってもよい。
図示されないさらに別の実施形態において、導体は、半導体層１５０と圧電性素材１４６との間に設けられる。さらに別の実施形態において、圧電性素材に対し、導体が基板１０３の背面側から接触する。基板を貫通するようにコンタクトホールがエッチングされることで、裏面との接触が図られてもよい。
上記の実施形態において、圧電性素材１４６に対し、ｎチャネルトランジスタ１１８とｐチャネルトランジスタ１１６とのいずれかと隣接する領域でのみバイアスがかけられることが望ましい。例えば、圧電ライナ１１０が、バイアスのかからない状態において（圧縮または引っ張り）応力を付与するように堆積されることも可能であり、また、圧電ライナを応力がかからない状態で圧電ライナ１１０を堆積し、どちらかの導電性タイプのトランジスタにのみ応力がかかるように操作してもよい。
本発明の範囲内における材料や方法の変更については当業者であれば充分に理解可能であり、本発明が、好適な実施形態を説明するために用いた具体的な概念以外の多くの適用可能な発明概念を示すものであることも明らかであろう。従って、添付の請求項は、そのような過程、装置、製造、組成、手段、方法、工程を、本発明の範囲内に収めることを目的としている。
ＣＭＯＳ装置における従来のストレッサの構造と方法とを示す断面図である。 ＣＭＯＳ装置における従来のストレッサの構造と方法とを示す断面図である。 ＣＭＯＳ装置における従来のストレッサの構造と方法とを示す断面図である。 圧電溝ライナを含む、本発明の一実施形態を示す断面図である。 圧電溝ライナを含む、本発明の一実施形態を示す断面図である。 圧電溝ライナを含む、本発明の一実施形態を示す断面図である。 トランジスタ形成後の図２の装置を示す断面図である。 本発明の一実施形態における、圧電接点の形成を示す断面図である。 本発明一各実施形態における、圧電接点の形成を示す断面図である。 本発明の一実施形態における、圧電接点の形成を示す断面図である。 本発明の一実施形態における、圧電接点の形成を示す断面図である。 本発明の一実施形態における、圧電接点の形成を示す断面図である。 トランジスタ装置上に圧電層が形成される、本発明の一実施形態を示す断面図である。 本発明の一実施形態における、圧電性誘電体を有するＳＯＩ基板の断面図である。 ｐチャネルＳＯＩトランジスタに対する応力を示す断面図である。 ｎチャネルＳＯＩトランジスタに対する応力を示す断面図である。 本発明の一実施形態における、ＳＯＩ用の接点の形成を示す断面図である。 本発明の一実施形態における、ＳＯＩ用の接点の形成を示す断面図である。

Claims (16)

  1. 半導体基板上に配されたｎチャネルトランジスタと、
    半導体基板上に配されたｐチャネルトランジスタと、
    上記ｎチャネルトランジスタと上記ｐチャネルトランジスタとに接触する圧電層と、
    上記圧電層に電位を与える導電部とを備え、
    上記ｎチャネルトランジスタに引っ張り応力がかかり、上記ｐチャネルトランジスタに圧縮応力がかかるように、上記導電部から、上記圧電層のｎチャネルトランジスタに接触する部分およびｐチャネルトランジスタに接触する部分にそれぞれ異なる所定の電位が与えられることを特徴とする半導体装置。
  2. 上記圧電層は、ＺｎＯ、Ｂｉ１２ＧｅＯ２０、ＢａｔｉＯ３、ＰＭＮおよびそれらの化合物からなる群から選択される物質を含んでいることを特徴とする請求項１に記載の半導体装置。
  3. 上記圧電層は、上記ｎチャネルトランジスタおよび上記ｐチャネルトランジスタを覆っていることを特徴とする請求項１に記載の半導体装置。
  4. 上記導電部は、上記ｎチャネルトランジスタおよび上記ｐチャネルトランジスタを覆う導電層であることを特徴とする請求項３に記載の半導体装置。
  5. 上記ｎチャネルトランジスタを覆う、上記圧電層の部分は、上記ｐチャネルトランジスタを覆う、上記圧電層の部分から分離されていることを特徴とする請求項４に記載の半導体装置。
  6. 上記圧電層は、分離溝内に配されていることを特徴とする請求項１に記載の半導体装置。
  7. 上記導電部は、上記分離溝内に配されていることを特徴とする請求項６に記載の半導体装置。
  8. 上記半導体基板は、絶縁層を覆う半導体層を含み、
    上記絶縁層は、基板を覆っていることを特徴とする請求項１に記載の半導体装置。
  9. 上記圧電層は、上記半導体層の下に配されていることを特徴とする請求項８に記載の半導体装置。
  10. 上記絶縁層は、上記圧電層であることを特徴とする請求項９に記載の半導体装置。
  11. 上記圧電層は、上記半導体層と上記絶縁層との間に配されていることを特徴とする請求項９に記載の半導体装置。
  12. 半導体基板の表面にｎチャネルトランジスタおよびｐチャネルトランジスタを形成する工程と、
    上記ｎチャネルトランジスタと上記ｐチャネルトランジスタとに接触する圧電層を形成する工程と、
    上記圧電層に電位を与える導電部を形成する工程と、
    上記圧電層の少なくとも一部を電圧接点に電気的に接続する工程とを含み、
    上記導電部は、上記ｎチャネルトランジスタに引っ張り応力がかかり、上記ｐチャネルトランジスタに圧縮応力がかかるように、上記圧電層のｎチャネルトランジスタに接触する部分およびｐチャネルトランジスタに接触する部分にそれぞれ異なる所定の電位を与えることを特徴とする半導体装置の製造方法。
  13. 上記電圧接点は、上記トランジスタが起動した時に上記圧電層によって当該トランジスタに応力がかかるようにする信号を伝達することを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 上記トランジスタに接触する圧電層を形成する工程は、上記トランジスタ上に圧電層を形成する工程を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
  15. 上記トランジスタに接触する圧電層を形成する工程は、上記トランジスタに隣接する分離溝の内部に圧電層を形成する工程を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
  16. 上記トランジスタに接触する圧電層を形成する工程は、上記圧電層の上に上記トランジスタを形成する工程を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
JP2006187597A 2005-07-07 2006-07-07 半導体装置および半導体装置の製造方法 Expired - Fee Related JP4675844B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/176,727 US7586158B2 (en) 2005-07-07 2005-07-07 Piezoelectric stress liner for bulk and SOI

Publications (2)

Publication Number Publication Date
JP2007019515A JP2007019515A (ja) 2007-01-25
JP4675844B2 true JP4675844B2 (ja) 2011-04-27

Family

ID=37678331

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006187597A Expired - Fee Related JP4675844B2 (ja) 2005-07-07 2006-07-07 半導体装置および半導体装置の製造方法

Country Status (3)

Country Link
US (1) US7586158B2 (ja)
JP (1) JP4675844B2 (ja)
DE (3) DE102006062917B4 (ja)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100618698B1 (ko) * 2004-06-21 2006-09-08 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
FR2888990B1 (fr) * 2005-07-22 2007-09-07 Commissariat Energie Atomique Dispositif microelectronique dote de transistors surmontes d'une couche piezoelectrique
US7297584B2 (en) * 2005-10-07 2007-11-20 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices having a dual stress liner
JP2007141977A (ja) * 2005-11-16 2007-06-07 Matsushita Electric Ind Co Ltd 半導体装置
WO2007096976A1 (ja) * 2006-02-24 2007-08-30 Fujitsu Limited 半導体装置およびその製造方法
WO2007108106A1 (ja) * 2006-03-20 2007-09-27 Fujitsu Microelectronics Limited 半導体装置およびその製造方法
US7288822B1 (en) * 2006-04-07 2007-10-30 United Microelectronics Corp. Semiconductor structure and fabricating method thereof
JP2007324391A (ja) * 2006-06-01 2007-12-13 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7585720B2 (en) * 2006-07-05 2009-09-08 Toshiba America Electronic Components, Inc. Dual stress liner device and method
US8833174B2 (en) * 2007-04-12 2014-09-16 Colorado School Of Mines Piezoelectric sensor based smart-die structure for predicting the onset of failure during die casting operations
FR2916305B1 (fr) 2007-05-15 2009-10-23 Commissariat Energie Atomique Dispositif a transistor a canal contraint.
JP2009032962A (ja) * 2007-07-27 2009-02-12 Panasonic Corp 半導体装置及びその製造方法
JP4544288B2 (ja) * 2007-10-19 2010-09-15 セイコーエプソン株式会社 半導体装置及び電子機器
US7851313B1 (en) * 2007-11-09 2010-12-14 Xilinx, Inc. Semiconductor device and process for improved etch control of strained silicon alloy trenches
DE102008008931B3 (de) * 2008-02-13 2009-07-16 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Vorrichtung und Verfahren zum Schalten von elektrischen Signalen und Leistungen
DE102008011926B4 (de) * 2008-02-29 2010-11-25 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Schicht mit großem ε mit geringerer Dicke zum Strukturieren eines dielektrischen Materials bei der Herstellung von Transistoren
US7855428B2 (en) * 2008-05-06 2010-12-21 International Business Machines Corporation Conductive liner at an interface between a shallow trench isolation structure and a buried oxide layer
US7998832B2 (en) * 2008-08-27 2011-08-16 Advanced Micro Devices, Inc. Semiconductor device with isolation trench liner, and related fabrication methods
DE102009010843B4 (de) 2009-02-27 2014-04-10 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Substrate und Halbleiterbauelemente hergestellt unter Einsatz einer Verformungstechnologie unter Anwendung eines piezoelektrischen Materials und Verfahren zum Einsatz einer derartigen Verformungstechnolgie
FR2945669B1 (fr) * 2009-05-14 2011-12-30 Commissariat Energie Atomique Transistor organique a effet de champ
JP5546191B2 (ja) * 2009-09-25 2014-07-09 セイコーインスツル株式会社 半導体装置
US8389300B2 (en) * 2010-04-02 2013-03-05 Centre National De La Recherche Scientifique Controlling ferroelectricity in dielectric films by process induced uniaxial strain
FR2965658A1 (fr) * 2010-10-04 2012-04-06 St Microelectronics Crolles 2 Couche semi conductrice sur isolant susceptible d'être contrainte, et son procédé de fabrication
US9166004B2 (en) * 2010-12-23 2015-10-20 Intel Corporation Semiconductor device contacts
DE102011011157B4 (de) * 2011-02-14 2017-11-09 Texas Instruments Deutschland Gmbh Elektronische Halbleitervorrichtung und Verfahren zu deren Herstellung
CN104011888A (zh) * 2011-12-20 2014-08-27 斯兰纳私人集团有限公司 单片集成的cmos声波器件
CN103367363B (zh) * 2012-03-27 2016-08-10 中国科学院微电子研究所 半导体器件及其制造方法
US9768055B2 (en) * 2012-08-21 2017-09-19 Stmicroelectronics, Inc. Isolation regions for SOI devices
FR3003685B1 (fr) * 2013-03-21 2015-04-17 St Microelectronics Crolles 2 Procede de modification localisee des contraintes dans un substrat du type soi, en particulier fd soi, et dispositif correspondant
US9299837B2 (en) * 2013-05-22 2016-03-29 Globalfoundries Inc. Integrated circuit having MOSFET with embedded stressor and method to fabricate same
DE112013007072T5 (de) * 2013-06-28 2016-01-28 Intel Corporation Nano-Strukturen und Nano-Merkmale mit Si (111)-Ebenen auf Si (100)-Wafer für III-N Epitaxie
US9460770B1 (en) 2015-09-01 2016-10-04 Micron Technology, Inc. Methods of operating ferroelectric memory cells, and related ferroelectric memory cells
US9966466B2 (en) * 2016-08-08 2018-05-08 Globalfoundries Inc. Semiconductor-on-insulator wafer, semiconductor structure including a transistor, and methods for the formation and operation thereof
US10176859B2 (en) * 2017-05-03 2019-01-08 Globalfoundries Inc. Non-volatile transistor element including a buried ferroelectric material based storage mechanism
US12027520B2 (en) 2021-05-10 2024-07-02 Sandisk Technologies Llc Transistor circuits including fringeless transistors and method of making the same
WO2022240452A1 (en) * 2021-05-10 2022-11-17 Sandisk Technologies Llc Transistor circuits including fringeless transistors and method of making the same
US11837601B2 (en) 2021-05-10 2023-12-05 Sandisk Technologies Llc Transistor circuits including fringeless transistors and method of making the same
WO2024048764A1 (ja) * 2022-08-31 2024-03-07 株式会社Gaianixx 結晶、積層構造体、素子、電子デバイス、電子機器及びシステム
CN116169151B (zh) * 2023-04-25 2023-07-25 合肥晶合集成电路股份有限公司 半导体结构、半导体结构的制作方法及图像传感器器件

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0346261A (ja) * 1989-07-14 1991-02-27 Hitachi Ltd 半導体デバイス及びその応力制御方法
JPH03132072A (ja) * 1989-10-18 1991-06-05 Fujitsu Ltd 半導体装置
JPH0982956A (ja) * 1995-09-14 1997-03-28 Toshiba Corp 半導体装置及びその製造方法
JP2003158195A (ja) * 2001-11-20 2003-05-30 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003179157A (ja) * 2001-12-10 2003-06-27 Nec Corp Ｍｏｓ型半導体装置
JP2004063591A (ja) * 2002-07-25 2004-02-26 Sony Corp 半導体装置とその製造方法
JP2004281964A (ja) * 2003-03-19 2004-10-07 Toshiba Corp 半導体集積回路装置とその製造方法
JP2005005633A (ja) * 2003-06-16 2005-01-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3585415A (en) 1969-10-06 1971-06-15 Univ California Stress-strain transducer charge coupled to a piezoelectric material
JP2653099B2 (ja) * 1988-05-17 1997-09-10 セイコーエプソン株式会社 アクティブマトリクスパネル，投写型表示装置及びビューファインダー
US6118148A (en) * 1996-11-04 2000-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2001509312A (ja) * 1997-01-28 2001-07-10 ザ ペンステート リサーチファウンデーション 超音波変換器のためのリラクサー強誘電体単結晶
US5763315A (en) * 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
JP3046261B2 (ja) 1997-05-29 2000-05-29 株式会社神戸製鋼所 砥石のドレッサ及びそれに使用するペレット
US6087241A (en) * 1997-09-05 2000-07-11 Microchip Technology Incorporated Method of forming side dielectrically isolated semiconductor devices and MOS semiconductor devices fabricated by this method
US5976928A (en) * 1997-11-20 1999-11-02 Advanced Technology Materials, Inc. Chemical mechanical polishing of FeRAM capacitors
US6090661A (en) 1998-03-19 2000-07-18 Lsi Logic Corporation Formation of novel DRAM cell capacitors by integration of capacitors with isolation trench sidewalls
KR100265350B1 (ko) * 1998-06-30 2000-09-15 김영환 매립절연층을 갖는 실리콘 기판에서의 반도체소자 제조방법
KR100332108B1 (ko) * 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 및 그 제조 방법
US6573173B2 (en) 1999-07-13 2003-06-03 Motorola, Inc. Method for forming a copper interconnect using a multi-platen chemical mechanical polishing (CMP) process
JP3604072B2 (ja) * 1999-11-08 2004-12-22 沖電気工業株式会社 半導体装置の製造方法
TW555895B (en) * 2000-09-11 2003-10-01 Ii Vi Inc Single crystals of lead magnesium niobate-lead titanate
US6429091B1 (en) * 2000-12-08 2002-08-06 International Business Machines Corporation Patterned buried insulator
US6583488B1 (en) * 2001-03-26 2003-06-24 Advanced Micro Devices, Inc. Low density, tensile stress reducing material for STI trench fill
JP3577024B2 (ja) * 2001-10-09 2004-10-13 エルピーダメモリ株式会社 半導体装置及びその製造方法
JP3998233B2 (ja) * 2001-11-09 2007-10-24 セイコーＮｐｃ株式会社 発振回路および発振用集積回路
US6657276B1 (en) * 2001-12-10 2003-12-02 Advanced Micro Devices, Inc. Shallow trench isolation (STI) region with high-K liner and method of formation
US6555879B1 (en) * 2002-01-11 2003-04-29 Advanced Micro Devices, Inc. SOI device with metal source/drain and method of fabrication
JP2003273206A (ja) * 2002-03-18 2003-09-26 Fujitsu Ltd 半導体装置とその製造方法
US6767749B2 (en) 2002-04-22 2004-07-27 The United States Of America As Represented By The Secretary Of The Navy Method for making piezoelectric resonator and surface acoustic wave device using hydrogen implant layer splitting
DE10231964A1 (de) 2002-07-15 2004-02-19 Infineon Technologies Ag Halbleiterbauelement mit stressaufnehmender Halbleiterschicht sowie zugehöriges Herstellungsverfahren
US6573172B1 (en) * 2002-09-16 2003-06-03 Advanced Micro Devices, Inc. Methods for improving carrier mobility of PMOS and NMOS devices
WO2004049406A1 (en) 2002-11-25 2004-06-10 International Business Machines Corporation Strained finfet cmos device structures
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
US6902971B2 (en) * 2003-07-21 2005-06-07 Freescale Semiconductor, Inc. Transistor sidewall spacer stress modulation
US6887798B2 (en) * 2003-05-30 2005-05-03 International Business Machines Corporation STI stress modification by nitrogen plasma treatment for improving performance in small width devices
KR100500451B1 (ko) * 2003-06-16 2005-07-12 삼성전자주식회사 인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법
US7279746B2 (en) * 2003-06-30 2007-10-09 International Business Machines Corporation High performance CMOS device structures and method of manufacture

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0346261A (ja) * 1989-07-14 1991-02-27 Hitachi Ltd 半導体デバイス及びその応力制御方法
JPH03132072A (ja) * 1989-10-18 1991-06-05 Fujitsu Ltd 半導体装置
JPH0982956A (ja) * 1995-09-14 1997-03-28 Toshiba Corp 半導体装置及びその製造方法
JP2003158195A (ja) * 2001-11-20 2003-05-30 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003179157A (ja) * 2001-12-10 2003-06-27 Nec Corp Ｍｏｓ型半導体装置
JP2004063591A (ja) * 2002-07-25 2004-02-26 Sony Corp 半導体装置とその製造方法
JP2004281964A (ja) * 2003-03-19 2004-10-07 Toshiba Corp 半導体集積回路装置とその製造方法
JP2005005633A (ja) * 2003-06-16 2005-01-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20070018328A1 (en) 2007-01-25
JP2007019515A (ja) 2007-01-25
DE102006062916B3 (de) 2014-10-16
DE102006062917B4 (de) 2017-03-23
DE102006029235B4 (de) 2013-10-17
US7586158B2 (en) 2009-09-08
DE102006029235A1 (de) 2007-02-15
DE102006062917A1 (de) 2011-11-10

Similar Documents

Publication Publication Date Title
JP4675844B2 (ja) 半導体装置および半導体装置の製造方法
US11158544B2 (en) Vertical stacked nanosheet CMOS transistors with different work function metals
US10411106B2 (en) Transistor with air spacer and self-aligned contact
US8482042B2 (en) Strained semiconductor device and method of making same
US8399934B2 (en) Transistor device
JP4700569B2 (ja) 直接チャネル応力
US9871136B2 (en) Semiconductor device
US7545001B2 (en) Semiconductor device having high drive current and method of manufacture therefor
JP5305907B2 (ja) 応力が加えられたゲート金属シリサイド層を含む高性能ｍｏｓｆｅｔ及びその製造方法
US7229893B2 (en) Method and apparatus for a semiconductor device with a high-k gate dielectric
US7820530B2 (en) Efficient body contact field effect transistor with reduced body resistance
CN103022126B (zh) 具有由高k保护金属层诱导的应变沟道的半导体器件
US11569366B2 (en) Fully depleted SOI transistor with a buried ferroelectric layer in back-gate
KR20080032220A (ko) 완전 변환된 반도체 금속 합금에 의한 금속 게이트ｍｏｓｆｅｔ
KR20040065297A (ko) 본체결합식 실리콘-온-인슐레이터 반도체 디바이스 및 그제조방법
US7319258B2 (en) Semiconductor-on-insulator chip with<100>-oriented transistors
KR20090019693A (ko) 스트레인된 반도체 장치 및 이의 제조 방법
US20140306273A1 (en) Structure of metal gate structure and manufacturing method of the same
JP2010118500A (ja) 半導体装置及びその製造方法
JP2009534833A (ja) 単位領域あたりのキャパシタンスが高い半導体コンポーネントの製造法
CN101752377B (zh) 用于高K金属栅极Vt调制的N/P金属晶体定向结构及制造方法
US9966466B2 (en) Semiconductor-on-insulator wafer, semiconductor structure including a transistor, and methods for the formation and operation thereof
TWI446456B (zh) 具有金屬閘極之電晶體及其製作方法
CN117650180A (zh) 一种基于应变硅场效应的晶体管及其成型方法
JP2005276989A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080801

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100921

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110111

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110126

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140204

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4675844

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees