CN101752377B - 用于高K金属栅极Vt调制的N/P金属晶体定向结构及制造方法 - Google Patents

用于高K金属栅极Vt调制的N/P金属晶体定向结构及制造方法 Download PDF

Info

Publication number
CN101752377B
CN101752377B CN200910252739.0A CN200910252739A CN101752377B CN 101752377 B CN101752377 B CN 101752377B CN 200910252739 A CN200910252739 A CN 200910252739A CN 101752377 B CN101752377 B CN 101752377B
Authority
CN
China
Prior art keywords
crystalline metal
layer
metal layer
dielectric layer
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200910252739.0A
Other languages
English (en)
Other versions
CN101752377A (zh
Inventor
林思宏
杨棋铭
陈其贤
林进祥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN101752377A publication Critical patent/CN101752377A/zh
Application granted granted Critical
Publication of CN101752377B publication Critical patent/CN101752377B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供了一种集成电路。该集成电路包括：半导体基板，具有第一区域和第二区域；第一区域中的n型场效应晶体管(FET)的第一栅极堆叠；以及第二区域中的p型FET的第二栅极堆叠。第一栅极堆叠包括半导体基板上的高k介电层、在高k介电层上沿第一定向的第一晶体金属层以及在第一晶体金属层上的导电材料层。第二栅极堆叠包括半导体基板上的高k介电层、在高k介电层上沿第二定向的第二晶体金属层以及在第二晶体金属层上的导电材料层。

Description

用于高K金属栅极Vt调制的N/P金属晶体定向结构及制造方法
技术领域
本发明涉及用于高K金属栅极Vt调制的N/P金属晶体定向。 
背景技术
采用高k介电材料和金属以通过多种技术节点在集成电路器件按比例缩小为较小器件部件时形成栅极堆叠。在具有场效应晶体管(FET)(诸如金属氧化物晶体管(MOS))的集成电路中，需要分别针对器件速度和性能特性调整p型MOS(PMOS)晶体管和n型MOS(NMOS)晶体管的阈值电压。然而，用以调整阈值电压的掺杂处理在晶体管的部件尺寸按比例缩小时具有限制作用。需要一种器件结构和制造该结构，使得可以独立转变功函数且节省成本的方法。 
发明内容
根据本发明的一个方面，提供了一种集成电路，包括：半导体基板，具有第一区域和第二区域；n型场效应晶体管(FET)的第一栅极堆叠，在第一区域中，第一栅极堆叠包括在半导体基板上的高k介电层、在高k介电层上的具有第一定向的第一晶体金属层和在第一晶体金属层上的导电材料层；以及p型FET的第二栅极堆叠，在第二区域中，第二栅极堆叠包括在半导体基板上的高k介电层、在高k介电材料层上的具有第二定向的第二晶体金属层和在第二晶体金属层上的导电材料层，其中，沿第一定向的第一晶体金属层具有比沿第二定向的第二晶体金属层的第二功函数低的第一功函数。 
其中，半导体基板包括硅，第一功函数经转变接近硅导带能(Ec)，以及第二功函数经转变接近硅价带能(Ev)。 
第一定向为松散表面定向，而第二定向为拉紧表面定向，其中，第一 定向为{100}，而第二定向为{111}。 
第一晶体金属层和第二晶体金属层均包括镧(La)、铪(Hf)、钌(Ru)、锆(Zr)、钛(Ti)、钽(Ta)、钨(W)、镍(Ni)和铂(Pt)中的一种。 
优选地，第一晶体金属层包括钽(Ta)，第二晶体金属层包括铂(Pt)；第一定向为{100}，以及第二定向为{111}。 
第一晶体金属层通过物理汽相沉积(PVD)以范围在约100W与约1000W之间的功率、约2×10-4torr的压力和范围在约3sccm与50sccm之间的氩气流来形成，以及其中，第二晶体金属层通过电子枪蒸发以范围在约300℃与约700℃之间的温度形成。 
根据本发明的另一方面，提供了一种集成电路，包括：硅基板，具有第一区域和第二区域； 
n型场效应晶体管(FET)，设置在第一区域中，包括形成在硅基板中的第一源极和第一漏极、夹置在第一源极与第一漏极之间的第一栅极堆叠，第一栅极堆叠包括高k介电层以及高k介电层上处于{100}的第一晶体金属层；以及p型FET，设置在第二区域中，包括形成在硅基板中的第二源极和第二漏极以及夹置在第二源极与第二漏极之间的第二栅极堆叠，第二栅极堆叠包括高k介电层以及高k介电层上处于{111}的第二晶体金属层。 
其中，高k介电层包括氧化铪(HfO)，第一晶体金属层包括钽(Ta)，以及第二晶体金属层包括铂(Pt)。 
第一晶体金属层包括从由镧、铪、锆、铝、钌和钛组成的组中选出的金属，以及第二晶体金属层包括从由钌、钨和镍组成的组中选出的金属。 
n型FET和p型FET包括分别形成在第一栅极堆叠和第二栅极堆叠的侧壁上的栅极间隔物。 
第一栅极堆叠还包括形成在第一晶体金属层上的导电材料层，以及第二栅极堆叠还包括形成在第二晶体金属层上的导电材料层。 
根据本发明的又一方面，提供了一种用于制造半导体器件的方法，包括：提供半导体基板，半导体基板具有第一区域和第二区域；在半导体基板上形成高k介电层；在第一区域中的高k介电层上形成具有第一定向的第一晶体金属部件；在第二区域中的高k介电层上形成具有第二定向的第 二晶体金属部件，其中，在与半导体基板平行的表面中，第一定向具有比第二定向的第二表面密度低的第一表面密度；在第一区域中的半导体基板中形成第一源极和第一漏极，其中，第一源极和第一漏极包括n型掺杂剂，并且第一晶体金属部件夹置在第一源极与第一漏极之间；以及在第二区域中的半导体基板中形成第二源极和第二漏极，其中，第二源极和第二漏极包括p型掺杂剂，并且第二晶体金属部件夹置在第二源极与第二漏极之间。 
其中，第一定向为{100}，而第二方向为{111}。 
第一晶体金属部件包括通过物理汽相沉积(PVD)处理形成的钽(Ta)，其中，PVD处理包括使用范围在约100W与约1000W之间的功率、约2×10-4torr的压力以及范围在约3sccm与50sccm之间的氩气流。 
第二晶体金属部件包括通过电子枪蒸发处理形成的铂(Pt)，并且电子枪蒸发处理包括使用范围在约300℃与约700℃之间的沉积温度。 
通过本发明的技术方案，可以独立转变功函数且节省成本。 
附图说明
当与附图一起阅读时，通过以下详细描述最好地理解本公开的各个方面。需要强调的是，根据工业中的标准实施，各种部件并不是按比例绘制的。实际上，为了讨论的清楚，可任意增加或减少各种部件的尺寸。 
图1是具有根据本公开的多种方面构造的金属栅极堆叠的集成电路的一个实施例的截面图。 
具体实施方式
应该理解，以下公开提供了用于实施各种实施例的不同部件的许多不同实施例或实例。以下描述组件和排列的特定实例以简化本公开。当然，这些仅为实例且并非用于限制。此外，在以下描述中，第一部件形成在第二部件上方可包括第一和第二部件直接接触形成的实施例，并且也可以包括附加部件夹置形成在第一和第二部件之间从而使得第一和第二部件不能直接接触的实施例。 
图1是具有根据一个或多个实施例构造的金属栅极堆叠的集成电路 100的截面图。参考图1共同描述集成电路100及其制造方法。 
集成电路100包括半导体基板110。半导体基板110包括硅。可选地或另外，半导体基板包括锗、硅锗、碳化硅或其他适合的半导体材料。集成电路还包括形成在半导体基板中以隔离各种器件的多种隔离部件112，例如浅沟槽隔离(STI)。STI的形成可包括蚀刻基板中的沟槽并通过诸如氧化硅、氮化硅或氧氮化硅的绝缘体材料填充沟槽。经填充的沟槽可以具有多层结构，诸如以氮化硅填充沟槽的热氧化衬垫层。在一个实施例中，可使用诸如以下的处理来创建STI结构：生长填料氧化物、形成低压化学汽相沉积(LPCVD)氮化层、使用光刻胶和遮蔽来图案化STI开口、蚀刻基板中的沟槽、选择性地生长热氧化沟槽衬垫以改进沟槽界面、以CVD氧化物填充沟槽、使用化学机械平面化(CMP)以蚀刻背部以及使用氮化物剥离以留下STI结构。 
基板110包括用于n型场效晶体管(nFET)116的第一区域114和用于p型FET(pFET)120的第二区域118。半导体基板110还包括通过一种或多种掺杂方法(诸如离子注入、扩散或其他适合的技术)在各步骤中形成的诸如n阱和p阱的多种掺杂区域。在一个实施例中，第一区域114包括p阱124。在另一个实施例中，第二区域118包括n阱126。 
nFET 116包括源极和漏极，诸如通过离子注入处理形成的轻掺杂漏极(LDD)部件130以及重掺杂源极和漏极132。在LDD部件130之间的基板中限定沟道。nFET 116包括具有栅极介电层和栅电极的金属栅极堆叠。栅极介电层包括形成在半导体基板上的高k介电材料层134。在一个实施例中，高k介电层134包括氧化铪(HfO)。在另一个实施例中，高k介电材料包括Al2O3。可选地，高k介电材料层包括金属氮化物、金属硅酸盐、其他金属氧化物或其他适合的介电膜。例如，高k介电层可包括金属氧化物，诸如ZrO2。在一个实施例中，高k介电层通过原子层沉积(ALD)形成。在其他实施例中，高k介电层可替代地通过金属有机化学汽相沉积(MOCVD)、物理汽相沉积(PVD)、分子束外延(MBE)、UV臭氧氧化或其他适合的技术形成。在UV臭氧氧化方法中，金属膜通过溅射形成，随后在存在氧和UV光的情况下将金属膜原位氧化为金属氧化物。 
另外，界面层(未示出)可以插在半导体基板与高k介电层之间。在一个实例中，界面层包括氧化硅，并且可以通过多种适合的方法(诸如热氧化、ALD或UV臭氧氧化)形成。在另一个实施例中，界面氧化硅层可具有小于10A的厚度。 
用于nFET的栅极堆叠可以另外包括夹置在高k介电材料层与栅电极之间的覆盖层(未示出)。在一个实施例中，覆盖层包括氧化镧(LaO)。覆盖层可以替代地包括其他适合的材料。 
栅电极包括沿第一定向的第一晶体金属层138。选择第一晶体金属层和第一定向，使得第一晶体金属层具有接近硅导带能(silicon conduction band energy)(Ec)的第一功函数或较低功函数，从而更容易出现电子逃离。例如，第一功函数约为4.2eV以下。优选地，第一晶体金属层被定向以具有在与半导体基板平行的表面上具有较小密度的松散表面定向。在一个实施例中，第一定向经选择密勒指数为{100}。在这种表示中，密勒指数{100}表示第一晶体金属层的晶体平面与半导体基板表面平行。在一个实施例中，第一晶体金属层包括钽。在其他实施例中，第一晶体金属包括镧、铪、锆、铝或钛。第一晶体金属层可通过适合的技术形成。第一晶体金属层的结晶定向可以由沉积技术或沉积条件控制。 
在一个实施例中，PVD被用于形成第一晶体金属层。例如，当使用钽以形成具有定向{100}的第一晶体金属层时，以包括范围在约100瓦特(W)与约1000瓦特之间的无线电频率(rf)能量的处理条件来实施PVD。在此状况下，氩被用作具有范围在约3sccm与约50sccm之间的气流的惰性气体。沉积腔室可具有约2×10-4torr的压力。在另一实施例中，使用钌(Ru)来形成具有定向{100}的第一晶体金属层。实施PVD以形成{100}钌层。溅射温度可以被调整以形成{100}钌层。例如，{100}钌层通过PVD以约300℃的溅射温度形成。在另一个实施例中，{100}钌层通过PVD以约500eV的Ar+能量、约75°的入射角度以及大于1.2A/m2的电流密度形成。在另一个实施例中，{100}钌层可通过PVD在增加氩气体压力时形成。在另一个实施例中，{100}钌层可通过MOCVD以约400℃或更高的沉积温度形成。在另一个实施例中，PtTiO被用于第一晶体金属层。具有定向{100}的PtTiO 晶体层可通过MOCVD在沉积率被调整为2.5nm/分钟或更高时形成。在一个实施例中，第一晶体金属具有范围在约10埃与约200埃之间的厚度。 
栅电极还包括形成在第一晶体金属层上的导电材料层140。导电材料层可以包括通过PVD、CVD、电镀或它们的组合形成的诸如铜、铝或钨的金属。可选地，导电材料层包括由CVD形成的多晶硅。 
第一区域114中的nFET 116也可以包括形成在金属栅极堆叠的侧壁上的栅极间隔物142。栅极间隔物可以具有多层结构，并且可以包括氧化硅、氮化硅、氮氧化硅或其他介电材料。在一个实施例中，栅极间隔物142是通过沉积和干蚀刻形成的。 
pNET 120包括源极和漏极，诸如通过离子注入处理形成的轻掺杂漏极(LDD)部件150和重掺杂源极和漏极152。在LDD部件150之间的基板中限定沟道。pNET 120包括具有栅极介电层和栅电极的金属栅极堆叠。pNET的栅极介电层包括形成在半导体基板上的高k介电材料层154。在一个实施例中，在成分和形成方面，高k介电层154基本与nFET 116的高k介电层134类似。例如，高k介电层134和154在相同处理中同时形成。对于另一实例，高k介电层154包括氧化铪(HfO)。在另一实施例中，高k介电材料层154包括Al2O3。可选地，高k介电材料层包括金属氮化物、金属硅酸盐、其他金属氧化物或其他适合的介电膜。在另一个实施例中，高k介电层通过ALD形成。在其他实施例中，高k介电层154可以替代地通过MOCVD、PVD、MBE、UV臭氧氧化或其他适合的技术形成。 
另外，界面层(未示出)可以夹置在半导体基板与高k介电层154之间。在一个实例中，界面层包括氧化硅，并且可以通过多种适合的方法(诸如热氧化、ALD或UV臭氧氧化)形成。在另一个实施例中，界面氧化硅层可以具有小于10A的厚度。在另一个实施例中，第一区域和第二区域中的界面层在同一处理中被同时形成。 
用于pFET的栅极堆叠可另外包括夹置在高k介电材料层与栅电极之间的覆盖层(未示出)。在一个实施例中，覆盖层包括氧化镧(LaO)。覆盖层可替代地包括其他适合的材料。在另一个实施例中，第一和第二区域中的覆盖层在成分和形成方面可以基本类似。第一和第二区域中的覆盖 层可以在一个处理中同时形成。 
pNET 120的栅电极包括沿第二定向的第二晶体金属层158。选择第二晶体金属和第二定向，使得第二晶体金属层具有接近硅价带能(silicon valence band energy)(Ev)的第二功函数或较高功函数，从而出现针对原子核的强电子结合能。例如，第二功函数约为5.1eV以上。第二晶体金属层被定向以具有在与半导体基板平行的在表面上具有较高密度的拉紧表面定向。在一个实施例中，第二定向被选择密勒指数为{111}。在这种表示中，密勒指数{111}表示第二晶体金属层的晶体平面与半导体基板表面平行。在一个实施例中，第二晶体金属层包括铂(Pt)。在其他实施例中，第二晶体金属包括钌、钨、镍或其他适合的金属。第二晶体金属层可通过适合的技术形成。第二晶体金属层的结晶定向可以被沉积技术或沉积条件控制。在一个实施例中，实施电子枪(e-gun)蒸发以形成第二晶体金属层。例如，当使用铂以形成具有定向{111}的第二晶体金属层时，利用包括范围在约300℃与约700℃之间的电子枪蒸发温度的处理条件来实施电子枪蒸发。在另一个实施例中，使用钌(Ru)以形成具有定向{111}的第二晶体金属层。{111}钌层可通过MOCVD以约300℃以下的沉积温度形成。在一个实施例中，第二晶体金属具有范围在约10埃与约200埃之间的厚度。 
pNET的栅电极还包括形成在第二晶体金属层上的导电材料层160。导电材料层可包括通过PVD、CVD、电镀或它们的组合形成的诸如铜、铝或钨的金属。可选地，导电材料层包括通过CVD形成的多晶硅。在另一个实施例中，导电材料层140和160可以在一个步骤中被同时形成。 
第二区域118中的pFET 120还可以包括形成在金属栅极堆叠的侧壁上的栅极间隔物162。栅极间隔物162可具有多层结构，并且可以包括氧化硅、氮化硅、氮氧化硅或其他介电材料。在一个实施例中，栅极间隔物162通过沉积和干蚀刻形成。在另一个实施例中，间隔物142和162可以在一个步骤中同时形成。 
通过所公开的集成电路及其制造方法，可以通过选择第一金属和第二金属、使用第一金属形成沿第一定向的第一晶体金属层以及使用第二金属形成沿第二定向的第二晶体金属层来独立地转变nFET和pFET的功函数。 第一和第二晶体金属层的结晶定向可通过调整上述处理条件来控制。在一个实例中，将nFET的第一晶体金属层138转变至{100}，以及将pFET的第二晶体金属层158转变至{111}。因此，所公开的结构可以为nFET和pFET提供较低的阈值电压(Vt)。 
尽管未示出，但集成电路100可以包括其他部件。例如，在半导体基板和栅极堆叠上形成层间介电(ILD)层。化学机械抛光(CMP)处理被应用于集成电路以抛光ILD层。随后，多层互连形成在半导体基板上，并且被配置为耦合至多种部件(诸如nFET和pFET的源极、漏极和栅极)。集成电路100还可以包括形成在多层互连上的结合结构和钝化结构。在另一实施例中，半导体基板110还可以包括通过选择性外延生长(SEG)形成的其他半导体材料以获得应变的基板和增强的沟道移动性。例如，集成电路100包括形成在第二区域118中的pFET 120的源极、漏极和/或沟道区域中的硅锗(SiGe)。在另一实施例中，集成电路100包括形成在第一区域114中的nFET 116的源极、漏极和/或沟道区域中的碳化硅(SiC)。 
在一个实施例中，集成电路100可以在先加工栅极工艺流程中形成。例如，该方法可包括形成STI、形成p阱和n阱、沉积栅极层以及图案化栅极层以形成用于nFET和pFET的栅极堆叠；形成LDD部件使得LDD区域与栅极堆叠对准；形成栅极间隔物；以及形成重掺杂的源极和漏极。在另一实施例中，集成电路100可以在后加工栅极工艺流程中形成。例如，该方法可包括形成STI、形成p阱和n阱、沉积栅极层以及图案化栅极层以形成用于nFET和pFET的伪栅极堆叠；形成LDD部件使得LDD区域与伪栅极堆叠对准；形成栅极间隔物；以及形成重掺杂的源极和漏极；然后形成ILD层并应用CMP处理来抛光ILD层以露出伪栅极堆叠，随后部分去除栅极材料层以形成栅极沟槽；随后填充栅极导电材料层或者填充栅极金属层和栅极导电材料层；以及随后是通过诸如镶嵌工艺的工艺形成包括金属线和接触/通孔的互连的处理。 
尽管未图示或未完全描述，但可以呈现其他处理步骤以形成多种掺杂的部件和诸如多层互连(MLI)的其他器件部件。在一个实例中，在形成栅极堆叠之后形成轻掺杂漏极(LDD)区域。可以在金属栅极堆叠的侧壁 上形成栅极间隔物。随后，源极和漏极区域基本形成为与间隔物的外边缘对准。栅极间隔物可具有多层结构，并且可包括氧化硅、氮化硅、氮氧化硅或其他介电材料。掺杂的源极和漏极区域以及n型掺杂剂或p型掺杂剂的LDD区域通过常规掺杂工艺(诸如离子注入)形成。用以形成相关掺杂区域的n型掺杂剂杂质可包括磷、砷和/或其他材料。p型掺杂剂杂质可包括硼、铟和/或其他材料。 
进一步形成多层互连。多层互连包括垂直互连(诸如常规通孔或接触)和水平互连(诸如金属线)。多种互连部件可实施多种导电材料(包括铜、钨和硅)。在一个实例中，镶嵌工艺用以形成与铜有关的多层互连结构。在另一实施例中，钨用以形成接触孔中的钨插塞。 
STI的形成可包括蚀刻基板中的沟槽以及通过诸如氧化硅、氮化硅或氮氧化硅的绝缘体材料填充沟槽。经填充的沟槽可具有多层结构，诸如以氮化硅填充沟槽的热氧化衬垫层。在一个实施例中，可使用诸如以下的工艺过程创建STI结构：使填料氧化物生长、形成低压化学汽相沉积(LPCVD)氮化层、使用光刻胶和遮蔽来图案化STI开口、蚀刻基板中的沟槽、选择性地生长热氧化沟槽衬垫以改进沟槽界面、以CVD氧化物填充沟槽、使用化学机械平面化(CMP)以蚀刻背部以及使用氮化物剥离以留下STI结构。 
各实施例中的集成电路100及其制造方法可以在具有高k和金属栅极部件的其他半导体器件(诸如应变半导体基板、异质半导体器件或无应力隔离结构)中使用。 
本公开不限于半导体结构包括诸如金属氧化物硅(MOS)晶体管的nFET和pFET的应用，而是可以扩展为具有金属栅极堆叠的其他集成电路。例如，半导体结构可包括动态随机存取存储器(DRAM)单元、单电子晶体管(SET)和/或其他微电子器件(本文统称为微电子器件)。在另一实施例中，半导体结构包括FinFET晶体管。当然，本公开的各个方面也可适用于和/或容易适于其他类型的晶体管，包括单栅极晶体管、双栅极晶体管和其他多栅极晶体管，并且可以用于许多不同应用中，包括传感器单元、存储器单元、逻辑单元等。 
尽管已经详细描述了本公开的实施例，但本领域技术人员应理解，在 不背离本公开的精神和范围的情况下，可以进行多种改变、替换和变化。在另一实施例中，半导体基板可包括外延层。例如，基板可包括诸如埋入介电层的绝缘体上半导体(SOI)结构。可选地，基板可包括诸如通过称为氧注入隔离(SIMOX)技术的方法、晶片结合、选择性外延生长(SEG)或其他适当方法形成的埋入介电层(诸如埋入氧化物(BOX)层)。 
上文概述了几个实施例的部件。本领域技术人员应了解，其可以容易地使用本公开作为设计或修改用以执行相同目的和/或实现本文引入实施例的相同优点的其他处理和结构的基础。本技术领域人员还应认识到，这些等效构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下可以进行多种改变、替换和变化。 

Claims (15)

1.一种集成电路，包括：
半导体基板，具有第一区域和第二区域；
n型场效应晶体管(FET)的第一栅极堆叠，在所述第一区域中，所述第一栅极堆叠包括：
高k介电层，在所述半导体基板上；
界面层，在所述半导体基板与所述高k介电层之间；
第一晶体金属层，在所述高k介电层上，所述第一晶体金属层具有第一定向；
覆盖层，在所述高k介电层与所述第一晶体金属层之间；
和
导电材料层，在所述第一晶体金属层上；以及
p型FET的第二栅极堆叠，在所述第二区域中，所述第二栅极堆叠包括：
高k介电层，在所述半导体基板上；
第二晶体金属层，在所述高k介电层上，所述第二晶体金属层具有第二定向；和
导电材料层，在所述第二晶体金属层上，
其中，沿所述第一定向的所述第一晶体金属层具有比沿所述第二定向的所述第二晶体金属层的第二功函数低的第一功函数。
2.根据权利要求1所述的集成电路，其中，
所述半导体基板包括硅；
所述第一功函数经转变接近硅导带能(Ec)；以及
所述第二功函数经转变接近硅价带能(Ev)。
3.根据权利要求1所述的集成电路，其中，所述第一定向为松散表面定向，而所述第二定向为拉紧表面定向，
其中，所述第一定向为{100}，而所述第二定向为{111}。
4.根据权利要求1所述的集成电路，其中，所述第一晶体金属层和所述第二晶体金属层均包括镧(La)、铪(Hf)、钌(Ru)、锆(Zr)、钛(Ti)、钽(Ta)、钨(W)、镍(Ni)和铂(Pt)中的一种。
5.根据权利要求1所述的集成电路，其中，
所述第一晶体金属层包括钽(Ta)；
所述第二晶体金属层包括铂(Pt)；
所述第一定向为{100}；以及
所述第二定向为{111}。
6.根据权利要求5所述的集成电路，其中，所述第一晶体金属层通过物理汽相沉积(PVD)以范围在100W与1000W之间的功率、2×10-4torr的压力和范围在3sccm与50sccm之间的氩气流来形成，
以及其中，所述第二晶体金属层通过电子枪蒸发以范围在300℃与700℃之间的温度形成。
7.一种集成电路，包括：
硅基板，具有第一区域和第二区域；
n型场效应晶体管(FET)，设置在所述第一区域中，包括：
第一源极和第一漏极，形成在所述硅基板中；
第一栅极堆叠，夹置在所述第一源极与所述第一漏极之间，所述第一栅极堆叠包括高k介电层以及所述高k介电层上处于{100}的第一晶体金属层；
其中，在所述硅基板与所述高k介电层之间还有界面层以及在所述高k介电层与所述第一晶体金属层之间的覆盖层；
以及
p型FET，设置在所述第二区域中，包括：
第二源极和第二漏极，形成在所述硅基板中；
第二栅极堆叠，夹置在所述第二源极与所述第二漏极之间，所述第二栅极堆叠包括所述高k介电层以及所述高k介电层上处于{111}的第二晶体金属层。
8.根据权利要求7所述的集成电路，其中
所述高k介电层包括氧化铪(HfO)；
所述第一晶体金属层包括钽(Ta)；以及
所述第二晶体金属层包括铂(Pt)。
9.根据权利要求7所述的集成电路，其中，所述第一晶体金属层包括从由镧、铪、锆、铝、钌和钛组成的组中选出的金属，以及所述第二晶体金属层包括从由钌、钨和镍组成的组中选出的金属。
10.根据权利要求7所述的集成电路，其中，所述n型FET和所述p型FET包括分别形成在所述第一栅极堆叠和第二栅极堆叠的侧壁上的栅极间隔物。
11.根据权利要求7所述的集成电路，其中，所述第一栅极堆叠还包括形成在所述第一晶体金属层上的导电材料层，以及所述第二栅极堆叠还包括形成在所述第二晶体金属层上的导电材料层。
12.一种用于制造半导体器件的方法，包括：
提供半导体基板，所述半导体基板具有第一区域和第二区域；
在半导体基板上形成高k介电层；
在所述半导体基板与所述高k介电层之间形成界面层；
在所述第一区域中的所述高k介电层上形成具有第一定向的第一晶体金属部件，其中，在所述高k介电层与第一晶体金属部件之间形成覆盖层；
在所述第二区域中的所述高k介电层上形成具有第二定向的第二晶体金属部件，其中，在与所述半导体基板平行的表面中，所述第一定向具有比所述第二定向的第二表面密度低的第一表面密度；
在所述第一区域中的所述半导体基板中形成第一源极和第一漏极，其中，所述第一源极和所述第一漏极包括n型掺杂剂，并且所述第一晶体金属部件夹置在所述第一源极与所述第一漏极之间；以及
在所述第二区域中的所述半导体基板中形成第二源极和第二漏极，其中，所述第二源极和所述第二漏极包括p型掺杂剂，并且所述第二晶体金属部件夹置在所述第二源极与第二漏极之间。
13.根据权利要求12所述的方法，其中，所述第一定向为{100}，而所述第二定向为{111}。
14.根据权利要求13所述的方法，其中，所述第一晶体金属部件包括通过物理汽相沉积(PVD)处理形成的钽(Ta)，
其中，所述PVD处理包括使用范围在100W与1000W之间的功率、2×10-4torr的压力以及范围在3sccm与50sccm之间的氩气流。
15.根据权利要求13所述的方法，其中，所述第二晶体金属部件包括通过电子枪蒸发处理形成的铂(Pt)，并且所述电子枪蒸发处理包括使用范围在300℃与700℃之间的沉积温度。
CN200910252739.0A 2008-12-10 2009-12-09 用于高K金属栅极Vt调制的N/P金属晶体定向结构及制造方法 Expired - Fee Related CN101752377B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/332,057 2008-12-10
US12/332,057 US8674451B2 (en) 2008-12-10 2008-12-10 N/P metal crystal orientation for high-K metal gate Vt modulation

Publications (2)

Publication Number Publication Date
CN101752377A CN101752377A (zh) 2010-06-23
CN101752377B true CN101752377B (zh) 2012-04-25

Family

ID=42230132

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910252739.0A Expired - Fee Related CN101752377B (zh) 2008-12-10 2009-12-09 用于高K金属栅极Vt调制的N/P金属晶体定向结构及制造方法

Country Status (2)

Country Link
US (2) US8674451B2 (zh)
CN (1) CN101752377B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102683281B (zh) * 2011-03-07 2015-07-08 中国科学院微电子研究所 一种半导体结构及其制造方法
US9159809B2 (en) * 2012-02-29 2015-10-13 United Microelectronics Corp. Multi-gate transistor device
US10438856B2 (en) * 2013-04-03 2019-10-08 Stmicroelectronics, Inc. Methods and devices for enhancing mobility of charge carriers
US9947772B2 (en) 2014-03-31 2018-04-17 Stmicroelectronics, Inc. SOI FinFET transistor with strained channel
CN105676899A (zh) * 2016-03-01 2016-06-15 侯如升 一种全自动粘合机稳压器
KR102589667B1 (ko) 2017-12-22 2023-10-17 삼성전자주식회사 반도체 장치
WO2019135770A1 (en) * 2018-01-08 2019-07-11 Intel Corporation Quantum dot devices with ordered crystalline materials

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3523093B2 (ja) 1997-11-28 2004-04-26 株式会社東芝 半導体装置およびその製造方法
US7132711B2 (en) 2001-08-30 2006-11-07 Micron Technology, Inc. Programmable array logic or memory with p-channel devices and asymmetrical tunnel barriers
US7105891B2 (en) 2002-07-15 2006-09-12 Texas Instruments Incorporated Gate structure and method
US7045406B2 (en) 2002-12-03 2006-05-16 Asm International, N.V. Method of forming an electrode with adjusted work function
JP4151976B2 (ja) * 2005-02-25 2008-09-17 株式会社東芝 半導体装置
JP4557879B2 (ja) * 2005-12-09 2010-10-06 株式会社東芝 半導体装置及びその製造方法
EP1900681B1 (en) * 2006-09-15 2017-03-15 Imec Tunnel Field-Effect Transistors based on silicon nanowires
JP4271230B2 (ja) * 2006-12-06 2009-06-03 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
US20100140716A1 (en) 2010-06-10
CN101752377A (zh) 2010-06-23
US8932921B2 (en) 2015-01-13
US8674451B2 (en) 2014-03-18
US20140154848A1 (en) 2014-06-05

Similar Documents

Publication Publication Date Title
US10361131B2 (en) Stacked field-effect transistors (FETs) with shared and non-shared gates
US10700064B1 (en) Multi-threshold voltage gate-all-around field-effect transistor devices with common gates
US11276576B2 (en) Gate metal patterning to avoid gate stack attack due to excessive wet etching
US10453824B1 (en) Structure and method to form nanosheet devices with bottom isolation
US9252058B2 (en) Semiconductor device and method of fabricating the same
CN102244098B (zh) 半导体装置及其制造方法
CN104701310B (zh) 具有轮廓化功函金属栅电极的半导体器件及其制造方法
US11695057B2 (en) Protective bilayer inner spacer for nanosheet devices
CN101752377B (zh) 用于高K金属栅极Vt调制的N/P金属晶体定向结构及制造方法
US10892195B2 (en) Method and structure for forming a vertical field-effect transistor using a replacement metal gate process
US11881505B2 (en) Tri-layer STI liner for nanosheet leakage control
CN103545211A (zh) 半导体器件制造方法
US20210091207A1 (en) Stacked vertical field effect transistor with self-aligned junctions
WO2023010980A1 (en) Complementary field effect transistor devices
US20230099767A1 (en) Vertical field-effect transistor with wrap-around contact structure
US11923438B2 (en) Field-effect transistor with punchthrough stop region
US11764259B2 (en) Vertical field-effect transistor with dielectric fin extension
TWI760052B (zh) 形成閘電極的方法、半導體裝置及製造半導體裝置的方法
US20220319932A1 (en) Metal gate with pretreatment layer
US20230088757A1 (en) Formation of nanosheet transistor channels using epitaxial growth
US20230178597A1 (en) Semiconductor structures with low top contact resistance
CN115775736A (zh) 半导体元件的形成方法及半导体元件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120425

CF01 Termination of patent right due to non-payment of annual fee