CN115775736A - 半导体元件的形成方法及半导体元件 - Google Patents

Abstract

本发明提出一种半导体元件的形成方法，包括：提供一衬底；在衬底上形成一层间介电层，其中层间介电层内形成有一第一栅极沟槽；第一栅极沟槽内形成第一功函数层，在功函数层形成之后，继续形成一第一多晶硅层，并在第一多晶硅层靠近第一功函数层的一侧形成金属硅化物层。金属硅化物层可保护第一功函数层，使其免受金属离子扩散或光刻蚀工艺的影响，引起功函数值发生偏移，确保最终形成的半导体元件具备期望的功函数值，半导体元件的电性和良率得到了更好的控制。

Description

半导体元件的形成方法及半导体元件

技术领域

本发明属于半导体制作方法技术领域，尤其涉及一种半导体元件的形成方法。

背景技术

随着MOS晶体管特征尺寸越来越小，为了增大饱和电流，必须要调低阈值电压。阈值电压的影响因素主要有：栅极氧化层中正电荷密度，衬底掺杂浓度，介质介电常数，栅极材料与衬底的功函数之差等。目前，业界常利用金属栅极来取代多晶硅栅极作为控制电极，与高介电常数的栅极介电层匹配，同时通过离子注入调整晶体管的阈值电压，并通过在栅极堆叠中引入功函数层调节阈值电压。然而功函数层，在形成之后容易受金属离子、或刻蚀离子(例如氟离子)扩散或光刻蚀工艺影响，造成功函数值偏移,最终影响晶体管电性。

发明内容

为克服现有技术其中一缺陷，本发明提供一种半导体元件形成方法。

本发明采用的技术方案为：

一种半导体元件的形成方法，包括：

提供一衬底；

在所述衬底上形成一层间介电层，其中所述层间介电层内形成有一第一栅极沟槽；

所述第一栅极沟槽内形成有一第一功函数层；

在所述第一功函数层上沉积一第一多晶硅层；

去除所述第一多晶硅层的至少一部分；

在所述第一多晶硅层靠近所述第一功函数层的一侧形成金属硅化物层；

其中，所述第一功函数层、所述金属硅化物层和所述第一多晶硅层形成第一栅极介电层。

在其中一些实施例中，所述第一栅极介电层的形成还包括：在所述第一栅极沟槽内依次形成一介质层、一高介电常数介电层和一金属阻隔层；

所述第一功函数层形成在所述金属阻隔层之上。

在其中一些实施例中，所述的半导体元件的形成方法还包括：在所述第一栅极介电层上形成一第一栅极电极。

在其中一些实施例中，形成所述第一栅极沟槽包括：

在所述衬底上形成一第一虚置介电层；

在所述虚置介电层上形成一第一虚置栅极；

所述第一虚置介电层和所述第一虚置栅极构成所述第一虚置栅极结构；

移除所述第一虚置栅极结构以形成所述第一栅极沟槽。

在其中一些实施例中，所述的半导体元件的形成方法还包括：在所述衬底上形成一鳍状结构，其中所述第一虚置栅极结构是形成在所述鳍状结构上。

在其中一些实施例中，所述第一功函数层包括形成于所述第一栅极沟槽中的一或多个膜层。

本发明还提供一种半导体元件的形成方法，包括：

提供一衬底；

在所述衬底上形成一层间介电层，其中所述层间介电层内形成有一第一栅极沟槽和一第二栅极沟槽；

所述第一栅极沟槽内形成有一第一功函数层；

所述第二栅极沟槽内形成有一第二功函数层；

在所述第一功函数层和所述第二功函数层上沉积一第一多晶硅层；

去除所述第一多晶硅层的至少一部分；

在所述第一多晶硅层靠近所述功函数层的一侧形成金属硅化物层。

在其中一些实施例中，所述的半导体元件的形成方法还包括：在所述第一栅极沟槽和所述第二栅极沟槽内依次形成一介质层、一高介电常数介电层和一金属阻隔层；

所述第一功函数层和所述第二功函数层形成在所述金属阻隔层之上；

所述介质层、所述高介电常数介电层、所述金属阻隔层和所述第一功函数层构成所述第一栅极介电层；

所述介质层、所述高介电常数介电层、所述金属阻隔层和所述第二功函数层构成所述第二栅极介电层。

在其中一些实施例中，所述的半导体元件的形成方法还包括：

在所述第一栅极介电层上形成一第一栅极电极；

在所述第二栅极介电层上形成一第二栅极电极。

本发明还提供一种半导体元件，包括：

一衬底；

一层间介电层，位于所述衬底之上；

一第一栅极介电层，形成于所述层间介电层内；

所述第一栅极介电层包括：

一第一功函数层；

一第一多晶硅层，位于所述第一功函数层上；

金属硅化物层，位于所述第一多晶硅层靠近所述第一功函数层的一侧。

本发明另外还提供一种半导体元件，包括：

一衬底；

一层间介电层，位于所述衬底之上；

一第一栅极介电层和一第二栅极介电层，形成于所述层间介电层内；

所述第一栅极介电层包括：

一第一功函数层；

一第一多晶硅层，位于所述第一功函数层上；

金属硅化物层，位于所述第一多晶硅层靠近所述第一功函数层的一侧；

所述第二栅极介电层包括：

一第二功函数层；

所述第一多晶硅层，位于所述第二功函数层上；

所述金属硅化物层，位于所述第一多晶硅层靠近所述第二功函数层的一侧。

与现有技术相比，本发明的优点和积极效果在于：在功函数层形成之后，形成一第一多晶硅层，并在第一多晶硅层靠近第一功函数层的一侧形成金属硅化物层。金属硅化物层可保护第一功函数层，使其免受金属离子扩散或光刻蚀工艺的影响，引起功函数值发生偏移，确保最终形成的半导体元件具备期望的功函数值，半导体元件的电性和良率得到了更好的控制。

附图说明

图1为本发明一实施例中半导体元件的形成方法的步骤剖面示意图，其中虚置栅极结构已形成；

图2为本发明一实施例中半导体元件的形成方法的步骤剖面示意图，其中第一栅极沟槽已形成；

图3为本发明一实施例中半导体元件的形成方法的步骤剖面示意图，其中介质层和高介电常数介电层形成；

图4为本发明一实施例中半导体元件的形成方法的步骤剖面示意图，其中金属阻隔层形成；

图5为本发明一实施例中半导体元件的形成方法的步骤剖面示意图，其中第一功函数层形成；

图6为本发明一实施例中半导体元件的形成方法的步骤剖面示意图，其中第一多晶硅层形成；

图7为本发明一实施例中半导体元件的形成方法的步骤剖面示意图，其中第一多晶硅层被去除一部分；

图8为本发明一实施例中半导体元件的形成方法的步骤剖面示意图，其中金属硅化物层形成；

图9为图8的剖面示意图中局部结构示意图；

图10为本发明一实施例中半导体元件的形成方法的步骤剖面示意图，其中第一栅极电极形成；

图11为本发明一实施例中半导体元件的形成方法的步骤剖面示意图，其中平坦化制作工艺已完成；

图12为图11的剖面示意图中局部结构示意图；

图13为本发明另一实施例中半导体元件的形成方法的步骤剖面示意图，其中平坦化制作工艺已完成；

图14为图13中第一晶体管区的局部结构示意图；

图15为图13中第二晶体管区的局部结构示意图；

图中：

100、衬底；200、层间介电层；101、鳍状结构；102、源极/漏极；103、外延层；110、第一晶体管区；120、第二晶体管区；300、第一栅极沟槽；301、第一虚置介电层；302、第一虚置栅极；310、第一栅极介电层；311、第一功函数层；312、第一多晶硅层；313、金属硅化物层；314、介质层；315、高介电常数介电层；316、金属阻隔层；317、第一栅极电极；320、第二栅极介电层；321、第二功函数层；327、第二栅极电极。

具体实施方式

下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供了一种半导体元件的形成方法，包括：

提供一衬底100；

在衬底上形成一层间介电层200，其中层间介电层200内形成有一第一栅极沟槽300；

在第一栅极沟槽300内形成一第一栅极介电层310；

第一栅极介电层310包括：

一第一功函数层311；

一第一多晶硅层312，位于第一功函数层311上；

金属硅化物层313，位于第一多晶硅层312靠近第一功函数层311的一侧。

该实施例中，第一栅极介电层包含第一功函数层，并且在功函数层形成之后，形成一层第一多晶硅层，然后在第一多晶硅层与第一功函数层接触的界面形成金属硅化物层，金属硅化物层可保护第一功函数层，使其免受金属离子扩散或光刻蚀工艺的影响，引起功函数值发生偏移，确保最终形成的半导体元件具备期望的功函数值，提高了半导体元件的电性和良率。现有半导体元件，功函数层形成之后，由于金属离子扩散或光刻蚀工艺的影响，造成功函数值偏移，功函数层的功函数值偏移至少3-5％，这样的偏移对阈值电压已形成了质变的影响，本申请提供的半导体元件的形成方法以及半导体元件，形成有金属硅化物层，可以将金属离子扩散或光刻蚀工艺造成的功函数值偏移范围缩小至0-1％，甚至不发生偏移，因而功函数层的功函数值更加可控，降低了半导体元件阈值电压的波动，最终形成的半导体元件其阈值电压稳定于期望的阈值电压区间。

图1至图10为本发明第一种实施例中形成半导体元件的形成方法示意图。首先，如图1所示，提供一衬底100。衬底100可以是硅衬底、含硅衬底或硅覆绝缘衬底等半导体衬底。衬底100上定义有至少一个晶体管区110。

以鳍式场效应管(FinFET)为例，说明本申请的半导体元件的形成方法。在衬底上形成有鳍状结构101，鳍状结构101的底部被绝缘层环绕，然后依序在鳍状结构101上形成虚置介电层301、虚置栅极302，再图案化这些堆叠材料层，形成一个虚置栅极结构。绝缘层作为间隔部件形成STI(Shallow Trench Isolation，浅沟道隔离)，将各个晶体管分隔。绝缘层可选用氧化硅、氮化硅、氮氧化硅、其他合适的材料或它们的组合。其中，虚置介电层由氧化硅、氮化硅或氮氧化硅所构成的，虚置栅极由具有掺质的多晶硅材料、不具有任何掺质多晶硅材料或非晶硅材料所构成。然后，在虚置栅极结构的两侧形成源极/漏极102。之后，形成层间介电层200覆盖整个虚置栅极结构。层间介电层的材质可包含氧化硅层或四乙氧基硅烷。

然后，平坦化层间介电层，以暴露出虚置栅极的顶部。接着，如图2所示，进行一选择性的干蚀刻或湿蚀刻制作工艺去除虚置栅极结构(或虚置栅极)，以在层间介电层中形成栅极沟槽。在其中一实施例中，在该衬底100上形成一第一虚置栅极结构，其中，第一虚置栅极结构包含第一虚置介电层301及一第一虚置栅极302；移除第一虚置栅极结构(或第一虚置栅极302)，以形成第一栅极沟槽300。

在另一些实施例中，参考图1,在形成层间介电层200之前，在除虚置栅极结构以外的有源区生长外延层103。外延层的形成方法可以是：在鳍状结构上形成凹部；然后在凹部中外延生长外延层。凹部的形成可以使用碱性溶液刻蚀位于沟道区域两端的源极/漏极区域。在源极/漏极区域，使用外延(epi)半导体材料形成应变的外延层，以吸收形成的源极/漏极在沟道区域中的应力。在外延生长外延层的同时，可原位掺杂外延生长的材料形成源极和漏极，其可以省去先前及后续的离子注入，当然也可以并用原位掺杂以及注入掺杂。

本实施例中，鳍状结构的形成方法是，在衬底上先形成一图案化掩模，再经过一蚀刻制作工艺，将该图案化掩模的图案转移至衬底中。接着，可选择性去除或留下部分该图案化掩模，再搭配沉积、化学机械研磨与回蚀刻制作工艺而形成绝缘层，并使得突出于该绝缘层的衬底形成鳍状结构。除此之外，在另一实施例中，鳍状结构的形成方式也选择先形成一图案化硬掩模层于衬底上，再利用一外延制作工艺在暴露于该图案化掩模层外的衬底上长出例如包含硅或硅锗等的半导体层，以作为相对应的鳍状结构。

如果需要对栅极的阈值电压进行调节，可对被暴露的栅极沟槽进行阈值电压掺杂制作工艺。举例来说，若选择在晶体管区形成P型晶体管，则可掺杂N型掺质至栅极沟槽中的沟道区域，以调整在晶体管区形成的栅极结构的阈值电压。反之，若选择在晶体管区形成N型晶体管，则需掺杂P型掺质来调整阈值电压。在其中一些实施例中，N型掺质例如是砷原子、磷原子、锑原子或铋原子，P型掺质例如是硼原子、铝原子、镓原子或铟原子。

接着，参考图3至图4，依序在第一栅极沟槽300中形成一介质层314、高介电常数介电层315和金属阻隔层316。如图3所示，介质层314为U型，高介电常数介电层315为U型。其形成方法，例如是包含在鳍状结构101上全面地形成一介质材料层、一高介电常数介电材料层。其中，介质层314例如是包含氧化硅或氮化硅。高介电常数介电层315例如是包含介电常数大于4的介电材料，例如是选自氧化铪(HfO₂)、硅酸铪氧化合物(HfSiO₄)、硅酸铪氮氧化合物(HfSiON)、氧化铝(Al₂O₃)等或其组合所组成的群组。在形成高介电常数介电层315之后，可实施一道退火工艺，以使得高介电常数介电层315与介质层314界面相互混合。金属阻隔层316可包含金属材料如氮化钛(TiN)、铝化钛TiAl、氮化钽(TaN)。采用原子层沉积法或物理气相沉积法形成金属阻隔层316，金属阻隔层316厚度为10至30埃。金属阻隔层316可做为一阻挡物以保护高介电常数介电层315。金属阻隔层316用于阻挡功函数层和金属栅极的金属离子向下面的扩散。

随后，继续参考图5，在第一栅极沟槽300内形成一第一功函数层311。第一功函数层311的组成优选依据适用的晶体管型态而采用不同材质。例如，若晶体管为N型晶体管，第一功函数层可包含功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或碳化钛铝(TiAlC)等，但不以此为限。反之，若晶体管为P型晶体管，第一功函数层则包含功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等。在其中一些实施例中，第一功函数层包括形成于第一栅极沟槽中的一或多个膜层，不同膜层可选用不同材质，以使得最后形成的第一功函数层具有特定的功函数值，进而使得栅极结构具有特定的阈值电压。

之后，参考图6和图7，在第一功函数层311上沉积一第一多晶硅层3120；去除第一多晶硅层3120的至少一部分，余下的第一多晶硅层312较薄。第一多晶硅层312可在大约低于530℃的温度下沉积形成。第一多晶硅层312可通过气相沉积法形成，例如可以是PVD、CVD、ALD、及PECVD等。第一多晶硅层3120通过刻蚀方式去除至少一部分，例如可以是湿法刻蚀或者干法刻蚀。在其中一些实施例中，第一多晶硅层312为一层薄膜，厚度为几埃到十几埃，足够形成对第一功函数层311的保护。第一多晶硅层312厚度控制在几埃到十几埃使得第一栅极介电层总厚度不至于过高。

接着，参考图8和图9，在第一多晶硅层312靠近第一功函数层311的一侧形成金属硅化物层313。金属硅化物层313可以通过退火工艺形成，使得第一多晶硅层312与第一功函数层311相接触的界面发生反应，生成一层金属硅化物薄膜。退工工艺例如可以是包括两个阶段，第一阶段温度未450-650℃，第二阶段温度是750-850℃。至此完成第一栅极介电层310的制作。在部分的虚置介电层留在栅极沟槽中的实施例中，栅极介电层还包括虚置介电层，例如第一虚置介电层301仍然保留在第一栅极沟槽300中，第一栅极介电层310包括第一虚置介电层301。

然后，参考图10，在第一栅极介电层310上形成一第一栅极电极317。第一栅极电极可以包括含金属的材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、前述的组合或前述的多层。在一个示例中，第一栅极电极选用钨。可通过任何合适的技术沉积第一栅极电极，包括ALD、PEALD、CVD、PECVD、PVD和/或它们的组合。

最后，继续参考图11和图12，再进行一平坦化制作工艺，例如是化学机械研磨或蚀刻制作工艺，移除位于层间介电层的介质层材料、高介电常数介电层材料、金属阻隔层材料、第一功函数层材料、多晶硅层材料以及第一栅极电极材料。虽然平坦化制作工艺也可以在沉积每一层第一栅极介电层材料时分别进行，但是为了减少工艺流程、降低平坦化制作工艺对材料的造成的损伤，对可以合并的平坦化制作工艺做合并处理。

在其中一些实施例中，衬底上定义有多个晶体管区，例如量个晶体管区，具体为第一晶体管区和第二晶体管区。对于两个个晶体管区的情况来说，两个晶体管区可以为相同导电型式的晶体管区，例如都是PMOS晶体管区或都是NMOS晶体管区，且两个晶体管区分别预定为后续制作不同阈值电压的栅极结构。两个晶体管区也可选择包含不同导电型式的晶体管区。对于衬底上定义有多个晶体管区的半导体来说，可以采用图案化掩膜层，分别在两个栅极沟槽中沉积不同类型或不同厚度的功函数层获得不同阈值电压的晶体管。

在其中一些实施例中，在栅极沟槽内形成有一功函数层，其中各个栅极的功函数层具有相同的导电型及不同的厚度。例如，衬底上的层间介电层形成有一第一栅极沟槽和一第二栅极沟槽。在第一栅极沟槽和第二栅极沟槽内依次形成一介质层、一高介电常数介电层和一金属阻隔层。然后形成一图案化掩膜层，例如一第一图案化光致抗蚀剂层，覆盖第二晶体管区，并利用第一图案化光致抗蚀剂层为掩模在暴露的第一栅极沟槽内沉积第一功函数层，由此调整后续在第一晶体管区内形成的栅极结构的阈值电压。而后，去除第一图案化光致抗蚀剂层，并形成覆盖第一晶体管区的一第二图案化光致抗蚀剂层，利用第二图案化光致抗蚀剂层为掩模在暴露的第二栅极沟槽内沉积第二功函数层，调整后续在第二晶体管区内形成的栅极结构的阈值电压。第一功函数层和第二功函数层统称为功函数层。功函数层依据适用的晶体管型态而采用不同材质。功函数层包括形成于栅极沟槽中的一或多个膜层，不同膜层可选用不同材质，以使得最后形成的功函数层具有特定的功函数值，进而使得栅极结构具有特定的阈值电压。然后，去除第二图案化光致抗蚀剂层，在功函数层上沉积一第一多晶硅层；去除第一多晶硅层的至少一部分，余下部分第一多晶硅层层。接着，在第一多晶硅层靠近功函数层的一侧形成金属硅化物层。位于第一晶体管区的介质层、高介电常数介电层、金属阻隔层和第一功函数层构成第一栅极介电层。位于第二晶体管区的介质层、高介电常数介电层、金属阻隔层和第二功函数层构成第二栅极介电层。随后，栅极介电层上沉积栅极电极。例如，在第一栅极介电层上沉积形成第一栅极电极；在所述第二栅极介电层上沉积形成第二栅极电极。栅极介电层和栅极电极构成栅极堆叠。第一栅极电极和第二栅极电极可以包括含金属的材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、前述的组合或前述的多层。

参考图10至图12，本申请另一实施例提供一种半导体元件，包括：

一衬底100；

一层间介电层200，位于衬底100之上；

一第一栅极介电层310，形成于层间介电层200内；

第一栅极介电层310包括：

一第一功函数层311；

一第一多晶硅层312，位于第一功函数层311上；

金属硅化物层313，位于第一多晶硅层312靠近第一功函数层311的一侧。

本实施例提供的半导体元件，第一栅极介电层包含第一功函数层，功函数层上具有第一多晶硅层，第一多晶硅层与功函数层接触的界面具有一层金属硅化物层，金属硅化物层作为第一功函数层的保护层，使其免受金属离子扩散或光刻蚀工艺的影响，引起功函数值发生偏移，确保半导体元件具备期望的功函数值。

在其中一些实施例中，参考图13至图15，半导体元件具有两个晶体管区，分别为第一晶体管区110和第二晶体管区120，其结构为，包括：

一衬底100；

一层间介电层200，位于衬底100之上；

一第一栅极介电层310和一第二栅极介电层320，形成于层间介电层200内；

第一栅极介电层310包括：

一第一功函数层311；

一第一多晶硅层312，位于第一功函数层311上；

金属硅化物层313，位于第一多晶硅层312靠近第一功函数层311的一侧；

第二栅极介电层320包括：

一第二功函数层321；

第一多晶硅层312，位于第二功函数层321上；

金属硅化物层313，位于第一多晶硅层312靠近第二功函数层321的一侧。

其中各个栅极的功函数层具有相同的导电型及不同的厚度。第一功函数层和第二功函数层统称为功函数层。功函数层依据适用的晶体管型态而采用不同材质。每个功函数层包括形成于栅极沟槽中的一或多个膜层，不同膜层可选用不同材质，以使得最后形成的功函数层具有特定的功函数值，进而使得栅极结构具有特定的阈值电压。

综上，本发明的半导体元件的形成方法，形成包含功函数层的第一栅极介电层，并且在功函数层形成之后，形成一层第一多晶硅层，然后在第一多晶硅层与功函数层接触的界面形成金属硅化物层，金属硅化物层可保护功函数层，使其免受金属离子扩散或光刻蚀工艺的影响，引起功函数值发生偏移，确保最终形成的半导体元件具备期望的功函数值，提高了半导体元件的电性和良率。本发明的形成方法可应用于制作三个或以上的金属栅极结构。

Claims (11)

1.一种半导体元件的形成方法，其特征在于，包括：

提供一衬底；

在所述衬底上形成一层间介电层，其中所述层间介电层内形成有一第一栅极沟槽；

所述第一栅极沟槽内形成有一第一功函数层；

在所述第一功函数层上沉积一第一多晶硅层；

去除所述第一多晶硅层的至少一部分；

在所述第一多晶硅层靠近所述第一功函数层的一侧形成金属硅化物层；

其中，所述第一功函数层、所述金属硅化物层和所述第一多晶硅层形成第一栅极介电层。

2.根据权利要求1所述的半导体元件的形成方法，其特征在于，所述第一栅极介电层的形成包括：在所述第一栅极沟槽内依次形成一介质层、一高介电常数介电层和一金属阻隔层；

所述第一功函数层形成在所述金属阻隔层之上。

3.根据权利要求2所述的半导体元件的形成方法，其特征在于，还包括：在所述第一栅极介电层上形成一第一栅极电极。

4.根据权利要求1所述的半导体元件的形成方法，其特征在于，形成所述第一栅极沟槽包括：

在所述衬底上形成一第一虚置介电层；

在所述虚置介电层上形成一第一虚置栅极；

所述第一虚置介电层和所述第一虚置栅极构成所述第一虚置栅极结构；

移除所述第一虚置栅极结构以形成所述第一栅极沟槽。

5.根据权利要求4所述的半导体元件的形成方法，其特征在于，还包括：在所述衬底上形成一鳍状结构，其中所述第一虚置栅极结构是形成在所述鳍状结构上。

6.根据权利要求1所述的半导体元件的形成方法，其特征在于，所述第一功函数层包括形成于所述第一栅极沟槽中的一或多个膜层。

7.一种半导体元件的形成方法，其特征在于，包括：

提供一衬底；

在所述衬底上形成一层间介电层，其中所述层间介电层内形成有一第一栅极沟槽和一第二栅极沟槽；

所述第一栅极沟槽内形成有一第一功函数层；

所述第二栅极沟槽内形成有一第二功函数层；

在所述第一功函数层和所述第二功函数层上沉积一第一多晶硅层；

去除所述第一多晶硅层的至少一部分；

在所述第一多晶硅层靠近所述功函数层的一侧形成金属硅化物层。

8.根据权利要求7所述的半导体元件的形成方法，其特征在于，还包括：在所述第一栅极沟槽和所述第二栅极沟槽内依次形成一介质层、一高介电常数介电层和一金属阻隔层；

所述第一功函数层和所述第二功函数层形成在所述金属阻隔层之上；

所述介质层、所述高介电常数介电层、所述金属阻隔层和所述第一功函数层构成所述第一栅极介电层；

所述介质层、所述高介电常数介电层、所述金属阻隔层和所述第二功函数层构成所述第二栅极介电层。

9.根据权利要求7所述的半导体元件的形成方法，其特征在于，还包括：

在所述第一栅极介电层上形成一第一栅极电极；

在所述第二栅极介电层上形成一第二栅极电极。

10.一种半导体元件，其特征在于，包括：

一衬底；

一层间介电层，位于所述衬底之上；

一第一栅极介电层，形成于所述层间介电层内；

所述第一栅极介电层包括：

一第一功函数层；

一第一多晶硅层，位于所述第一功函数层上；

金属硅化物层，位于所述第一多晶硅层靠近所述第一功函数层的一侧。

11.一种半导体元件，其特征在于，包括：

一衬底；

一层间介电层，位于所述衬底之上；

一第一栅极介电层和一第二栅极介电层，形成于所述层间介电层内；

所述第一栅极介电层包括：

一第一功函数层；

一第一多晶硅层，位于所述第一功函数层上；

金属硅化物层，位于所述第一多晶硅层靠近所述第一功函数层的一侧；

所述第二栅极介电层包括：

一第二功函数层；

所述第一多晶硅层，位于所述第二功函数层上；

所述金属硅化物层，位于所述第一多晶硅层靠近所述第二功函数层的一侧。

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