DE102011011157B4 - Elektronische Halbleitervorrichtung und Verfahren zu deren Herstellung - Google Patents

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Abstract

Verfahren zur Herstellung einer elektronischen Vorrichtung, wobei das Verfahren umfasst: – Ätzen einer flachen Grabenstruktur (9); – Ätzen einer tiefen Grabenstruktur (10); – Auftragen eines Zwischenlagenoxids (15) in der tiefen und in der flachen Grabenstruktur; – Ablagern einer amorphen Siliziumzwischenlage (12) auf dem Zwischenlagenoxid; – Ablagern einer Nitridzwischenlage (13) auf der amorphen Siliziumzwischenlage, und – Füllen des tiefen und des flachen Grabens mit Oxid (17).

Description

  • GEBIET DER ERFINDUNG
  • Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer elektronischen Halbleitervorrichtung und einer elektronischen Vorrichtung und insbesondere auf ein Verfahren zur Herstellung einer elektronischen Vorrichtung in einer Silicium-auf-Isolator-Technologie (SOI-Technologie).
  • HINTERGRUND
  • Silicium-auf-Isolator-Technologien verwenden umfassend flache und tiefe Grabenisolationsstrukturen, um die Bauelemente voneinander zu isolieren. Die Verwendung flacher und tiefer Gräben hat den Vorteil, gute Isolationsdurchbrucheigenschaften sicherzustellen, während sie die Größe der Bauelemente sowie die Entfernungen von Bauelement zu Bauelement wesentlich verringern kann.
  • Die Anmeldeschrift US 2003/0 062 589 A1 offenbart ein Verfahren zur Herstellung von Halbleitervorrichtungen, die tiefe und flache Grabenstrukturen enthalten. Es wird vorgeschlagen, in der tiefen Grabenstruktur zunächst ein Zwischenoxid aufzubringen, bevor die tiefe Grabenstruktur mit einem Halbleitermaterial oder einem Nichtleitermaterial gefüllt wird.
  • Die Druckschrift DE 10 2006 029 235 A1 lehrt die Verwendung eines piezoelektrischen Stress-Liners. Eine Halbleitervorrichtung enthält flache und tiefe Grabenisolationen, wobei eine Grabenseitenwand mit einem oder mehreren Linern überzogen sein kann. Dabei enthält der Lineraufbau eine piezoelektrische Schicht, an die ein elektrisches Feld angelegt werden kann.
  • 1 zeigt einen Querschnitt einer typischen BICMOS-Vorrichtung (Bipolar-Komplementärmetalloxidsilicium-Vorrichtung) in einer Silicium-auf-Isolator-Technologie. Auf dem Substrat 1 ist eine Oxidisolationsschicht vorhanden. Auf der Oxidisolationsschicht 2 sind eine erste CMOS-Wanne 3 und eine zweite CMOS-Wanne 4 vorhanden. Die erste CMOS-Wanne 3 und die zweite CMOS-Wanne 4 können dieselben Grundeigenschaften aufweisen, um N- oder P-MOS-Transistoren aufzubauen. Eine jeweilige Transistorstruktur 100 ist für die erste CMOS-Wanne 3 gezeigt. Sie umfasst ein Gate-Material 5 zum Ausbilden eines Gates. Ferner sind das Drain-Gebiet 6, das Source-Gebiet 7 und ein Gate-Oxid 8 zwischen dem Gate-Material 5 und einem Kanal, der zwischen dem Drain 6 und der Source 7 erzeugt wird, vorhanden.
  • Darüber hinaus ist eine Struktur aus einem flachen Graben (STI) 9 und aus einem tiefen Graben (DT) 10 zum Isolieren des Transistors 100 vorhanden. Der flache Graben 9 und der tiefe Graben 10 isolieren allgemein die erste CMOS-Wanne 3 von der zweiten CMOS-Wanne 4. Die Gräben 9, 10 und die Oxidschicht isolieren Wanne 3 von der zweiten CMOS-Wanne 4. Die Gräben 9, 10 und die Oxidschicht 2 sichern, dass der erste Transistor 10 vollständig von irgendeinem anderen Transistor (z. B. von einem in die zweite CMOS-Wanne 4 eingebauten Transistor) isoliert ist. 1 zeigt außerdem eine Draufsicht auf den auf der ersten CMOS-Wanne 3 aufgebauten Transistor 100. Der Pfeil gibt die Richtung des über der Draufsicht gezeigten Querschnitts an. Nur sehr fortgeschrittene heutige Technologien enthalten Isolationsschemata mit Volloxidisolation, um optimale Durchbrucheigenschaften zu erhalten. Es wird angenommen, dass diese Isolationsschemata minimale kapazitive parasitäre Wirkung besitzen. Allerdings erfordert die Verwendung von Volloxid-Isolationsschemata für recht hohe Spannungspegel, dass die minimalen Isolationsabstände erhöht werden, was bedingt, dass die mit mechanischer Spannung zusammenhängenden Bauelemente ebenfalls anwachsen müssen. Dies wirkt sich nachteilig auf die Eigenschaften des Oxidfüllmaterials aus, wobei elektrische Effekte wie gespeicherte Ladungen im Fülloxid wichtiger werden. Die negativen Wirkungen können die Verbesserungen sogar zunichtemachen, und es besteht ein Risiko, dass Technologien der nächsten Generation nicht einmal mehr die geforderten Prozessfenster bereitstellen können. Da tiefe und flache Gräben gleichzeitig gefüllt werden, ist es noch schwieriger, an die verschiedenen Anforderungen anzupassen.
  • Die Grundanforderungen an Grabenisolationsschemata sind Skalierbarkeit, Isolationseigenschaften nahe der elektrischen Durchbruchsgrenzen des Isolationsmaterials, Isolation frei von mechanischer Spannung, um eine Wechselwirkung der mechanischen Spannung der Isolation und der mechanischen Spannung der Bauelemente zu vermeiden. Insbesondere sind die Wärmeausdehnungen (positiv oder negativ) eines Siliciumoxids, eines Siliciumsubstrats oder anderer Materialien verschieden. Dies kann zu Rissen in dünnen Schichten, die die elektrischen Eigenschaften der Bauelemente zerstören, oder zu inhomogenen elektrischen Eigenschaften angepasster Bauelemente führen. Eine Lösung ist das schichtweise Füllen flacher und tiefer Grabenisolationsstrukturen mit Oxid, wobei es aber erwünscht und kostengünstig ist, den flachen und den tiefen Graben mit einem einzigen Oxid zu füllen, da dies nur einen einzigen CMP-Schritt erfordert. Insbesondere analoge Bauelemente erfordern eine hohe Genauigkeit und gute Anpassung, was Anforderungen sind, die unter den während der Verarbeitung eingeführten Inhomogenitäten oder Defekten leiden.
  • ZUSAMMENFASSUNG
  • Es ist eine Aufgabe der Erfindung, ein Verfahren zur Herstellung einer elektronischen Vorrichtung in einer Silicium-auf-Isolator-Technologie zu schaffen. Eine tiefe und eine flache Grabenstruktur können dann mit drei Schichten bereitgestellt werden, bevor ein CVD-Oxid zum Füllen des flachen und des tiefen Grabens abgelagert wird. Die drei zusätzlichen Schichten werden als Zwischenlage für die tiefe und für die flache Grabenstruktur abgelagert. Die drei Schichten umfassen ein Zwischenlagenoxid, ein amorphes Polysilicium und ein Siliciumnitrid (Si3N4). Jede Schicht oder Zwischenlage bedeckt die Schicht oder Zwischenlage eines vorhergehenden Schritts vollständig. Das heißt, dass die drei Zwischenlagen/Schichten die gesamte Innenoberfläche der tiefen und der flachen Grabenstruktur schichtweise bedecken. Die Kombination dieser drei Schichten schafft mehrere Vorteile. Das Zwischenlagenoxid schafft einen nahezu idealen Oberflächenabschluss der Wanne des aktiven Bauelements, der daraufhin Haftstellen und Ladungen des Fülloxids verhindert. Die amorphe Polysiliciumschicht wirkt als ein Puffer (mechanische Spannung). Die Nitridschicht verbessert den elektrischen Durchbruch und dient als eine Sperrschicht gegen unerwünschte Diffusionswirkungen und Elemente von dem Füllmaterial aus nichtstöchiometrischem Siliciumoxid (SiO2). Gleichzeitig kompensiert die Siliciumnitridschicht (Si3N4-Schicht) wenigstens teilweise die Verringerung der Isolation wegen der amorphen Polysiliciumschicht, sodass die Skalierbarkeit und die Leistungsfähigkeit der Technologie verbessert werden. Die drei Schichten (Zwischenlagenoxid, ein amorphes Polysilicium und das Siliciumnitrid (Si3N4)) sind Teil der elektronischen Vorrichtung und bleiben wie zuvor beschrieben innerhalb des tiefen und des flachen Grabens.
  • In Übereinstimmung mit einem Aspekt der Erfindung kann die Grabenverarbeitungsfolge in dem Verfahren zur Herstellung einer Halbleitervorrichtung geändert werden und können Schichten zur Absorption mechanischer Spannung aufgetragen werden. In einer Silicium-auf-Isolator-Technologie wird auf einem Siliciumsubstrat eine CMOS-Wanne ausgebildet. Auf der CMOS-Wanne wird eine erste Schicht Photoresist aufgetragen. In Übereinstimmung mit dem Photoresistmuster wird eine flache Grabenisolationsstruktur geätzt. Die erste Schicht Photoresist wird entfernt (Photoresistabtrennung). Daraufhin kann irgendein unerwünschtes Oxid entfernt werden (Oxidabtrennung). Es kann weiteres Zwischenlagenoxid gebildet werden (zweiter Zwischenlagenoxidschritt), das die tiefe und die flache Grabenstruktur und die anderen Bereiche der CMOS-Wanne bedeckt. Daraufhin wird eine amorphe Polysiliciumschicht gebildet, die die Oberflächen des flachen und des tiefen Grabens sowie die CMOS-Wanne bedeckt. Auf der amorphen Polysiliciumschicht wird eine Nitridschicht abgelagert, die die Polysiliciumschicht bedeckt. Darüber hinaus wird auf dem tiefen und auf dem flachen Graben ein Fülloxid abgelagert. Daraufhin kann ein mechanischer Polierschritt (CMP-Schritt) ausgeführt werden, um eine glatte Oberfläche zu erhalten. Daraufhin kann ein Plasmaätzschritt ausgeführt werden, um in dem Bereich, in dem auf der CMOS-Wanne ein Transistor ausgebildet werden soll, die Nitridschicht und die amorphe Polysiliciumschicht zu entfernen.
  • Durch Ändern der Grabenverarbeitungsfolge und Verwenden von Schichten zur Absorption der mechanischen Spannung mit Materialien, deren elektrische und mechanische Eigenschaften bereits bekannt sind, werden die Skalierbarkeit und gleichzeitig die Gesamtleistungsfähigkeit der Technologie, insbesondere für analoge Anwendungen, wesentlich verbessert. Darüber hinaus profitieren auch die Eigenschaften der Anpassung von Bauelement zu Bauelement von der neuen Verarbeitungsfolge.
  • Verfahren in Übereinstimmung mit dem Stand der Technik neigen üblicherweise dazu, die Fülloxideigenschaften einzustellen, und leiden somit an beschränkten Prozessfenstern. Andere Technologien verwenden spezifische Bauelementeanordnungen (Eckenabrundung, Abfasung von Kanten usw.), um eine Entspannung der mechanischen Spannung zu erhalten. Allerdings können diese Lösungen nachteilig hinsichtlich Isolationsvolumen und geforderter Isolationsgröße oder sogar unzureichend sein.
  • Die Lösung in Übereinstimmung mit Aspekten der vorliegenden Erfindung kompensiert die mechanische Spannung der Isolation der Schichtfolge und schafft eine Abdeckung des aktiven Bauelements in flachen und tiefen Grabenbereichen. Somit kann eine Oxidation in flachen Grabenisolationsbereichen während der Hochspannungs-Gate-Oxidation verhindert werden, was irgendeine zusätzliche mechanische Spannung der Oxidation verringert.
  • In Übereinstimmung mit einem Aspekt der Erfindung kann der Schritt des Plasmaätzens so eingestellt werden, dass das Fülloxid überätzt wird und die amorphe Polysiliciumschicht und die Nitridschicht entfernt werden. Dies kann dazu verwendet werden, die Position des Nitrid-/Polysiliciumabschlusses relativ zu der Grabenoberflächenebene einzustellen.
  • In Übereinstimmung mit einem weiteren Aspekt der Erfindung kann daraufhin ein weiterer Ätzschritt ausgeführt werden, um das Zwischenlagenoxid zu entfernen und dadurch die Fülloxidhöhe zu definieren. Der Ätzschritt zum Entfernen des Zwischenlagenoxids und zum Definieren der Fülloxidhöhe kann vorteilhaft ein Nassätzschritt sein.
  • Das Verfahren in Übereinstimmung mit der Erfindung kann vorteilhaft in einer BICMOS-Technologie (Bipolar-/Komplementär-(CMOS-)Technologie) angewendet werden. Dies kann eine Hochleistungsanalogtechnologie auf Silicium-auf-Isolator-Substraten sein. Dementsprechend sind die Bauelemente in dieser Technologie elektrisch voneinander isoliert. Es können Versorgungsspannungspegel über 10 V, 20 oder 30 V oder sogar von 40 V verwendet werden. Die Aspekte der Erfindung werden vorzugsweise in einer BICMOS-Technologie mit einer Breite des tiefen Grabens von unter 0,35 μm angewendet.
  • Die vorliegende Erfindung schafft außerdem eine elektronische Halbleitervorrichtung mit einer Zwischenlage aus einer Oxidschicht, einer Zwischenlage aus einer Schicht eines amorphen Polysiliciums und in einer Silicium-auf-Isolator-Technologie (SOI-Technologie). In Übereinstimmung mit einem Aspekt der Erfindung enden das Drain- und das Source-Gebiet eines PMOS- oder NMOS-Transistors bei dem flachen Graben in vollen Tiefen. Das heißt, dass das Drain- und/oder das Source-Gebiet (das stark dotierte N- oder P-Gebiet des Transistors) bis zu der Zwischenlagenoxidschicht des flachen Grabens laufen und nicht dünner oder flacher werden, bevor sie das Zwischenlagenoxid erreichen. Dies verbessert die elektrischen Eigenschaften der Transistoren.
  • Die elektronische Halbleitervorrichtung kann eine flache Grabenstruktur und eine tiefe Grabenstruktur umfassen. Der flache Graben und der tiefe Graben sind mit einer Zwischenlage aus Siliciumoxid, mit einer Schicht aus amorphem Polysilicium auf dem Oxid und mit einer Schicht aus Nitrid auf dem amorphen Polysilicium bedeckt. Das amorphe Polysilicium kann daraufhin mit einem Fülloxid bedeckt sein.
  • Der Vorteil einer amorphen Siliciumschicht als Zwischenlage in einer flachen Grabenstruktur und in einer tiefen Grabenstruktur ist die ausgezeichnete Stufenbedeckung und Konformität dieses Prozesses. Selbst bei hohen Seitenverhältnissen kann das amorphe Silicium als eine Schicht zur Absorption mechanischer Spannungen wirken. Darüber hinaus ist direkt auf der amorphen Polysiliciumschicht eine Siliciumnitridschicht abgelagert. Diese Siliciumnitridschicht schafft eine verbesserte Absorption mechanischer Spannungen und erhöht die Durchbrucheigenschaften von Wannen zu Wanne. Dies liegt an der Tatsache, dass stöchiometrisches Nitrid ein höheres Durchbruchfeld als Siliciumoxid (SiO2) hat. Die amorphe Polysiliciumschicht kompensiert gemeinsam mit der Siliciumnitridschicht die mechanische Spannung durch Schrumpfung des Fülloxids und verbessert gleichzeitig die Durchbrucheigenschaften. Es besteht keine Notwendigkeit, die Anordnung der Bauelemente in der Silicium-auf-Isolator-Technologie zu ändern.
  • Weitere Aspekte und Eigenschaften der Erfindung gehen aus der folgenden Beschreibung einer bevorzugten Ausführungsform der Erfindung mit Bezug auf die beigefügte Zeichnung hervor, in der:
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 eine Querschnittsansicht und eine Draufsicht einer CMOS-Vorrichtung in Übereinstimmung mit dem Stand der Technik zeigt;
  • 2 eine Querschnittsansicht und eine Draufsicht einer Halbleitervorrichtung in Übereinstimmung mit der Erfindung während eines Herstellungsschritts zeigt;
  • 3 eine Querschnittsansicht und eine Draufsicht einer Halbleitervorrichtung in Übereinstimmung mit der Erfindung während eines Herstellungsschritts zeigt;
  • 4 eine Querschnittsansicht und eine Draufsicht einer Halbleitervorrichtung in Übereinstimmung mit der Erfindung während eines Herstellungsschritts zeigt;
  • 5 eine Querschnittsansicht und eine Draufsicht einer Halbleitervorrichtung in Übereinstimmung mit der Erfindung während eines Herstellungsschritts zeigt; und
  • 6 eine Querschnittsansicht und eine Draufsicht einer Halbleitervorrichtung in Übereinstimmung mit der Erfindung in einem abschließenden Herstellungsschritt zeigt.
  • AUSFÜHRLICHE BESCHREIBUNG EINER BEISPIELHAFTEN AUSFÜHRUNGSFORM
  • 2 zeigt eine Querschnittsansicht und eine Draufsicht einer Halbleitervorrichtung in Übereinstimmung mit der vorliegenden Erfindung in einem ersten Herstellungsschritt. Es gibt ein Silicium-auf-Isolator-Substrat 1, eine Siliciumoxidschicht 2 (SiO2). Auf der Siliciumoxidschicht 2 gibt es eine erste CMOS-Wanne 3 und eine zweite CMOS-Wanne 4, die ähnlich den in 1 gezeigten sind. Um die erste CMOS-Wanne 3 von der zweiten CMOS-Wanne 4 zu trennen und zu isolieren, sind ein tiefer Graben 10 und ein flacher Graben 9 vorgesehen. Auf der Oxidschicht 15 ist ein Photoresist 14 abgelagert, der die erste und die zweite CMOS-Wanne 3 und 4 bedeckt. Darüber hinaus gibt es eine Nitridschicht 16, die die Oberseite der CMOS-Wanne 3 ebenfalls bedeckt. Wie im Gebiet bekannt ist, wird der Photoresist zum Bedecken der Strukturen der Halbleitervorrichtung zum Ätzen für die flache Grabenisolationsstruktur und für die tiefe Grabenisolationsstruktur verwendet. Nach dem Ätzen des flachen Grabens und Entfernen des Resists wird die Oxidationszwischenlage 15 aufgetragen. Daraufhin wird eine neue Schicht Photoresist aufgetragen und der tiefe Graben 10 geätzt. Nach jedem Schritt wird der Photoresist entfernt.
  • 3 zeigt eine Querschnittsansicht und eine Draufsicht eines weiteren Herstellungsschritts der Halbleitervorrichtung in Übereinstimmung mit der Erfindung. Dementsprechend ist der Photoresist 14 ebenfalls entfernt worden und ein Fülloxid 17 (CVD-Oxid) abgelagert worden, um die tiefe Grabenstruktur und die flache Grabenstruktur zu füllen. Allerdings wird vor dem Ablagern des Fülloxids 17 eine amorphe Polysiliciumschicht 12 zusammen mit einer Nitridschicht 13 abgelagert. Nachdem der in 2 gezeigte Photoresist 14 entfernt worden ist, wird unerwünschtes Oxid entfernt. Es wird ein Schritt der Zwischenlagenoxidation ausgeführt, um eine Oxidzwischenlage 15 bereitzustellen, die die CMOS-Wannenstruktur und die Grabenstruktur bedeckt. In dem nächsten Schritt wird die amorphe Polysiliciumschicht 12 abgelagert. In einem weiteren Herstellungsschritt wird auf der amorphen Polysiliciumschicht 12 eine Siliciumnitridschicht (Si3N4) 13 abgelagert. Schließlich wird die gesamte Struktur mit dem Fülloxid 17 bedeckt.
  • 4 zeigt eine Querschnittsansicht und eine Draufsicht der Halbleitervorrichtung in Übereinstimmung mit der Erfindung in einem weiteren Herstellungsschritt. Dementsprechend wird ein inverses Grabenmuster aufgetragen und ein Grabenätzen ausgeführt. Dies sichert, dass die höchsten Teile des in 3 gezeigten Fülloxids 17 entfernt werden. Schließlich wird ein chemisch-mechanischer Planarisierungsschritt (CMP) ausgeführt, um eine glatte Oberfläche der elektronischen Halbleitervorrichtung bereitzustellen. Die tiefe und die flache Grabenstruktur werden gleichzeitig gefüllt.
  • 5 zeigt einen weiteren Herstellungsschritt der Halbleitervorrichtung in Übereinstimmung mit der Erfindung. In dem aktiven Bereich der ersten CMOS-Wanne 3, in dem ein Transistor 100 ausgebildet werden soll, wird ein Plasmaätzschritt ausgeführt. Mit diesem Plasmaätzschritt werden die Polysiliciumschicht 12 und die Nitridschicht 13 aus einem Bereich, in dem auf der ersten CMOS-Wanne 3 der aktive Bereich des CMOS-Transistors 100 erzeugt wird, entfernt. Mit einem weiteren Nassätzschritt wird das Zwischenlagenoxid 15 entfernt und die Tiefe des Fülloxids 17 definiert.
  • 6 zeigt den abschließenden Zustand der Herstellungsprozedur der elektronischen Halbleitervorrichtung in Übereinstimmung mit der vorliegenden Erfindung. Dementsprechend gibt es das Silicium-auf-Isolator-Substrat 1. Das Silicium-auf-Isolator-Substrat 1 ist von einer Siliciumoxidschicht 2 bedeckt. Auf der Oxidschicht 2 sind eine erste CMOS-Wanne 3 und eine zweite CMOS-Wanne 4 aufgebaut. Eine Struktur eines tiefen Graben 10 und eines flachen Grabens 9 trennt die erste CMOS-Wanne 3 von der zweiten CMOS-Wanne 4. Die Strukturen des flachen Grabens 9 und des tiefen Grabens 10 sind von einem Zwischenlagenoxid 15 bedeckt, auf dem eine amorphe Polysiliciumschicht 12 und eine Nitridschicht 13 vorgesehen sind. Die Strukturen des flachen Grabens 9 und des tiefen Grabens 10 sind mit einem Fülloxid 17 gefüllt. Der aktive Bereich der ersten CMOS-Wanne 3 ist zur Bereitstellung eines CMOS-Transistors 100 mit Drain 6, einer Source 7, einem Gate-Oxid 8 und einem Gate-Kontakt 5 verwendet.
  • Die Pfeile T1 und T2 bezeichnen das Ende des Drain- und des Source-Gebiets 6, 7 des Transistors 100. Wie aus 6 zu sehen ist, verlaufen diese Gebiete, bis sie in ihren vollen Tiefen das Zwischenlagenoxid des flachen Grabens erreichen.

Claims (6)

  1. Verfahren zur Herstellung einer elektronischen Vorrichtung, wobei das Verfahren umfasst: – Ätzen einer flachen Grabenstruktur (9); – Ätzen einer tiefen Grabenstruktur (10); – Auftragen eines Zwischenlagenoxids (15) in der tiefen und in der flachen Grabenstruktur; – Ablagern einer amorphen Siliziumzwischenlage (12) auf dem Zwischenlagenoxid; – Ablagern einer Nitridzwischenlage (13) auf der amorphen Siliziumzwischenlage, und – Füllen des tiefen und des flachen Grabens mit Oxid (17).
  2. Verfahren nach Anspruch 1, das ferner umfasst: – Ausbilden einer CMOS-Wanne (3, 4) auf einem Siliziumsubstrat in einer Siliziumisolationstechnologie; – Auftragen einer ersten Schicht aus Photoresist (14) auf der CMOS-Wanne; – Ätzen der flachen Grabenisolationsstruktur (9); – Entfernen des Photoresists (14); – Ausführen eines Zwischenlagenoxidationsschritts; – Auftragen einer zweiten Schicht aus Photoresist; – Ätzen der tiefen Grabenstruktur (10); – Entfernen der zweiten Photoresistschicht; – Entfernen von unerwünschtem Oxid; – Auftragen des Zwischenlagenoxids (15); – Ablagern der amorphen Siliziumzwischenlage (12); – Ablagern der Nitridzwischenlage (13); – Ablagern des Fülloxids (17); – Ausführen eines mechanischen Polierschritts (CMP-Schritts) und – Ausführen eines Plasmaätzschritts.
  3. Verfahren nach Anspruch 2, wobei der Schritt des Plasmaätzens zum Überätzen konfiguriert ist, um eine Nitrid-/Polysiliziumposition einzustellen.
  4. Verfahren nach Anspruch 2 oder 3, wobei der weitere Ätzschritt zum Entfernen des Zwischenlagenoxids und dadurch zum Definieren der Fülloxidhöhe ausgeführt wird.
  5. Verfahren nach Anspruch 4, wobei der Ätzschritt zum Entfernen des Zwischenlagenoxids und Definieren der Fülloxidhöhe ein Nassätzschritt ist.
  6. Elektronische Halbleitervorrichtung in einer Silizium-Isolator-Technologie, wobei die Struktur eines flachen Grabens (9) und eines tiefen Grabens (10) eine Zwischenlage aus einem Oxid (15), eine Zwischenlage aus aus amorphem Silizium hervorgegangenem Polysilizium (12) auf dem Oxid und eine Schicht aus Nitrid (13) auf dem Polysilizium umfasst, die von einem Fülloxid (17) zum Füllen der flachen Grabenstruktur und der tiefen Grabenstruktur bedeckt ist.
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