JP4585510B2 - シャロートレンチアイソレーションプロセス - Google Patents

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Description

関連出願
本出願は、２００３年３月７日付けの米国仮特許出願第６０／４５２７９４号の利益を主張するものであり、その開示内容全体は、参照により本出願に組み込まれている。
技術分野
本発明は、一般には半導体構造に関し、詳細にはシャロートレンチアイソレーションに関する。
集積回路の形成は、デバイス間の寄生電流リークを防ぐための分離領域を画定することを含む。分離技術は、シャロートレンチアイソレーション（ＳＴＩ）方式を含む。この方式は、シリコン超大規模集積回路（ＳｉＶＬＳＩ）デバイスの平坦化および高密度化を実現させてきたものであって、０．２５マイクロメートル（μｍ）テクノロジーノードあたりから一般に使用されてきた分離方式である。
典型的なＳＴＩプロセスでは、パッド酸化物および窒化物の被覆層で活性デバイスエリアを保護し、活性デバイスエリアの周囲をエッチングしてアイソレーショントレンチを形成する。トレンチのエッチング後、ライナ酸化物を各トレンチ内に形成する。このライナ酸化ステップにより、いくつかの利点が得られる。第１に、酸化によって、サイドウォール材料の消費が少量であることにより、トレンチサイドウォールへのエッチングによるあらゆる損傷が減少する。第２に、ライナ酸化は、トレンチの上部角隅の周りを囲み、これにより、活性エリア縁部の角隅が鋭いことによって生じうるフリンジ電界が最小限となる。このような電界が存在すると、主デバイスのしきい値以下の特性を低下させうるしきい値電圧の低い寄生トランジスタが活性エリア縁部において形成される。最後に、ライナ酸化物は典型的には熱的酸化物であるので、これにより、Ｓｉトレンチサイドウォールと堆積されたトレンチ酸化物との間に高品質の界面が形成される。これによって、界面トラップ、つまり酸化物／半導体界面に存在する電気的に活性な欠損が、その界面において最小限となる。このようなライナ酸化は、高温、つまり１０００℃より高い温度で、酸素中、つまり乾燥雰囲気で行われることが多い。
ライナ酸化後、化学蒸着（ＣＶＤ）させた誘電体、例えば二酸化シリコンを基板全体にわたり堆積させ、トレンチを充填する。このＣＶＤ誘電体は、活性デバイス領域も覆っており、後続のデバイス処理のために選択的に除去されるのが望ましい。この除去を、基板の平坦化、典型的には化学機械研磨（ＣＭＰ）によって行い、活性エリア上の窒化シリコン層を停止層として使用する。このプロセスによって、誘電体が活性エリアからは除去され、一方、分離トレンチ内では保持される。次に窒化物およびパッド酸化物マスク層が除去され、これにより、分離されたデバイス領域を備えている極めて平坦な基板が得られる。
シリコンゲルマニウム（ＳｉＧｅ）バーチャル基板上のＳＴＩ構造の形成は、特に困難となりうる。ＳｉＧｅバーチャル基板は、バルクＳｉ上に製造されたデバイスと比較してより高い性能を示すＶＬＳＩデバイスの新世代のためのプラットフォームである。ＳｉＧｅバーチャル基板の重要な要素は、平衡格子定数、つまりＳｉより大きな格子定数にまで緩和されたＳｉＧｅの層である。この緩和ＳｉＧｅ層は、例えばウェハ接合または直接エピタキシー法によってＳｉ基板上に直接的に、またはＳｉＧｅ材料の格子定数が層の厚み方向に漸次的に増加している緩和傾斜ＳｉＧｅ層の上に形成することができる。ＳｉＧｅバーチャル基板は、セミコンダクタオンインシュレータ（ＳＯＩ）ウェハの構造に類似して、埋め込まれた絶縁層も組み込んでいる。このようなプラットフォーム上に高性能のデバイスを製造するためには、Ｓｉ、ＧｅまたはＳｉＧｅからなる薄い歪み層を緩和ＳｉＧｅバーチャル基板上に成長させる。これにより得られる二軸性の引張りまたは圧縮歪みによって、層内のキャリア移動度が変化し、これにより、高速および／または低電力のデバイスを製造することができる。ＳｉＧｅ上にデバイスを製造する場合には、バルクＳｉ基板上に製造する場合よりも多くの課題と問題点が生じる。
ＳｉＧｅバーチャル基板上へのＳＴＩ構造の形成は、エッチングを行い、下層の緩和ＳｉＧｅを露出させることを含む。ＳｉＧｅにエッチングされたトレンチの直接的な熱的ライナ酸化には問題があり、得られるのは低品質のライナ酸化物である。ライナ酸化中、ＳｉＧｅ中のＧｅは酸化物前端へと寄せられて、これにより、純粋な二酸化シリコン酸化物層が、ＳｉＧｅバルク材料よりもＧｅ含有量の多いＳｉＧｅ層の一部分の表面に形成される。この場合、酸化物自体は酸化されたＳｉの性質の全てを有しているが、より高いＧｅ含有量を有するＳｉＧｅの層に隣接している。Ｇｅのこの高いレベルによって、界面トラップ密度がの極めて高くなる。この界面においてこのようにＧｅが高いレベルにあることによって、極めて高い界面トラップ密度を招く。一方、この界面トラップによって、活性デバイスに対する、しきい値以下のリークが増大するかまたはしきい値電圧をシフトするので、この界面トラップは不都合である。
トレンチが、チャネル内の全ての歪みの導入に依存している場合には、チャネル内に導入されうる歪みの量が制限される。トレンチに導入される歪みが大きすぎる場合には、欠陥が生じ、これによりデバイスの動作に問題が生じる。
発明の概要
トレンチ構造および別の歪み導入要素を設け、これにより、トランジスタのチャネル領域内に歪みを導入させる。この歪みによって、トランジスタ、特に活性エリアの寸法の小さなトランジスタの性能が向上する。
本発明の態様によれば、ライナ誘電体、例えば酸化物とトレンチサイドウォールとの間の界面における、つまり、トレンチがＳｉＧｅバーチャル基板内で規定される箇所における界面トラップ密度が減少する。トレンチエッチングプロセスの完了後、ライナ誘電体を形成する。例えば、ライナ酸化は、ＳｉＧｅ中のＧｅが酸化前端に向かって押し出されないように行う。それどころか、Ｇｅはライナ酸化物内に組み込まれ、これにより、界面トラップ密度が減少し、しきい値以下のデバイスリークが減少する。ライナ酸化は、湿式、つまり水蒸気の雰囲気でかつ／または低温、つまり１０００℃より低い温度で行うことができる。
ライナ酸化物は、酸化プロセス中に取り込まれたＧｅを含有しているので、後続のプロセス中で使用されるエッチャント、例えば、フッ化水素酸（ＨＦ）のような湿式洗浄液による攻撃に対して、または脱イオン水中での濯ぎに対してさえもより敏感となっている。迅速なエッチングからライナ酸化物を保護するためには、第２の保護ライナを使用する。このライナ、好ましくは誘電材料、例えば窒化シリコンまたは二酸化シリコンを、最初のライナ酸化物上にコンフォーマルに堆積させることができる。湿式のエッチャント、例えばＨＦ中でのエッチング速度が、ライナ酸化物より低くなるように保護ライナが選択される。この保護ライナはＧｅを含有しておらず、これにより、エッチャントからの影響をより受けにくくなっているので、この保護ライナにより、後続のプロセスステップ中でもライナ酸化物の品質を保持することが可能となる。保護ライナの形成後、続いてＳＴＩプロセスをＳｉ基板において行う、つまりトレンチを高密度プラズマ酸化物のような誘電材料で充填する。
本発明によれば、ライナ誘電体とトレンチサイドウォールとの間の界面は、界面トラップ密度の低い、つまり５×１０１１／ｃｍ２より小さい、十分な品質を有している。さらに、トランジスタのＯＦＦ状態の電流（Ｉｏｆｆ）は、トランジスタのゲート下で生じるエッジリークの影響を受ける。したがって、ゲート下に設けられたＳＴＩの一部で、界面トラップ密度が低くなっていることは、低いＩｏｆｆを得るために重要である。本発明によって可能であるように、界面トラップ密度が低い場合、高いＩｏｆｆを誘導するのに十分なリーク電流は、トランジスタゲート下で流れることができない。１μｍのチャネル幅を有するトランジスタにおいては、Ｉｏｆｆは１０−６アンペアより小さい。いくつかの実施態様では、ＯＦＦ電流は１０−９アンペアより小さい。このような低いデバイスＯＦＦ電流は、大きな度合いのプロセス自由度を有する新規のＳＴＩプロセスを用いることによって達成される。いくつかの実施態様では、Ｇｅを含有するライナ酸化物は、保護ライナによって保護されているので、その後のプロセスステップは、標準的なプロセスにおいて行われるステップと同様のものとなる。ライナ酸化物の、化学的な攻撃に対する影響の受け易さは、後続のプロセスステップにおいて限定されることはない。
本発明の一態様では、マスク材料を、ＳＴＩ構造、つまりトレンチ構造の形成中に使用することができ、これにより、トレンチ構造が画定されている歪み層中の歪みとは異なる種類の歪みが導入される。
一態様では、本発明は、基板と、この基板の第１の領域上に設けられた第１のトランジスタとを含む構造を特徴としている。この第１のトランジスタは、基板の第１の部分内に設けられた第１のソース領域および第１のドレイン領域と、この第１のソース領域と第１のドレイン領域との間に設けられていて、第１の種類の歪みを有する第１のチャネル領域と、第１のチャネル上にかつ第１のソース領域と第１のドレイン領域との間に設けられていて、ドープ半導体、金属および金属化合物の群から選択される材料を含む第１のゲートとを含む。第１のトレンチ構造は、第１のソース領域および第１のドレイン領域の一方の少なくともいずれか一方の側に隣接している。第１のトレンチ構造によって、第１のチャネル領域内に第１の種類の歪みの一部のみが導入される。
この態様は、以下の１つ以上の特徴をさらに有しうる。歪み層を、基板上に設けることができる。歪み層は、シリコンおよびゲルマニウムの少なくとも一方を含む。第１のチャネル領域の少なくとも一部を、歪み層内に設けることができる。基板上に誘電層を設けることができ、歪み層を、この誘電層上にかつこれと接触して設けることができる。第１の歪みの種類は、引張り歪みとすることができる。第１の歪みの種類は圧縮歪みとすることもできる。基板は、シリコンおよびゲルマニウムの少なくとも一方を含む。基板は、シリコン以外の少なくとも１つの他の元素を含む。この他の元素はゲルマニウムとすることができる。
第１のキャップ層を、第１のトランジスタの表面上に設けることができ、第１のチャネル領域内の歪みが、第１のキャップ層によって導入されうる。第１のキャップ層は、窒化シリコンを含む。第１のチャネル領域内の歪みは、第１のソース領域および第１のドレイン領域のうち少なくとも一方によって導入することもできる。第１のソース領域および第１のドレイン領域の少なくとも一方は、第１のチャネル領域と、第１のソース領域および第１のドレイン領域の少なくとも一方に隣接するエリアとのうちの少なくとも一方に設けられている半導体材料より大きい格子定数を有する第２の材料を含む。この第２の材料は、ＳｉＧｅおよびＧｅを含む群から選択される材料を含む。また、第１のソース領域および第１のドレイン領域の少なくとも一方は、第１のチャネル領域と、第１のソース領域および第１のドレイン領域の少なくとも一方に隣接するエリアとのうち少なくとも一方に設けられる半導体材料より小さい格子定位数を有する第２の材料を含む。この第２の材料は、ＳｉＧｅ、ＳｉおよびＳｉＣの群から選択される材料を含む。
第１のチャネル領域の歪みは、第１のゲートによって導入される。第１のゲートは、金属シリサイド、金属ゲルマノシリサイドおよび金属ゲルマノサイドの群から選択される材料を含む。
構造は、基板の第２の領域上に設けられた第２のトランジスタを含む。第２のトランジスタは、基板の第２の部分上に設けられた第２のソース領域および第２のドレイン領域と、これら第２のソース領域と第２のドレイン領域との間に設けられていて第２の種類の歪みを有する第２のチャネル領域と、この第２のチャネル領域の上にかつ第２のソース領域と第２のドレイン領域との間に設けられていて、ドープ半導体、金属および金属化合物の群から選択される材料を含む第２のゲートとを含み、第２のソース領域および第２のドレイン領域の一方の少なくとも一方の側に隣接する第２のトレンチ構造をさらに含み、この第２のトレンチ構造が、第２の種類の歪みの一部のみを第２のチャネル領域内に導入している。歪みの第１の種類および第２の種類は異なっていてよい。
第１のトレンチ構造により導入される歪みの部分は、ほぼゼロとすることもできる。この態様の構造は、第１の歪み導入要素と、第１のエピタキシャル歪み層とを含む。第１のチャネル領域は、第１のエピタキシャル歪み層の一部内に設けられており、第１の歪み導入要素が、第１のチャネル領域内に歪みの一部のみを導入する。
第１の歪み導入要素は、第１のトランジスタの表面上に設けられた第１のキャップ層を含む。第１の歪み導入要素は、第１のゲートを含む。第１の歪み導入要素は、第１のソース領域および第１のドレイン領域の少なくとも一方を含む。
別の態様では、本発明は、半導体構造を形成する方法であって、基板を準備し、基板の第１の領域上に第１のトランジスタを形成することを含む方法に関する。この方法は、第１のソース領域および第１のドレイン領域を基板の第１の部分に画定し、第１のソース領域と第１のドレイン領域との間に第１のチャネル領域を画定し、この第１のチャネル領域が第１の種類の歪みを有しており、第１のチャネル領域上にかつ第１のソース領域と第１のドレイン領域との間に第１のゲートを形成することによって、第１のトランジスタを形成することを含み、第１のゲートが、ドープ半導体、金属および金属化合物の群から選択される材料を含む。トレンチ構造は、第１のソース領域および第１のドレイン領域の一方の少なくとも一方の側に隣接して形成することができ、第１のトレンチ構造を、第１のチャネル領域内に第１の種類の歪みの一部のみが導入されるように調整する。
この態様は、さらに、以下の１つ以上の特徴を有しうる。第２のトランジスタを、基板の第２の領域上に形成することができる。この第２のトランジスタの形成は、基板の第２の部分に第２のソース領域および第２のドレイン領域を画定し、第２のソース領域と第２のドレイン領域との間に第２のチャネル領域を画定し、第２のチャネル領域が第２の種類の歪みを有しており、第２のチャネル領域上にかつ第２のソース領域と第２のドレイン領域との間に第２のゲートを形成することによって行うことができ、第２のゲートは、ドープ半導体、金属および金属化合物の群から選択される材料を含む。第２のトレンチ構造は、第２のソース領域および第２のドレイン領域の一方の少なくとも一方の側に隣接して形成され、第２のトレンチ構造を、第２のチャネル領域内に第２の種類の歪みの一部のみを導入されるように調整する。
歪みの第１の種類および第２の種類は異なっていてよい。第１のキャップ層を、第１のトランジスタの表面上に形成することができ、第１のチャネル領域内に第１の種類の歪みを導入するために調整する。第１のチャネル領域内の歪みの少なくとも一部は、第１のソース領域および第１のドレイン領域の少なくとも一方によって導入することもできる。第１のソース領域および第１のドレイン領域の少なくとも一方は、第１のチャネル領域と、第１のソース領域および第１のドレイン領域の少なくとも一方に隣接するエリアとのうちの少なくとも一方に設けられた半導体材料より大きな格子定数を有する第２の材料を含む。
第１のソース領域および第１のドレイン領域の少なくとも一方が、第１のチャネル領域と、第１のソース領域および第１のドレイン領域の少なくとも一方に隣接するエリアとのうちの少なくとも一方に設けられた半導体材料より小さな格子定数を有する第２の材料を含む。
第１のチャネル領域の歪みの少なくとも一部が、第１のゲートによって導入される。第１のトレンチ構造が調整されてこれにより導入される第１の種類の歪みの一部を、ほぼゼロとすることができる。第１のチャネル領域は、第１のエピタキシャル歪み層の一部内で画定することができる。
第１の歪み導入要素を設けることができる。第１の歪み導入要素は、第１のトランジスタの表面上に設けられる第１のキャップ層を含む。第１の歪み導入要素は、第１のゲートを含む。第１の歪み導入要素は、第１のソース領域および第１のドレイン領域の少なくとも一方を含む。
同じ参照符号によって示す特徴は、対応するそれらの図面で共通している。
図１Ａに、本発明との関連での使用に適した構造を示す。図１Ａにおいて、基板１２は、半導体、例えばＳｉ、ＧｅまたはＳｉＧｅからなっている。符号１３でまとめて示された複数の層が、基板１２上に形成されている。複数の層１３は、基板１２上に設けられた緩和された傾斜緩衝層１４を含む。この傾斜層１４は、例えば厚み１μｍ当たり１０％Ｇｅの傾斜率、および例えば１〜９μｍの厚みＴ１を有するＳｉＧｅを含む。
緩和層１６は、前記の傾斜ＳｉＧｅ層１４上に設けられている。緩和層１６は、例えばＳｉｌ−ｘＧｅｘ［０．１≦ｘ≦０．９］を含み、例えば０．２〜２μｍの厚みＴ２を有している。いくつかの実施態様では、Ｓｉｌ−ｘＧｅｘは、Ｓｉ０．７０Ｇｅ０．３０からなり、Ｔ２は約１．５μｍである。緩和層１６は、三軸Ｘ線回折によると、実質的にまたは完全に緩和されており、エッチピット密度（ＥＰＤ）分析によると、１×１０６転位数／ｃｍ２の貫通転位密度を有している。貫通転位は、結晶材料の体積内に生じている直線状の欠陥であるので、貫通転位密度は、単位体積中の単位面積を横切る転位の数かまたは単位体積当たりの転位の長さとして測定することができる。したがって、貫通転位密度は、転位数／ｃｍ２またはｃｍ／ｃｍ３の単位で表現される。緩和層１６は、例えば約０．３粒子数／ｃｍ２より小さな表面粒子密度を有している。さらに、緩和層１６は、０．１３μｍより大きな寸法（直径）の粒子欠陥に関して約０．３欠陥数／ｃｍ２より小さい局所的光散乱欠陥レベル、０．１６μｍより大きな寸法の粒子欠陥に関して約０．２欠陥数／ｃｍ２の欠陥レベル、０．２μｍより大きな寸法の粒子欠陥に関して０．１欠陥数／ｃｍ２の欠陥レベル、ならびに１μｍより大きな寸法の欠陥に関して約０．０３欠陥数／ｃｍ２の欠陥レベルを有している。プロセスの最適化によって、０．０９μｍより大きな寸法の粒子欠陥に関して約０．０９欠陥数／ｃｍ２まで、および０．１２μｍより大きな寸法の粒子欠陥に関して０．０５欠陥数／ｃｍ２まで局所的光散乱欠陥レベルを低減させることができる。
基板１２、傾斜層１４および緩和層１６は、ＩＩ族、ＩＩＩ族、ＩＶ族、Ｖ族およびＶＩ族元素の様々な組合せを含む、様々な材料系から形成することができる。例えば、基板１２、傾斜層１４および緩和層１６はそれぞれ、ＩＩＩ−Ｖ化合物を含む。基板１２は、ガリウムヒ素（ＧａＡｓ）、傾斜層１４および緩和層１６は、インジウムガリウムヒ素（ＩｎＧａＡｓ）またはアルミニウムガリウムヒ素（ＡｌＧａＡｓ）を含む。これらの物質は単に例示的なものであり、他の多くの材料系が適している。
歪み半導体層１８が、緩和層１６上に設けられる。歪み層１８は、半導体、例えば、ＩＩ族、ＩＩＩ族、ＩＶ族、Ｖ族およびＶＩ族元素のうち少なくとも１つを含む。歪み半導体層１８は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、インジウムリン（ＩｎＰ）および／または亜鉛セレン（ＺｎＳｅ）を含む。歪み層１８は、例えば５〜１００ｎｍ（５０〜１０００オングストローム）の初期厚みＴ３を有している。一実施態様では、Ｔ３は、約２０〜５０ｎｍ（約２００〜５００Å）である。
歪み層１８は、エピタキシー法、例えば、常圧ＣＶＤ（ＡＰＣＶＤ）、低圧（減圧）ＣＶＤ（ＬＰＣＶＤ）、超高真空ＣＶＤ（ＵＨＶＣＶＤ）、分子線エピタキシー法（ＭＢＥ）、または原子層堆積法（ＡＬＤ）により形成することができる。Ｓｉを含む歪み層１８は、ジクロロシラン、シラン、ジシランまたはトリシランのような前駆体を使用してＣＶＤにより形成することができる。Ｇｅを含む歪み層１８は、ゲルマンまたはジゲルマンのような前駆体を使用してＣＶＤにより形成することができる。エピタキシャル成長システムは、シングルウェハバッチ反応装置またはマルチウェハバッチ反応装置である。層成長速度を増大させるために、成長システムにおいて低エネルギープラズマを使用することもできる。
歪み層１８が実質的にＳｉを１００％含んでいる一実施態様では、歪み層１８を、Ｇｅソースガスに晒されない堆積装置の専用チャンバ内で形成することができ、これにより、交差汚染が回避され、歪み層１８と緩和層１６との間の境界の品質が改善される。さらに、歪み層１８を、同位体に関して純粋な１つまたは複数の前駆体から形成することができる。同位体に関して純粋な材料（例えばＳｉまたはＧｅ）は、原子同位体の混合物として形成された材料より良好な熱伝導率を有している。熱伝導率がより高い構成により、歪み層１８上に実質的に形成されているデバイスからの熱の放散が促進され、これにより、歪み層１８を用いることにより得られた高いキャリア移動度が維持される。
形成後、歪み層１８は、例えば０〜１０５ｃｍ／ｃｍ２の初期ミスフィット転位密度を有している。一実施態様では、歪み層１８の初期ミスフィット転位密度は、約０ｃｍ／ｃｍ２である。ミスフィット転位は、一般に、一領域内の２つの結晶間の平面内に生じている直線状の欠陥であるので、単位面積当たりの線の長さの合計として測定することができる。したがって、ミスフィット転位密度は、転位数／ｃｍまたはｃｍ／ｃｍ２の単位で表現することができる。一実施態様では、歪み層１８は、引張り歪みを有する、例えばＳｉＧｅ上に形成されたＳｉである。別の態様では、歪み層１８は、圧縮歪みを有する、例えばＳｉＧｅ上に形成されたＧｅである。
歪み層１８は、約０．３粒子数／ｃｍ２より小さな表面粒子密度を有している。ここで用いる「表面粒子密度」には、表面粒子だけではなく、光散乱欠陥、結晶起因のピット（ＣＯＰ）、ならびに歪み層１８内に生じた他の欠陥も含まれている。プロセスの最適化によって、局所的光散乱欠陥レベルを、０．０９μｍより大きな寸法の粒子欠陥に関して約０．０９欠陥数／ｃｍ２まで、０．１２μｍより大きな寸法の粒子欠陥に関して約０．０５欠陥数／ｃｍ２まで低減させることができる。この表面粒子は、歪み層１８の形成中に歪み層１８内に生じるか、または下に設けられている層、例えば緩和層１６からの表面欠陥の伝搬によって生じうる。
別の実施態様では、傾斜層１４はなくてもよい。緩和層１６を様々な方法で形成することができる。本発明は、傾斜層１４を備えている態様に限定されることはない。別の実施態様では、歪み層１８を、基板１２上に直接的に形成することができる。この場合、層１８内の歪みは、層１８と基板１２との間の格子不整合によって導入されるか、例えばＳｉ３Ｎ４のような上層を堆積させることにより機械的に導入されるか、または層１８とＳｉＧｅ層のような後続の成長層との間の熱的不整合もしくは格子不整合により導入されうる。いくつかの実施態様では、約０．０１〜１．５μｍの厚みを有しかつ基板１２と同じ半導体材料を含む均一な半導体層（図示せず）を、傾斜緩和層１４と基板１２との間に堆積させる。この均一半導体層は、エピタキシャル成長のための清浄で汚染のない表面を提供することで、基板１２上に続いて成長させる層、例えば傾斜緩和層１４の材料品質を改善するために成長させることができる。ある態様では、緩和層１６を、歪み層１８の成長前に平坦化することができ、これにより、傾斜緩衝層１４によって導入されるクロスハッチ表面粗さが除去される（例えば、参照により本出願に組み込まれる刊行物、M. T. Currieら、Appl. Phys. Lett.、72(14)、1718頁、(1998)参照）。平坦化は、ＣＭＰのような方法により行うことができる。この平坦化により、ウェハの表面粗さが最小限となりかつウェハの平坦性が増大するので、後続の接合プロセスの品質が向上し、これにより、接合のためのより大きな表面積が得られる。
図１Ｂを参照すると、緩和層１６の平坦化後、ＳｉＧｅのような半導体を含む緩和半導体再成長層２０を緩和層１６上に成長させている。これによって、歪み層１８の成長のための清浄な表面を確実に得ることにより、後続の歪み層１８の成長の品質が向上する。この清浄な表面上で成長を行うことは、平坦化プロセスから生じる酸素および炭素によって汚染されている可能性のある表面上で歪み材料、例えばシリコンを成長させるより好ましい。いくつかの実施態様では、平坦化された緩和層１６上での緩和半導体再成長層２０のエピタキシャル成長の条件を、結果として得られる、再成長層２０上に形成される層を含む構造の表面粗さが最小限となり、例えば歪みセミコンダクタオンインシュレータ（ＳＳＯＩ）構造を形成するための後続の高品質の接合に対して適切な表面が確実に得られるように、選択することができる。
別の実施態様では、圧縮歪み層（図示せず）を、歪み層１８の下または上に設けることができる。このような態様では、圧縮歪み層は、緩和Ｓｉｌ−ｘＧｅｘ層１６のＧｅ含有量（ｘ）より高いＧｅ含有量（ｙ）を有するＳｉｌ−ｙＧｅｙを含むことができる。圧縮歪み層は、例えば０．３＜ｙ＜１であるＧｅ含有量を有しており、その厚みは、例えば１〜２０ｎｍ（１０〜２００Å）である。
図１Ｃを参照すると、本発明において使用可能な別の種類の構造が示されている。詳細には、この構造は、歪み層１８の下に設けられた絶縁体層２４を有するＳＳＯＩ基板２２である。絶縁体層２４は、酸化物、例えばＳｉＯ２を含む誘電体層である。一実施態様では、誘電体層２４は、純粋なＳｉＯ２の融点より高い、つまり１７００℃より高い融点（Ｔｍ）を有する材料を含む。このような材料の例は、窒化シリコン（Ｓｉ３Ｎ４）、酸化アルミニウム、酸化マグネシウム等である。Ｔｍの高い誘電体層２４を使用することによって、デバイス製造における通常の使用温度（約１０００〜１２００℃）での下層の誘電体層２４の軟化が原因で後続のプロセス中に起こりうる、転移された歪み半導体層１８の緩和の防止が促進される。別の態様（図示せず）では、絶縁体層２４は、緩和層１６の下に直接的に設けることができる。この場合、傾斜層１４を構造から省くことができる。絶縁体層２４は、例えば２０〜３００ｎｍ（２００〜３０００Å）の厚みを有している。
図２を参照すると、第１のマスク層２６、例えばパッド二酸化シリコン層（ここでは、パッド酸化物２６と呼ぶ）が、熱成長させるかまたは低圧化学蒸着（ＬＰＣＶＤ）のような適切な堆積方法により、歪み層１８上に形成されている。パッド酸化物２６の厚みＴ４は、例えば５〜２０ｎｍ（５０〜２００Å）である。続いて、第２のマスク層２８、例えばマスク窒化シリコン層を、ＬＰＣＶＤ、高密度プラズマＣＶＤまたはプラズマ化学蒸着（ＰＥＣＶＤ）のような適切な堆積方法によりパッド酸化物２６上に堆積させる。マスク層２８は、誘電体材料、例えば窒化シリコンまたは酸窒化シリコンであり、下層のパッド酸化物２６に対して選択的にエッチングされる。
マスク層２８は、歪み層１８内の歪みとは異なる種類の歪みを有するように選択された材料を含む。例えば、一実施態様では、歪み層１８は第１の種類の歪み、例えば引張り歪みを有しており、マスク層２８は第２の種類の歪み、例えば圧縮歪みを有している。より詳細には、歪み層１８は引張り歪みシリコンを含み、マスク層２８は圧縮歪み窒化シリコンを有している。別の態様では、歪み層１８は圧縮歪みを有しており、マスク層２８は引張り歪みを有している。より詳細には、歪み層１８は、圧縮歪みゲルマニウムであり、マスク層２８は、引張り歪み窒化シリコンである。
マスク層２８および歪み層１８における歪みの種類の不一致は、後続の高温プロセスステップ中での歪み層１８の緩和の防止に役立つ。さらに、パッド酸化物２６の厚みは、典型的には、マスク層２８によって付与される歪みから下層の構造を緩衝するのに十分に厚く選択されてはいるが、パッド酸化物２６の厚みを減少させる（例えば２０ｎｍ（２００Å）より薄い、好ましくは１０ｎｍ（１００Å）より薄い厚みにする）ことができ、これにより、下部に形成された層上でのマスク層２８によって歪みが容易に付与される。マスク層２８の厚みＴ５は、例えば５０〜２００ｎｍ（５００〜２０００Å）である。
約７００℃より高い温度でＬＰＣＶＤにより成長した窒化シリコン膜の歪みを、窒化物膜のシリコン含有量を変化させることによって選択することができる（参照により本出願に組み込まれる、S.Habermehl、J Appl Phys.、83(9)、4672頁(1998)参照）。例えば、ＬＰＣＶＤ化学量論窒化シリコン膜（つまりＳｉ３Ｎ４）は、典型的には引張り歪みを有しており、一方でシリコン含有量の大きい（例えば、シリコン体積成分が０．１〜０．１５より大きいか、またはＳｉ／Ｎ原子比が０．７５より大きい）窒化物膜は、典型的には圧縮歪みを有している。ＬＰＣＶＤによって形成される窒化物膜のシリコン含有量は、成長プロセスで使用されるシリコンおよび窒素の前駆体の比を変化させることによって変えることができる。例えば、８５０℃および２６．７Ｐａ（２００ミリトール（ｍＴｏｒｒ））で、シリコン前駆体としてジクロロシラン（ＳｉＣｌ２Ｈ２）を、窒素前駆体としてアンモニア（ＮＨ３）を使用して行われる窒化物成長プロセスによって、全ガス流量に対するジクロロシランの流量の比が約０．８５より大きい場合に、シリコン含有量の大きな窒化物が形成される。低温で、シリコン含有量の大きな窒化物膜を形成するためには、ジクロロシランの相対量を大きくする必要がある。圧縮窒化シリコン膜は約２．４より大きな屈折率を有しており、引張り窒化シリコン膜は約２．４より小さな屈折率を有している（参照により本出願に組み込まれる、M.Sekimotoら、J. Vac. Sci. Technol.、21(4)、1017頁、(1982)参照）。
別の実施態様では、様々な歪みの程度を有する窒化シリコン膜を、約７００℃より低い堆積温度でＰＥＣＶＤにより形成することができる。前駆体ガス速度、ＲＦ電源、希釈ガスおよびプラズマ励起周波数を変化させることによって、最終的に得られる膜の歪みを様々に変化させることができる。例えば、２２０℃、圧力２００パスカル、１００ワットＦＲ電源およびヘリウム希釈で行うＰＥＣＶＤプロセスでは、全ガス流量（シラン、アンモニアおよび窒素）に対するシラン流量の比が約０．０３より小さい場合には、圧縮窒化シリコン膜が堆積する。この比が約０．０３より大きい場合には、引張り歪み窒化シリコン膜が堆積する（参照により本出願に組み込まれる、M. J. Lobodaら、J. Mater. Res.,11(2)、391頁(1996)参照）。
別の実施態様では、様々な歪みの程度を有する窒化シリコン膜を、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）によって、誘導結合プラズマ（ＩＣＰ）源を利用して、５００℃より低い温度で、前駆体、例えばシラン、アンモニアおよび窒素を使用するプロセスで製造することができる。このプロセスで用いられるプラズマには、アルゴンまたはヘリウムのような希ガスが使用され、このガスは、このプロセス中では希釈ガスとしても働く。放出電力の程度は様々に変化させることができ、これにより、窒化シリコン膜中の歪みの程度が調整される。例えば、１５０℃および１．３３Ｐａ（１０ｍＴｏｒｒ）で、シラン、アンモニアおよびヘリウムガス（全ガス流量は、１分当たり４０標準立方センチメートル（ｓｃｃｍ））、ならびに８００ワットのＩＣＰ電源を利用するプロセスでは、約４０ワットより小さなＲＦ放出電力レベルでは圧縮歪み窒化シリコン膜が、約４０ワットより大きなＲＦ放出電力レベルでは引張り歪み窒化シリコン膜を製造することができる（参照により本出願に組み込まれる、J. W. Leeら、J. Electrochemical. Soc.、147(4)、1481頁(2000)参照）。
図２および図３を参照すると、フォトレジスト層が、マスク層２８の最上表面３０上に堆積されていて、パターン化されてフォトレジストマスク３２が形成されている。フォトレジストマスク３２は、基板１２の領域３６上で開口３４を画定しており、ここにトレンチ構造５５が形成される（例えば、図５Ａのトレンチ構造５５を参照）。開口３４は、領域３６上に設けられたマスク層２８の最上表面３０の部分３７を露出させる。
フォトレジストマスク３２を画定した後、フォトレジスト層３２により露出したマスク層２８の部分３８を除去すると、フォトレジストマスク３２によって保護されたマスク層部分２８ａ、２８ｂが残り、パッド酸化物２６の部分４０が露出する。次にパッド酸化物２６の部分４０を除去すると、パッド酸化物部分２６ａ、２６ｂが残される。詳細には、露出したマスク層部分３８は、適切な除去プロセス、例えば反応イオンエッチング（ＲＩＥ）によって、三フッ化窒素、アンモニアおよび酸素の組合せ、または臭化水素、塩素および酸素の組合せといったガスを使用して除去することができる。パッド酸化物部分４０は、シリコンに対して選択性をもつ湿式エッチング、例えばフッ化水素酸エッチングによって除去することができる。パッド酸化物部分４０の除去により、歪み層１８の部分４２が露出する。別の態様では、第１のＲＩＥエッチングを行うことができ、これにより、マスク層２８の部分３８およびパッド酸化物２６の部分４０が除去される。この第１のＲＩＥエッチングは、下層の半導体材料に対して選択的でなくともよい。このエッチングにより、下層の半導体材料、例えば歪み層１８が、数十ｎｍ（数百Å）エッチングされてもよい。続いて、第２のＲＩＥエッチングステップを、異なる試薬および／またはエッチング条件で行うことができ、これにより、下層の材料が２５０〜４００ｎｍ（２５００〜４０００Å）除去される。これについては、トレンチ５０の形成を参照して以下に説明する。
図３および図４を参照すると、トレンチ５０が、歪み層１８および緩和層１６内で画定されている。トレンチ５０は、例えば、乾式反応イオンエッチングにより形成することができる。２ステップのエッチングプロセスを用いることができ、この場合、歪み層１８を、塩素および／または臭化水素のようなガスを使用して第１のステップ中にエッチングし、緩和層１６を、塩素および／または臭化水素のようなガスを使用して第２のステップ中にエッチングする。エッチングガスの全ガス圧および／または全ガス流速は、この２ステップのエッチングプロセスの各ステップ間で異なる。トレンチ５０は、例えば３００〜４００ｎｍ（３０００〜４０００Å）の範囲の深さｄ１、およびこの深さｄ１より小さな幅ｗ１を有しており、例えばｗ１は約１００ｎｍ（約１０００Å）である。いくつかの実施態様では、トレンチ５０の幅ｗ１は深さｄ１より大きく、幅ｗ１は数マイクロメートルである。また別のいくつかの実施態様では、深さｄ１は、例えばディープトレンチアイソレーションプロセスでさらに深くすることができる。トレンチ５０のサイドウォール５２は、実質的に垂直である、つまり基板の表面に対して平行な面と約８０°より大きな角度を形成している。トレンチ５０の底部の角隅は、実質的に丸められており、これにより、後続の分離材料の充填が容易になる。マスク層２８の部分３８およびパッド酸化物２６の部分４０を選択的に除去し、トレンチ５０を形成した後、フォトレジストマスク３２を、ストリッピングプロセス、例えば酸素プラズマ中での乾式ストリッピングによって除去することができる。
図５ａおよび図５ｂを参照すると、トレンチ構造５５が、トレンチ５０内に形成されている。トレンチ構造５５の形成は、トレンチサイドウォール５８ａ、５８ｂと、トレンチ底部分５８ｃとを、第１の誘電層７２で被覆することを含む。第１の誘電層７２は酸化物を含み、トレンチ５０内で露出している歪み層１８および緩和層１６のどこの部分に形成してもよい。第１の誘電層７２の厚みは、例えば５〜１５ｎｍ（５０〜１５０Å）である。一実施態様では、第１の誘電層７２は窒化酸化物を含み、これは、ＳｉＧｅ上に熱成長させた純粋な二酸化シリコンから形成される第１の誘電層７２で得られるより低い界面準位密度をもたらす。
図５ａを参照すると、一実施態様では、第１の誘電層７２は、熱成長させた酸化物であり、例えば従来の炉、例えばTokyo Electron（Austin、テキサス）により製造されたALPHA-8SEで熱成長させることによって形成されている。この酸化ステップは、湿式の、つまり水蒸気の雰囲気中でかつ／または低温、つまり１０００℃より低い温度で行うことができる。別の態様では、ＳＴＩモジュールのサーマルバジェットを減少させるために、第１の誘電層７２を急速熱酸化によって形成することができる。適切なプロセスシステムは、Applied Materials（Santa Clara、カリフォルニア）により製造されたRADIANCE CENTURA systemである。この態様では、酸化ステップは、酸化速度を増大させるために、さらにプラズマによる機能強化を利用してもよい。急速熱酸化は、湿式の、つまり水蒸気の雰囲気中で行う。急速熱酸化時間は制限されている、例えば５分以下であるので、より高温、つまり１０００℃より高い温度で酸化を行うが、しかし、より低温、つまり１０００℃より低い温度で酸化を行うことが好ましい。別の態様では、第１の誘電層を、乾式の、例えば酸素の雰囲気中での熱酸化によって形成するか、または高圧で、例えば高圧酸化（ＨＩＰＯＸ）で形成することができる。
このような熱酸化プロセスのパラメータにより、基板１２に配置されたＳｉ以外の元素を含む元素の酸化物に組み込むことが可能となる。例えば、いくつかの実施態様では、層１３を含む基板１２は、ＳｉＧｅバーチャル基板であり、第１の誘電層７２はＧｅを含む。第１の誘電層７２中のＳｉに対するＧｅの比は、実質的には、緩和層１６および歪み層１８を含む基板部分１１中のＳｉに対するＧｅの比に類似している。より詳細には、第１の誘電層７２は、Ｓｉｌ−ｘＧｅｘＯ２の形態の酸化物である。さらに、第１の誘電層７２中とトレンチサイドウォール５８ａ、５８ｂとの間の境界７６は、例えば５×１０１１／ｃｍ２より小さな、低い界面トラップ密度を有する満足な品質を有している。
図５Ｂを参照すると、別の実施態様では、第１の誘電層７２は、ＬＰＣＶＤまたはＰＥＣＶＤのような適切な堆積方法によって形成される酸化物、例えばＳｉＯ２を含む。この実施態様では、第１の誘電層７２は、純粋なＳｉＯ２からなっている、つまりＧｅを含んでいない。第１の誘電層７２が堆積されていることによって、第１の誘電層７２は、第１の誘電層７２とトレンチサイドウォール５８ａ、５８ｂとの間の境界７６における基板部分７４の組成に実質的な影響を与えない。より詳細には、基板部分７４の、境界７６に近位の第１の領域７４ａは、基板部分７４の、境界７６に遠位の第２の領域７４ｂ中のＧｅ濃度に実質的に類似しているＧｅ濃度を有している。第１の誘電層７２とトレンチサイドウォール５８ａ、５８ｂとの間の境界７６は、５×１０１１／ｃｍ２より小さな、低い界面トラップ密度を有する満足な完全性を有している。いくつかの実施態様では、境界の完全性をさらに向上させるために、第１の誘電層７２の堆積に続き、酸化ステップを行う。
いくつかの態様で、図６を参照すると、トレンチ構造５５は、第１の誘電層７２に近位に形成された第２の保護ライナ７８を有している。この保護ライナ７８、好ましくは誘電材料、例えば窒化シリコンまたは二酸化シリコンは、第１の誘電層７２上にコンフォーマルに堆積することができる。保護ライナ７８の厚みＴ６は、例えば５〜５０ｎｍ（５０〜５００Å）である。いくつかの実施態様では誘電層７２がＧｅを含んでいるので、後続のプロセス中、例えば、フッ化水素酸のような湿式洗浄で使用されるエッチャントによる攻撃に対して、または脱イオン水中での濯ぎに対してさえも影響を受けやすい。湿式のエッチャント、例えばフッ化水素酸、または水、過酸化水素および水酸化アンモニウムを含むＲＣＡ ＳＣ１洗浄液中でのエッチング速度が第１の誘電層７２よりも小さくなっているように、保護ライナ７８を選択する。よって、第２の保護ライナ７８を形成することによって、加速するエッチングからの第１の誘電層７２の保護が促進され、これにより、後続のプロセスステップ中での第１の誘電層７２の品質が保たれる。また、保護ライナ７８は、高温でかつ／または酸素を含む雰囲気中で行われる後続のプロセスステップ中、トレンチ５０のサイドウォールを酸化から保護する。このような酸化によって体積増加が起こると、トレンチ構造と境界をなす領域、または続いて製造されるデバイスのチャネル領域において導入される不都合な圧縮歪みが生じる。
誘電層７２（および任意に保護ライナ７８）を形成する材料および方法を調整して、基板の特定の層が有している歪みのと同じ種類の歪みを有するトレンチ構造５５を画定することができる。例えば、歪み層１８が圧縮歪みを有している場合には、誘電層７２も圧縮歪みを有するような方式および材料で形成する。別の実施態様では、歪み層１８が引張り歪みを有しており、この場合、誘電層７２も引張り歪みを有するような方式および材料で形成する。
いくつかの実施態様では、トレンチ構造５５は、第１の誘電層７２および保護ライナ７８の両方を有しており、これら２つの層は、同じ種類の歪みを有していても異なる種類の歪みを有していてもよい。しかし、第１の誘電層７２および保護ライナ７８が異なる種類の歪みを有していると有利である。例えば、第１の誘電層７２が水蒸気の雰囲気中で形成された場合には、トレンチ構造５５中で圧縮歪みが生じ、デバイス性能に作用しうる。保護ライナ７８が引張り歪み層を有することによって、この圧縮歪みへ対抗することを助成する。好ましくは、第１の誘電層７２および保護ライナ７８の歪みを合計したものが、基板１２上の複数の層１３のうちの一層中の、例えば歪み層１８中の歪みの種類と同じ種類の歪みとなっている。
図７を参照すると、トレンチ５０は、基板１２上に堆積された複数の層１３のうち一層が有する歪みと同じ種類の歪みを有しているトレンチ構造５５を画定するように選択された充填材料８０で充填することができる。一実施態様では、この充填材料８０は、誘電性であり、例えば二酸化シリコンである。充填材料８０は、例えば、ＬＰＣＶＤ、ＰＥＣＶＤまたはＨＤＰＣＶＤによって堆積することができ、トレンチ５０を完全に充填するのに十分な厚みを有している。別の態様では、充填材料８０は、スピンオンプロセスによって堆積することができる、例えば、充填材料８０を、ポリシラザンをベースとする無機スピンオンガラスのようなスピンオンガラス材料とすることができる。トレンチ５０の外部には、充填材料８０の部分８２を堆積することができる。
トレンチ構造５５により引張り歪みが導入されることが望ましい一実施態様では、充填材料８０は、アモルファス半導体、例えばアモルファスシリコンを含む。後続のステップ（付加的なステップまたはさらなるプロセスステップ中）で、充填材料８０を、アニールまたは紫外線もしくはレーザエネルギーの照射によって、その充填材料のアモルファス−多結晶相転移温度より高い温度で加熱することができる。方法によっては、このステップは、約５００〜７００℃より高い温度にまで充填材料８０を加熱することを含む。アモルファス−多結晶相転移温度より高い温度で起こる相転移中、充填材料８０は収縮し、トレンチ構造５５によって画定される領域、例えば続いて製造されるデバイスのチャネル領域内に引張り歪みが生じる。
別の実施態様では、充填材料８０は、この充填材料８０が主に内部に形成されかつ高温で堆積させた材料（つまり、歪み層１８、緩和層１６または基板１２、すなわち充填材８０の周囲材料）よりも大きな熱膨張係数を有している。歪み層１８、緩和層１６および基板１２中に存在する材料に応じて、Ｓｉ（２．６×１０−６／℃）、Ｇｅ（５．８×１０−６／℃）またはＧａＡｓ（６．８６×１０−６／℃）より大きな熱膨張係数を有するように充填材料８０を選択する。トレンチ５０が、主にＳｉＧｅで形成されている場合には、ＳｉＧｅの熱膨張係数は、ＳｉおよびＧｅの熱膨張係数の加重平均として近似することができる。これらの材料の熱膨張係数は、温度が上がると増加する傾向にあるので、８×１０−６／℃より大きな熱膨張係数を有するように充填材料８０を選択する。この実施態様では、充填材料８０を室温にまで冷却すると、周囲の材料よりも収縮して、トレンチ構造５５によって画定された領域、例えば続いて製造されるデバイスのチャネル領域内に引張り歪みが生じる。充填材料８０として使用に適した材料は、亜鉛−アルミナ−シリケートガラスである。
別の態様では、充填材料８０は完全には密になっておらず、充填材料８０は、低温酸化物（ＬＴＯ）、中温酸化物（ＭＴＯ）またはテトラエチルオルトシリケート（ＴＥＯＳ）前駆体から堆積される二酸化シリコンである。堆積温度より高い温度、例えば７００℃より高い温度でのアニールによって、充填材料８０を密する、つまり収縮させることができ、これにより、トレンチ構造５５によって画定された領域、例えば続いて製造されるデバイスのチャネル領域で引張り歪みが生じる。このような高密度化アニールは、好ましくは、充填材料８０の流動による歪み緩和を防止する、十分に低い温度、例えば１１００〜１２００℃より低い温度で行う。
一実施態様では、トレンチ構造５５は圧縮歪みを有しており、その周りを囲む材料より小さな熱膨張係数を有する充填材料８０を高温で堆積させる。例えば、周囲材料が主にシリコンである場合には、充填材料８０を二酸化シリコンとすることができる。よって、充填材料８０を室温にまで冷却した場合、この充填材料は周囲材料よりは収縮せず、トレンチ構造５５によって画定された領域、例えば続いて製造されるデバイスのチャネル領域内に圧縮歪みが生じる。別の実施態様では、充填材料８０は処理なしで（as-deposited）引張り歪みを有しており、高温、例えば９００℃より高い温度で高密度化するかまたはアニールすることができる。このような高温での充填材料８０の流動によって、冷却後、充填材料８０によって圧縮歪みが生じる。別の実施態様では、圧縮二酸化シリコンをＰＥＣＶＤによって堆積させることができる。別の実施態様では、保護ライナ７８がトレンチ５０内には設けられておらず、トレンチを充填材料８０で充填した後に酸化ステップを行う。このような酸化は体積膨張によって起こり、この体積膨張によって、トレンチ構造５５によって画定される領域、例えば続いて製造されるデバイスのチャネル領域内で圧縮歪みがさらに生じる。
図７および図８を参照すると、トレンチ５０の外側に設けられた充填材料８０の部分８２が、例えばＣＭＰによって除去されている。
図８および図９を参照すると、残っているマスク層部分２８ａ、２８ｂおよびパッド酸化物部分２６ａ、２６ｂが除去され、歪み層１８の最上表面９０を露出させ、充填材料８０と、ライナ酸化物７２と、いくつかの態様では保護ライナ７８とで充填されたトレンチ５０が残されている。マスク層部分２８ａ、２８ｂは、例えば三フッ化窒素、アンモニアおよび酸素を組合せたまたは臭化水素、塩素および酸素を組合せたガスを使用したＲＩＥのような除去プロセスによって除去することができる。パッド酸化物部分２８ａ、２８ｂは、シリコンに対して選択性をもつ湿式エッチング、例えばフッ化水素酸エッチングによって除去することができる。マスク層部分２８ａ、２８ｂおよびパッド酸化物部分２６ａ、２６ｂの除去後、充填材料８０の一部は、最上表面９０の上にまで延びている。
図１０Ａ〜１０Ｃを参照すると、構造１００は、第１のトランジスタ１０６の第１のソース領域１０２および第１のドレイン領域１０４に近位の、第１および第２の平行なアイソレーショントレンチ構造５５ａ、５５ｂを含んでいる。第１のチャネル領域１０８は、第１のソース領域１０２と第１のドレイン領域１０４との間に設けられている。第１のチャネル領域１０８は、第１の歪みの種類を有している。いくつかの態様では、この第１の歪みの種類は引張り歪みである。別の態様では、第１の歪みの種類は圧縮歪みである。第１のチャネル領域１０８の少なくとも一部分は、歪み層１８内に設けられている。第１のゲート１１０は、チャネル領域１０８上に、ソース領域１０２とドレイン領域１０４との間に設けられている。ゲート１１０は、ゲートコンタクト１１２と接続されている。第１のゲート誘電層１１４は、ゲート１１０とチャネル領域１０８との間に形成することができる。第１のゲート１１０および第１のゲート誘電層１１４は、合わせて、第１のゲート構造１１６として参照番号が付与されている。第１および第２のサイドウォールスペーサ１２０、１２２は、ゲート構造１１６に隣接して形成されている。
第１のトランジスタ１０６は、基板１２上に設けられた層１３上に形成することができる。図１Ａを参照して上述したように、層１３は、例えば傾斜層１４、緩和層１６および歪み層１８を含む。別の態様では、図１Ｃに示すようなＳＳＯＩ基板３０上に第１のトランジスタ１０６を形成することができる。ソース領域１０２、チャネル領域１０８およびドレイン領域１０４は、ＳＳＯＩ基板３０の一部、例えば歪み層１８の一部内に形成される。
ソース領域１０２およびドレイン領域１０４は、例えば、ｎ型またはｐ型ドーパントのイオン注入によって形成することができる。ゲート１１０は、適正な機能を付与する、導電材料、例えばドープ半導体、例えば多結晶Ｓｉまたは多結晶ＳｉＧｅ、金属、例えばチタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）もしくはイリジウム（Ｉｒ）、または金属化合物、例えばチタンナイトライド（ＴｉＮ）、チタンシリコンナイトライド（ＴｉＳｉＮ）、タングステンナイトライド（ＷＮ）、タンタルナイトライド（ＴａＮ）、タンタルシリサイド（ＴａＳｉ）、ニッケルシリサイド（ＮｉＳｉ）もしくは酸化イリジウム（ＩｒＯ２）から形成することができる。ゲート誘電層１１４を、歪み層１８上に、例えば熱酸化によりＳｉＯ２層を成長させることによって形成することができる。別の態様では、ゲート誘電層１１４は、ＳｉＯ２より高い誘電率を有する高誘電率材料、例えばＺｒＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＳｉＯＮまたはＨｆＳｉＯ４を含む。いくつかの態様では、ゲート誘電層１１４は、積層構造、例えば高誘電率材料で覆われた薄いＳｉＯ２層を有している。
第１および第２のトレンチ構造５５ａ、５５ｂは、キャリア（図示せず）、例えば第１のトランジスタ１０６の作動中に生じる正孔または電子を、第１および第２ののトレンチ構造５５ａ、５５ｂならびにそれらに隣接する第３および第４のトレンチ構造５５ｃ、５５ｄによって画定される半導体／絶縁体外側境界１２６を有する領域１２４内に閉じ込める。トレンチ構造５５ａ〜５５ｄは、領域１２４でのキャリアの閉じ込めることで、さらなるキャリアの流動の防止を促進し、これにより、第１のトランジスタ１０６と他のデバイス（図示せず）との間のリーク電流を防ぐことができる。半導体／絶縁体境界１２６における高い界面トラップ密度と関連しているエッジリーク電流が、トランジスタ１０６のＯＦＦ状態の電流（Ｉｏｆｆ）を著しく増大するのに十分である場合には、第１、第２、第３および第４のトレンチ構造５５ａ〜５５ｄによって提供されるシャロートレンチアイソレーションは、不適当である。しかし一方、半導体−トレンチ境界１２６での低い境界トラップ密度に関連するエッジリーク電流によって、第１のトランジスタ１０６に対する低いＩｏｆｆが確実に得られる場合には、この分離で十分である。Ｉｏｆｆは、ゲート１１０下で生じるエッジリークの影響を受ける。したがって、ゲート１１０下の境界１２６の部分での低い界面トラップ密度は、低いＩｏｆｆを得るために重要でる。ゲート１１０下の境界１２６における界面トラップ密度が低い場合には、ゲート１１０下で高いＩｏｆｆを誘導するに十分なリーク電流は流れることができない。Ｉｏｆｆは、１０−６アンペアより小さい。いくつかの実施態様では、ＯＦＦ電流は１０−９アンペアより小さい。
トレンチ構造５５ａ〜５５ｄは、第１の誘電層７２および任意に第２の保護ライナ７８を含む。トレンチ構造５５ａ〜５５ｄを形成するためのパラメータを、トレンチ構造５５ａ〜５５ｄの１つ以上が、チャネル領域１０８内の全歪みではなく、チャネル領域１０８内の歪みの一部のみを導入するように選択する。例えば、一実施態様では、チャネル領域１０８は圧縮歪みを有しており、トレンチ構造５５ａ〜５５ｄも、圧縮歪みを有しかつその圧縮歪みの一部のみがチャネル領域１０８内に導入されるような方式および材料で形成する。別の態様では、チャネル領域１０８は引張り歪みを有しており、トレンチ構造５５ａ〜５５ｄも、引張り歪みを有しかつ引張り歪みの一部のみがチャネル領域１０８内に導入されるような方式および材料で形成する。トレンチ構造５５ａ〜５５ｄによって導入される歪みの割合は、チャネル領域１０８内の歪みの０〜９９．９％の範囲である。
ここで使用される「活性エリア長さ」という言葉は、トレンチ構造５５ａ〜５５ｄによって画定されている、電流に対して平行でかつゲートに対して垂直な活性デバイス領域の寸法を指し、図１０Ａを参照すると、この活性領域長さは線１０ｃ−１０ｃに沿っている。また、「活性エリア幅」という言葉は、トレンチ構造５５ａ〜５５ｄによって画定されている、ゲートに対して平行でかつ電流の方向に対して垂直な活性エリアの寸法を指す。図１０Ａを参照すると、この活性エリア幅は線１０ｂ−１０ｂに沿っている。
逆の種類の歪みを導入する（例えば圧縮歪みチャネルに引張り歪みを導入する）のではなく、チャネル領域１０８内の歪みの一部を導入するトレンチ構造を使用することによって、活性デバイスエリアの寸法を小さなサイズにまで設定する場合は特に、優れたデバイス性能が得られる。例えば、活性エリア長さが約１μｍでありかつ／または活性エリア幅が０．５μｍより小さい場合に、デバイス性能が改善される。
上述のように、いくつかの実施態様では、チャネル領域１０８の歪みは、歪み層１８と下の層との間の格子不整合から生じている。別の実施態様では、歪み層１８は、その上にトランジスタが製造される基板１２の表面部分である。このような実施態様では、チャネル領域１０８内の歪みを、別の構造、例えば、デバイス製造中に導入される歪み導入要素１２８によって導入する。チャネル領域１０８内の歪みは、主として一軸性である。別の実施態様では、歪みは複数の方向に沿って導入される、例えば歪みは二軸性歪みであるかまたは静水圧的歪みである。
上述のように、いくつかの態様では、チャネル領域１０８内の歪みの一部がトレンチ構造５５ａ〜５５ｄによって導入されている。一実施態様では、チャネル領域１０８内に導入された歪みの一部はほぼゼロであり、チャネル領域１０８内の歪みは、別の構造、例えば、デバイス製造中に導入される歪み導入要素１２８によって導入される。
トレンチ構造５５ａ〜５５ｄによって導入される歪みを、これがほぼゼロとなるように調整するために様々な手段を使用することができる。例えば、トレンチ構造５５ａ〜５５ｄ内の充填材料を、これがトレンチ５０を囲む材料とほぼ同じ熱膨張係数を有するように、例えば、トレンチをシリコン基板内に形成する場合には充填材料がシリコンを含むように選択することができる。別の態様では、充填材料は２種の材料を含み、その場合、第１の材料は、第２の材料の歪みとは逆の歪みを有する。
図１０Ｃを続けて参照すると、一実施態様では、第１のチャネル領域１０８内の歪みは、第１のキャップ層１３０、例えばコンタクトのメタライゼーション中にエッチング停止部として使用される層によって導入されている。キャップ層１３０は、デバイス構造１００の全体にわたって、例えば第１のトランジスタ１０６の表面１３２にわたってコンフォーマルに設けられており、誘電材料、例えば窒化シリコンからなっており、この材料は、チャネル領域１０８内の引張り歪みまたは圧縮歪みを導入するために処理される。一実施態様では、キャップ層１３０は、マスク層２８に関して前述したように、歪みを導入するために処理される窒化シリコンを含む。さらに、キャップ層１３０は、原子、例えばＳｉまたはＧｅ原子を注入し、チャネル領域１０８内に導入される歪みレベルを調整する。別の態様では、チャネル領域１０８内の歪みは、ガス種、例えば水素、酸素、ヘリウムまたは別の希ガスをゲート１１０またはチャネル領域１０８の下の領域内に注入することによって導入される。
ゲート１１０が、完全にまたはほぼ完全に金属シリサイド、金属ゲルマノシリサイドまたは金属ゲルマノサイド、例えばニッケルシリサイド（ＮｉＳｉ）、ニッケルゲルマノシリサイド（ＮｉＳｉＧｅ）またはニッケルゲルマノサイド（ＮｉＧｅ）からなっている場合には、ゲート１１０によってもチャネル領域１０８内に歪みが導入される。金属とゲート多結晶シリコン、多結晶シリコンゲルマニウムまたは多結晶ゲルマニウムとの反応によって体積変化が起こり、処理後のチャネル領域１０８内に歪みが生じる。一実施態様では、ゲート１１０内の歪みは、上層、例えば酸化物の堆積によって、およびゲート１１０の完全または不完全なシリコン化の前に行うアニールよって導入される。ゲート１１０は、例えばイオン注入ステップによって不定形化されている半導体材料を含み、後続のアニール中にアモルファス−多結晶相転移（およびこれに伴う体積変化）が起こる。このようなアニール中に上層が存在することによって、上層が除去され、ゲートがシリコン化された後でさえも、歪みがチャネル領域１０８中に導入される、。
別の実施態様では、図１０Ｄ〜図１０Ｅを参照すると、チャネル領域１０８中の歪みは、ソース領域１０２およびドレイン領域１０４内の半導体材料の一部を、第２の材料に代えることによって導入され、この第２の材料は、チャネル領域１０８、または第１のソース領域１０２および第１のドレイン領域１０４の少なくとも一方に隣接しているエリア１４０内に設けられている半導体材料とは異なる格子定数を有している。例えば、参照により本出願に組み込まれている米国特許第６６５１２７３号明細書および第６６２１１３１号明細書に記載のように、第１の切欠１４４および第２の切欠１４８は、Ｓｉを含むソース領域１０２およびドレイン領域１０４（この場合、チャネル領域１０もＳｉを含んでいる）内でそれぞれ画定されている。切欠１４４、１４８は、Ｓｉより大きな格子定数を有する第２の材料１５０、例えばＳｉＧｅで充填されており、これにより、チャネル領域１０８内に圧縮歪みが導入されている。別の態様では、Ｓｉを含むソース領域１０２およびドレイン領域１０４の切欠１４４、１４８は、エッチングされて、より小さな格子定位数を有する第２の半導体材料１５０、例えばシリコンカーバイド（ＳｉＣ）で再び充填し、これにより、チャネル領域１０８内に引張り歪みが導入される。ＳｉＧｅを含むソース領域、ドレイン領域およびチャネル領域の再充填のための第２の材料１５０は、圧縮歪みを導入するためにはＧｅ、またはより高いＧｅ含有量のＳｉＧｅであり、引張り歪みを導入するためには、Ｓｉまたはより低いＧｅ含有量のＳｉＧｅである。エリア１４０は、例えば、緩和層１６の一部および／または歪み層１８の一部である。一実施態様では、第１のトランジスタ１０６は、バルク半導体基板１２上に形成されており、エリア１２０は、このバルク半導体基板１２の一部を含む。
別の態様では、チャネル領域１０８内の歪みは、主にソース領域１０２および／またはドレイン領域１０４のシリコン化された領域によっても導入することができる。ソース領域１０２またはドレイン領域１０４の半導体材料とシリコン化金属との反応中の体積変化によって、チャネル領域１０８内に歪みが生じる。このような金属は、チタン、ニッケル、コバルト、白金または別の適切な金属である。このような実施態様では、ソース領域１０２およびドレイン領域１０４は、エッチングされ、別の半導体材料で再充填することができる。
別の実施態様では、歪み導入要素１２８は、バックエンドメタライゼーションステップ中または第１のトランジスタ１０６を含むチップのダイレベルパッケージング中に導入される。例えば、歪み導入要素１２８が、デバイス製造の完了後にチップを取り付けるパッケージである。このようなパッケージを設計、例えば変形加工するかまたはこれに歪みを付与することができ、これにより、１つ以上の方向に沿ってチップ全体を横切る歪みが生じる。このような態様では、例えばバックサイド研削による材料の除去によって、バルク半導体基板１２の厚みを薄くすることができる。別の態様では、歪み導入要素１２８は、金属ワイヤリング層間に設けられる、チャネル領域１０８内に歪みを生じさせるような方式で堆積および／または処理されたメタライゼーション層または誘電層とすることができる。
ここに記載する、チャネル領域１０８内に歪みを生じさせるための方法は、エピタキシ法により歪みが導入されている上述の歪み層１８、および／またはＳＳＯＩまたはＳＯＩウェハと組み合わせて使用することができる。
図１１を参照すると、構造２００は、第１のトランジスタ１０６および第２のトランジスタ１０６’を含む。第１のトランジスタ１０６は、基板１２の第１の領域、例えば歪み層１８の第１の領域２０２上に設けることができる。トレンチ構造５５ａおよび５５ｂは、第１のソース領域１０２および第１のドレイン領域１０４に隣接して形成することができる。一方、第１のソース領域１０２および第１のドレイン領域１０４は、構造の第１の部分、例えば歪み層１８の第１の部分２０４内に設けることができる。第２のトランジスタ１０６’は、基板１２の第２の領域、例えば歪み層１８の第２の部分２０４’内に設けられた第２のソース領域１０２’および第２のドレイン領域１０４’を含む。いくつかの実施態様では、第２のチャネル領域１０８’は引張り歪みを有している。別の態様では、第２のチャネル領域１０８’は圧縮歪みを有している。第２のゲート１１０’は、第２のチャネル領域１０８’上に、第２のソース領域１０２’と第２のドレイン領域１０４’との間に設けることができる。第２のゲート１１０’は、例えばドープ半導体、金属および金属化合物のような材料を含む。第２のゲート誘電層１１４’は、第２のゲート１１０’と第２のチャネル領域１０８’との間に設けることができる。
第２のトレンチ構造５５ａ’は、第２のソース領域１０２’または第２のドレイン領域１０４’の少なくとも一方の側に隣接して形成される。トレンチ構造５５ａ’、５５ｂ’を含むトレンチ構造の第２の対を、第２のソース領域１０２’および第２のドレイン領域１０４’に隣接して形成することができる。一態様では、第２のチャネル領域１０８’は、圧縮歪みを有しており、トレンチ構造５５ａ’、５５ｂ’も、圧縮歪みを有し、かつ第２のチャネル領域１０８’内に圧縮歪みの一部を導入するような方式および材料で形成することができる。別の態様では、第２のチャネル領域１０８’は、引張り歪みを有しており、トレンチ構造５５ａ’、５５ｂ’も、引張り歪みを有し、かつ第２のチャネル領域１０８’内に引張り歪みの一部を導入するような方式および材料で形成することができる。
第１のチャネル領域１０８および第２のチャネル領域１０８’は、同じ歪みの種類を有していてもよいし、異なる歪みの種類を有していてもよい。例えば、一実施態様では、第１のチャネル領域１０８が圧縮歪みを有していて、第２のチャネル領域１０８’が引張り歪みを有している。この態様では、トレンチ構造５５ａ、５５ｂは、圧縮歪みを有し、かつ第１のチャネル領域１０８内に圧縮歪みの一部を生じさせるような方式および材料で形成することが出来る。また、トレンチ構造５５ａ’、５５ｂ’は、引張り歪みを有し、かつ第２のチャネル領域１０８’内に引張り歪みを生じさせるような方式および材料で形成される。
第１のチャネル領域１０８および第２のチャネル領域１０８’が異なる種類の歪みを有している場合には、プロセスを単純化するという点から見ると、トレンチ構造５５ａ、５５ｂ、５５ａ’、５５ｂ’がチャネル領域１０８および１０８’上に歪みをほぼ全く生じさせないことが望ましい。この場合には、歪み層１８内の歪みは、前述の別の歪み導入技術、例えばキャップ層１２０、歪み導入ゲート１１０またはエッチングされかつ再充填されたソース領域１０２およびドレイン領域１０４によって、増大させることができる。一実施態様では、第１のトランジスタ１０６は、引張り歪みを有する歪み層１８内の第１のチャネル領域１０８、引張り歪みを引き起こすキャップ層１３０、および第１のチャネル領域１０８にほとんどまたは全く歪みを生じさせないトレンチ構造５５ａ、５５ｂを含む。第２のトランジスタ１０６’は、圧縮歪みを有する歪み層１８内の第２のチャネル領域１０８’、周囲材料（少なくとも歪み層１８および緩和層１６）よりも大きな格子定数を有する材料を含み、これにより第２のチャネル領域１０８’内に圧縮歪みを生じさせるソース領域１０２’およびドレイン領域１０４’、および第２のチャネル領域１０８’にほとんどまたは全く歪みを生じさせないトレンチ構造５５ａ’、５５ｂ’を含む。これらの方法は、ＳＳＯＩ基板で使用することもできる。
逆の種類の歪みを導入する（例えば、圧縮歪みを有するチャネル内に引張り歪みを導入する）よりも、チャネル領域１０８内に協働させて歪みを導入するこれらの複合技術を用いることによって、特に、活性デバイスエリアの寸法が小さいサイズに設定されている場合に、優れたデバイス性能が得られる。例えば、デバイス性能は、活性エリア長さが約１μｍでありかつ／または活性エリア幅が０．５μｍより小さい場合に向上させることができる。
いくつかの実施態様では、トランジスタ１０６、１０６’の両方または片方のゲートを、従来の面内［１１０］方向からずらされた結晶成長方向に沿って配向している。例えば、トランジスタゲートは、（１００）Ｓｉウェハ上の面内［１００］方向に整合している。別の態様では、従来の（１００）面以外の面を有する基板を、トランジスタ１０６、１０６’の製造において使用することができる。例えば、（１１０）または（１１１）面を有する基板を使用することができる。ＳＯＩまたはＳＳＯＩ基板を使用する場合には、誘電層上の層は、下層の基板に関して面内の回転を有している（つまり、層内の結晶方向が基板とは異なる）か、または下層の基板以外の面結晶平面を有している。例えば、接合させてＳＯＩまたはＳＳＯＩ基板を形成する前に、半導体層を４５°の面内回転させることができる。別の態様では、半導体（歪みありまたは歪みなし）を、別の面結晶平面（例えば（１１０）または（１１１））で形成することができ、支持ウェハ（例えば（１００）表面）と接合させることができる。
本発明の実施態様では、複数のまたはラップアラウンド型ゲートを備えているトランジスタを使用することが可能である。このようなトランジスタの例は、ｆｉｎＦＥＴ、トライゲートＦＥＴ、オメガＦＥＴおよびダブルゲートＦＥＴ（これらのチャネルは水平方向または垂直方向に配向する）を含む。
本発明は、その思想または本質的な特性から逸脱することなく、特定の形態で実施することができる。したがって、上述の実施態様は、あらゆる点において例示的であり、本発明を何ら制限するものではないと理解されたい。
構造を製造するためのプロセスの一過程を示す、半導体構造の概略的な横断面図である。 構造を製造するためのプロセスの一過程を示す、半導体構造の概略的な横断面図である。 構造を製造するためのプロセスの一過程を示す、半導体構造の概略的な横断面図である。 構造を製造するためのプロセスの一過程を示す、半導体構造の概略的な横断面図である。 構造を製造するためのプロセスの一過程を示す、半導体構造の概略的な横断面図である。 構造を製造するためのプロセスの一過程を示す、半導体構造の概略的な横断面図である。 構造を製造するためのプロセスの一過程を示す、半導体構造の概略的な横断面図である。 構造を製造するためのプロセスの一過程を示す、半導体構造の概略的な横断面図である。 構造を製造するためのプロセスの一過程を示す、半導体構造の概略的な横断面図である。 構造を製造するためのプロセスの一過程を示す、半導体構造の概略的な横断面図である。 構造を製造するためのプロセスの一過程を示す、半導体構造の概略的な横断面図である。 構造を製造するためのプロセスの一過程を示す、半導体構造の概略的な横断面図である。 図９に示す半導体構造を含むデバイスの、概略的な平面図である。 図９に示す半導体構造を含むデバイスの、概略的な、図１０Ａの線１０ｂ−１０ｂに沿った横断面図である。 図９に示す半導体構造を含むデバイスの、概略的な、図１０Ａの線１０ｃ−１０ｃに沿った横断面図である。 一処理ステップ後の、図１０Ｃに示す半導体構造の、概略的な横断面図である。 別の処理ステップ後の、図１０Ｃに示す半導体構造の、概略的な横断面図である。 ２つのトランジスタを含む半導体構造の、概略的な横断面図である。

Claims (29)

  1. 半導体基板と、該基板上に設けられたシリコンゲルマニウム歪み層と、該基板の第１の領域上に設けられている第１のトランジスタと、前記基板の第２の領域上に設けられている第２のトランジスタとを含む構造であって、
    該第１のトランジスタが、
    前記基板の第１の領域に設けられた第１のソース領域および第１のドレイン領域と、
    前記第１のソース領域と前記第１のドレイン領域との間に設けられていて、第１の種類の歪みを有している第１のチャネル領域と、
    前記第１のチャネル領域上にかつ前記第１のソース領域と前記第１のドレイン領域との間に設けられていて、ドープ半導体、金属および金属化合物からなる群から選択される材料を含む第１のゲートと、
    第１のトレンチ内に設けられている第１のトレンチ構造とを含んでおり、
    前記第１のトレンチが、前記第１のソース領域および前記第１のドレイン領域の一方の少なくとも一方の側に隣接しており、
    前記第１のチャネル領域の第１の種類の歪みの一部のみが、前記第１のトレンチ構造によって導入されており、
    前記第１のトレンチ内に設けられている前記第１のトレンチ構造が、前記第１のトレンチのトレンチサイドウォールおよびトレンチ底部分を被覆する第１の誘電層と、前記第１の誘電層上にコンフォーマルに堆積された第１の保護ライナと、前記第１の保護ライナ上の前記第１のトレンチを充填する第１の充填材料とを含み、
    前記第２のトランジスタが、
    前記基板の第２の領域上に設けられた第２のソース領域および第２のドレイン領域と、
    前記第２のソース領域と前記第２のドレイン領域との間に設けられていて、第２の種類の歪みを有している第２のチャネル領域と、
    前記第２のチャネル領域上にかつ前記第２のソース領域と前記第２のドレイン領域との間に設けられていて、ドープ半導体、金属および金属化合物からなる群から選択される材料を含む第２のゲートと、
    第２のトレンチ内に設けられている第２のトレンチ構造とを含んでおり、
    前記第２のトレンチが、前記第２のソース領域および前記第２のドレイン領域の一方の少なくとも一方の側に隣接しており、
    前記第２のチャネル領域内の第２の種類の歪みの一部のみが、前記第２のトレンチ構造によって導入されており、
    前記第２のトレンチ内に設けられている前記第２のトレンチ構造が、前記第２のトレンチのトレンチサイドウォールおよびトレンチ底部分を被覆する第２の誘電層と、前記第２の誘電層上にコンフォーマルに堆積された第２の保護ライナと、前記第２の保護ライナ上の前記第２のトレンチを充填する第２の充填材料とを含み、
    前記第１のチャネル領域の少なくとも一部および前記第２のチャネル領域の少なくとも一部が歪み層内に設けられており、
    前記第１の誘電層および前記第２の誘電層が、１０００℃より低い温度での湿式の酸化またはＣＶＤ法によって形成されている、構造。
  2. 前記第１の誘電層と前記第１の保護ライナが異なる種類の歪みを有していて、前記第２の誘電層と前記第２の保護ライナが異なる種類の歪みを有している、請求項１に記載の構造。
  3. 前記基板上に設けられた誘電層をさらに含み、前記歪み層が、該誘電層上に設けられかつ当該誘電層と接触している、請求項１に記載の構造。
  4. 前記第１の種類の歪みと前記第２の種類の歪みが異なる、請求項１に記載の構造。
  5. 前記第１の種類の歪みが引張り歪みであり、前記第２の種類の歪みが圧縮歪みである、請求項１に記載の構造。
  6. 前記第１の種類の歪みが圧縮歪みであり、前記第２の種類の歪みが引張り歪みである、請求項１に記載の構造。
  7. 前記基板が、シリコンおよびゲルマニウムの少なくとも一方を含む、請求項１に記載の構造。
  8. 前記基板が、シリコン以外の少なくとも１つの元素を含むシリコン基板である、請求項１に記載の構造。
  9. 前記シリコン以外の元素がゲルマニウムである、請求項８に記載の構造。
  10. 前記第１または第２のトランジスタの表面上に設けられたキャップ層をさらに含み、前記第１または第２の種類の歪みが、当該キャップ層によって導入される、請求項１に記載の構造。
  11. 前記キャップ層が窒化シリコンを含む、請求項１０に記載の構造。
  12. 前記第１のソース領域および前記第１のドレイン領域の少なくとも一方、または、前記第２のソース領域および前記第２のドレイン領域の少なくとも一方が、金属−半導体アロイを含み、前記第１または第２のチャネル領域内の歪みが、当該金属−半導体アロイによって導入される、請求項１に記載の構造。
  13. 前記第１の種類の歪みは、前記第１のトランジスタの前記第１のソース領域と前記第１のドレイン領域のそれぞれに隣接し、かつ、前記第１のソース領域及び前記第１のドレイン領域よりも大きな格子定数を有する半導体材料である第１の材料によって導入され、
    前記第２の種類の歪みは、前記第２のトランジスタの前記第２のソース領域と前記第２のドレイン領域のそれぞれに隣接し、かつ、前記第２のソース領域及び前記第２のドレイン領域よりも大きな格子定数を有する半導体材料である第２の材料によって導入される、請求項１に記載の構造。
  14. 前記第１の材料が、前記第１のソース領域及び前記第１のドレイン領域よりもＧｅ含有量が高いＳｉＧｅ、およびＧｅからなる群から選択される材料を含み、
    前記第２の材料が、前記第２のソース領域及び前記第２のドレイン領域よりもＧｅ含有量が高いＳｉＧｅ、およびＧｅからなる群から選択される材料を含む、請求項１３に記載の構造。
  15. 前記第１の種類の歪みは、前記第１のトランジスタの前記第１のソース領域と前記第１のドレイン領域のそれぞれに隣接し、かつ、前記第１のソース領域及び前記第１のドレイン領域よりも小さな格子定数を有する半導体材料である第１の材料によって導入され、
    前記第２の種類の歪みは、前記第２のトランジスタの前記第２のソース領域と前記第２のドレイン領域のそれぞれに隣接し、かつ、前記第２のソース領域及び前記第２のドレイン領域よりも小さな格子定数を有する半導体材料である第２の材料によって導入される、請求項１に記載の構造。
  16. 前記第１の材料が、前記第１のソース領域及び前記第１のドレイン領域よりもＧｅ含有量が低いＳｉＧｅ、Ｓｉ、ＳｉＣからなる群から選択される材料を含み、
    前記第２の材料が、前記第２のソース領域及び前記第２のドレイン領域よりもＧｅ含有量が低いＳｉＧｅ、Ｓｉ、ＳｉＣからなる群から選択される材料を含む、請求項１５に記載の構造。
  17. 前記第１の種類の歪みが第１のゲートによって導入され、前記第２の種類の歪みが第２のゲートによって導入される、請求項１に記載の構造。
  18. 前記第１および第２のゲートが、金属シリサイド、金属ゲルマノシリサイドおよび金属ゲルマノサイドからなる群から選択される材料を含む、請求項１７に記載の構造。
  19. 前記第１および第２のトランジスタがチップ内に設けられており、前記構造が、前記チップを収容するパッケージをさらに含み、該パッケージが、前記第１または第２のチャネル領域内に歪みを導入する、請求項１に記載の構造。
  20. 半導体構造を形成する方法であって、
    半導体基板を準備し、該基板上にシリコンゲルマニウム歪み層が設けられており、
    前記基板の第１の部分内に、第１のソース領域および第１のドレイン領域を画定し、前記第１のソース領域と前記第１のドレイン領域との間に、第１の種類の歪みを有する第１のチャネル領域を画定し、前記第１のチャネル領域上にかつ前記第１のソース領域と前記第１のドレイン領域との間に、ドープ半導体、金属および金属化合物からなる群から選択される材料を含む第１のゲートを形成し、前記第１のソース領域および前記第１のドレイン領域の一方の少なくとも一方の側に隣接させて第１のトレンチ構造を形成することによって、前記基板の第１の領域上に第１のトランジスタを形成し、
    前記第１のトレンチ構造の形成が、該第１のトレンチ構造を形成する領域に第１のトレンチを形成し、該第１のトレンチのトレンチサイドウォールおよびトレンチ底部分を第１の誘電層で被覆し、前記第１の誘電層上に第１の保護ライナをコンフォーマルに堆積し、前記第１のトレンチを第１の充填材料で充填することを含み、
    前記基板の第２の部分内に、第２のソース領域および第２のドレイン領域を画定し、前記第２のソース領域と前記第２のドレイン領域との間に、第２の種類の歪みを有する第２のチャネル領域を画定し、前記第２のチャネル領域上にかつ前記第２のソース領域と前記第２のドレイン領域との間に、ドープ半導体、金属および金属化合物からなる群から選択される材料を含む第２のゲートを形成し、前記第２のソース領域および前記第２のドレイン領域の一方の少なくとも一方の側に隣接させて第２のトレンチ構造を形成することによって、前記基板の第２の領域上に第２のトランジスタを形成し、
    前記第２のトレンチ構造の形成が、該第２のトレンチ構造を形成する領域に第２のトレンチを形成し、前記第２のトレンチのトレンチサイドウォールおよびトレンチ底部分を第２の誘電層で被覆し、前記第２の誘電層上に第２の保護ライナをコンフォーマルに堆積し、前記第２のトレンチを第２の充填材料で充填することを含み、
    前記第１のトレンチ構造を、前記第１のチャネル領域内に第１の種類の歪みの一部のみを導入するように調整し、
    前記第２のトレンチ構造を、前記第２のチャネル領域内に第２の種類の歪みの一部のみを導入するように調整し、
    前記第１のチャネル領域の少なくとも一部および前記第２のチャネル領域の少なくとも一部が歪み層内に設けられており、
    前記第１の誘電層および前記第２の誘電層を、１０００℃より低い温度での湿式の酸化またはＣＶＤ法によって形成する、方法。
  21. 前記第１の誘電層と前記第１の保護ライナが異なる種類の歪みを有していて、前記第２の誘電層と前記第２の保護ライナが異なる種類の歪みを有している、請求項２０に記載の方法。
  22. 前記第１の種類と第２の種類の歪みが異なる、請求項２０に記載の方法。
  23. 前記第１または第２のトランジスタの表面上にキャップ層を形成することをさらに含み、該キャップ層が、前記第１のチャネル領域内に前記第１の種類の歪みを導入するように調整されるか、または、前記第２のチャネル領域内に前記第２の種類の歪みを導入するように調整される、請求項２０に記載の方法。
  24. 前記第１のトランジスタの形成が、前記第１のトランジスタの前記第１のソース領域に隣接する領域と前記第１のドレイン領域に隣接する領域の各々に、前記第１のソース領域及び前記第１のドレイン領域よりも格子定数が大きな半導体材料を設けることによって、前記第１の種類の歪みの少なくとも一部を導入することを含み、
    前記第２のトランジスタの形成が、前記第２のトランジスタの前記第２のソース領域に隣接する領域と前記第２のドレイン領域に隣接する領域の各々に、前記第２のソース領域及び前記第２のドレイン領域よりも格子定数が大きな半導体材料を設けることによって、前記第２の種類の歪みの少なくとも一部を導入することを含む、請求項２０に記載の方法。
  25. 前記第１のトランジスタの形成が、前記第１のトランジスタの前記第１のソース領域に隣接する領域と前記第１のドレイン領域に隣接する領域の各々に、前記第１のソース領域及び前記第１のドレイン領域よりも格子定数が小さな半導体材料を設けることによって、前記第１の種類の歪みの少なくとも一部を導入することを含み、
    前記第２のトランジスタの形成が、前記第２のトランジスタの前記第２のソース領域に隣接する領域と前記第２のドレイン領域に隣接する領域の各々に、前記第２のソース領域及び前記第２のドレイン領域よりも格子定数が小さな半導体材料を設けることによって、前記第２の種類の歪みの少なくとも一部を導入することを含む、請求項２０に記載の方法。
  26. 金属−半導体アロイを、前記第１のソース領域および前記第１のドレイン領域の少なくとも一方、または、前記第２のソース領域および前記第２のドレイン領域の少なくとも一方の上に形成することをさらに含み、該金属−半導体アロイは、前記第１のチャネル領域内に前記第１の種類の歪みを導入するように調整されているか、または、前記第２のチャネル領域内に前記第２の種類の歪みを導入するように調整されている、請求項２０に記載の方法。
  27. 前記第１のゲートの形成が、該第１のゲート上に被覆層を堆積させ、当該第１のゲートをアニールして、前記第１の種類の歪みの少なくとも一部が、前記第１のゲートによって導入されようにすることを含み、
    前記第２のゲートの形成が、該第２のゲート上に被覆層を堆積させ、当該第２のゲートをアニールして、前記第２の種類の歪みの少なくとも一部が、前記第２のゲートによって導入されるようにすることを含む、請求項２０に記載の方法。
  28. 前記第１のゲートの形成が、前記基板上に多結晶半導体層を形成し、該多結晶シリコン半導体層と金属とを、前記第１のゲートが金属と半導体層との合金から構成されるように反応させて、前記第１の種類の歪みの少なくとも一部が、前記第１のゲートによって導入されるようにすることを含み、
    前記第２のゲートの形成が、前記基板上に多結晶半導体層を形成し、該多結晶シリコン半導体層と金属とを、前記第２のゲートが金属と半導体層との合金から構成されるように反応させて、前記第２の種類の歪みの少なくとも一部が、前記第２のゲートによって導入されるようにすることを含む、請求項２０に記載の方法。
  29. 前記第１および第２のトランジスタがチップ内に設けられており、
    前記チップをパッケージに取り付けることをさらに含み、
    前記第１または第２の種類の歪みの少なくとも一部が、前記パッケージによって導入される、請求項２０に記載の方法。
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