DE102007004861B4 - Transistor mit eingebettetem Si/Ge-Material auf einem verspannten Halbleiter-auf-Isolator-Substrat und Verfahren zum Herstellen des Transistors - Google Patents

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Abstract

Verfahren mit:
Bereitstellen eines biaxial verspannten ersten Halbleitermaterials;
Verbinden des verspannten ersten Halbleitermaterials mit einem Substrat, so dass das verspannte ersten Halbleitermaterial auf einer Isolatormaterialschicht angeordnet ist;
Freilegen zumindest eines Bereichs einer Oberfläche des biaxial verspannten ersten Halbleitermaterials, wobei die Oberfläche dem Substrat gegenüberliegt;
Einbetten eines zweiten Halbleitermaterials in dem biaxial verspannten ersten Halbleitermaterial derart, dass ein Bereich des zweiten Halbleitermaterials zumindest einen Bereich mehrerer Source/Drain-Gebiete eines ersten Transistors definiert, wobei die Source/Drain-Gebiete ein dazwischenliegendes Kanalgebiet aufweisen, wobei das Kanalgebiet das biaxial verspannte erste Halbleitermaterial aufweist, wobei die biaxiale Verspannung in dem ersten Halbleitermaterial so wirkt, dass eine Gitterfehlanpassung an einem Grenzflächenbereich zwischen dem ersten Halbleitermaterial in dem Kanalgebiet und dem zweiten Halbleitermaterial beeinflusst wird, um damit einen Verspannungsübertrag in das Kanalgebiet zu erhöhen.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Offenbarung die Herstellung integrierter Schaltungen und dabei die Herstellung von Transistoren mit verformten Kanalgebieten durch Anwenden von eingebettetem Si/Ge- (Silizium/Germanium), um damit die Ladungsträgerbeweglichkeit in den Kanalgebieten der Transistoren zu verbessern.
  • Beschreibung des Stands der Technik
  • Die Herstellung komplexer integrierter Schaltungen erfordert das Bereitstellen einer großen Anzahl an Transistorelementen, die in Logikschaltungen als effiziente Schalter verwendet werden und die das dominierende Schaltungselemente zur Gestaltung von Schaltungen repräsentieren. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien gegenwärtig eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, und dergleichen, die CMOS-Technologie gegenwärtig die vielversprechendste Lösung auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. In CMOS-Schaltungen werden komplementäre Transistoren, d. h. p-Kanaltransistoren und n-Kanaltransistoren, zur Herstellung von Schaltungselementen eingesetzt, etwa Invertern und anderen Logikgattern, um äußert komplexe Schaltungsanordnungen, etwa CPU's, Speicherchips, und dergleichen zu gestalten. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat gebildet, das eine kristalline Halbleiterschicht aufweist. Ein Transistor oder ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte PN-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete in einem stark dotierten Kanalgebiet gebildet werden, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Ausbilden eines leitenden Kanals auf Grund des Anlegen eines geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und/oder – für eine gegebene Ausdehnung des Kanalgebiets in der Transistorbereitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch häufig auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Gesamtleitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Somit wird die Reduzierung der Kanallänge und damit verknüpft die Verringerung des Kanalwiderstands zu einem wichtigen Entwurfskriterium, um eine Steigerung der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die ständige Reduzierung der Transistorabmessungen beinhaltet jedoch eine Reihe damit verknüpfter Probleme, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren erreicht werden. Beispielsweise sind äußerst anspruchsvolle Dotierstoffprofile in vertikaler Richtung und lateraler Richtung in den Drain- und Sourcegebieten erforderlich, um damit einen geringen Schichtwiderstand und Anschlusswiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit zu schaffen. Ferner kann das Gatedielektrikumsmaterial auch an die geringere Kanallänge angepasst werden, um damit die erforderliche Kanalsteuerbarkeit beizubehalten. Jedoch können einige Mechanismen zum Erreichen einer hohen Kanalsteuerbarkeit auch einen negativen Einfluss auf die Ladungsträgerbeweglichkeit in dem Kanalgebiet des Transistors ausüben, wodurch die Vorteile teilweise aufgehoben werden, die durch die Verringerung der Kanallänge erreicht werden.
  • Da die ständige Größenreduzierung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, das Anpassen und möglicherweise die Neuentwicklung von äußerst komplexer Prozesstechniken erforderlich macht, was auch zu einem weniger ausgeprägten Leistungsgewinn auf Grund der Beeinträchtigung der Beweglichkeit beitragen kann, wurde vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente zu verbessern, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine gegebene Kanallänge erhöht wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Fortschreiten zu einem künftigen Technologiestandard, wobei viele der Prozessanpassungen, die mit der Bauteilgrößenreduzierung verknüpft sind, vermieden oder zumindest zeitlich verschoben werden.
  • Ein effizienter Mechanismus zum Erhöhen der Ladungsträgebeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder eine Druckverspannung in der Nähe des Kanalgebiets erzeugt wird, um damit eine entsprechende Verformung in dem Kanalgebiet hervorzurufen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer Zugverformung in dem Kanalgebiet für eine standardmäßige Kristallkonfiguration des aktiven Siliziummaterials, d. h. einer (100) Oberflächenorientierung bei einer Orientierung der Kanallänge entlang der <110> Richtung, die Beweglichkeit von Elektronen, was sich wiederum direkt in einem entsprechenden Anstieg der Leitfähigkeit ausdrückt. Andererseits kann eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern verbessern, wodurch die Möglichkeit entsteht, das Leistungsverhalten von p-Transistoren zu verbessern. Das Einführen einer Verspannungs- oder Verformungstechnologie bei der Herstellung integrierter Schaltungen ist ein äußerst vielversprechender Ansatz für weitere Bauteilgenerationen, da verformtes Silizium als eine „neue Art” an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, während viele der gut etablierten Fertigungsverfahren weiterhin eingesetzt werden können.
  • Folglich wurde vorgeschlagen, beispielsweise eine Silizium/Germanium-Schicht in der Nähe des Kanalgebiets vorzusehen, um damit eine kompressive Verspannung zu erzeugen, die zu einer entsprechenden Verformung führt. Das Transistorverhalten von p-Kanaltransistoren kann deutlich verbessert werden, indem verspannungserzeugende Schichten in der Nähe des Kanalgebiets eingebracht werden. Zu diesem Zweck wird eine verformte Silizium/Germanium-Schicht in den Drain- und Sourcegebieten der Transistoren gebildet, wobei die kompressiv verformten Drain- und Sourcegebiete eine uniaxiale Verformung in dem benachbarten Siliziumkanalgebiet hervorrufen. Wenn die Si/Ge-Schicht gebildet wird, werden die Drain- und Sourcegebiete der PMOS-Transistoren selektiv ausgespart bzw. abgesenkt, während die NMOS-Transistoren maskiert sind, und nachfolgend wird die Silizium/Germanium-Schicht selektiv in dem PMOS-Transistor durch epitaktisches Aufwachsen gebildet. Obwohl diese Technik deutliche Vorteile im Hinblick auf die Leistungssteigerung der PMOS-Transistoren und somit für das gesamte CMOS-Bauteil bietet, muss eine geeignete Gestaltung angewendet werden, die den Unterschied ausgleicht, der durch den Leistungsgewinn des PMOS-Transistors hervorgerufen wird, während der NMOS-Transistor nicht in effizienter Weise zu der gesamten Leistungssteigerung beitragen kann.
  • Die Patentanmeldung US 2006/0001088 A1 offenbart einen biaxial verspannten Halbleitermaterialschichtstapel, der eine zugverspannte Siliziumgermaniumschicht und eine zugverspannte Siliziumschicht aufweist. Die zugverspannte Siliziumschicht ist optional und kann auch später auf der zugverspannten Siliziumgermaniumschicht gebildet werden. In der verspannten Siliziumschicht können Feldeffekttransistoren gebildet werden, wobei die Source/Drain-Gebiete mittels herkömmlicher Implantations- und Ausheizverfahren gebildet werden.
  • Die Patentanmeldung DE 11 2004 002 409 T5 offenbart einen Feldeffekttransistor, der in einem Volumensubstrat gebildet ist und in Vertiefungen gebildete Silizium/Germanium-Source/Drain-Gebiete aufweist.
  • Die vorliegende Erfindung richtet sich an diverse Verfahren und Vorrichtungen, um eines oder mehrere der oben genannten Probleme im Wesentlichen zu vermeiden oder zumindest in der Auswirkung zu reduzieren.
  • Überblick über die Erfindung
  • Die Aufgabe der vorliegenden Erfindung wird durch das Verfahren gemäß Anspruch 1 und die Vorrichtung gemäß Anspruch 16 gelöst.
  • Kurze Beschreibung der Zeichnungen
  • Es sind diverse Ausführungsformen der vorliegenden Erfindung in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1 und 2 schematisch Querschnittsansichten eines Halbeiterbauelements mit einem Transistor gemäß anschaulicher Ausführungsformen zeigen;
  • 3 schematisch eine Teilquerschnittsansicht eines hierin offenbarten Halbleiterbauelements zeigt mit einem Transistor, der auf der Grundlage eines biaxial verformten ersten Halbleiters gebildet ist;
  • 4 bis 8 schematisch Querschnittsansichten eines Halbleiterbauelements des in 3 gezeigten Typs während diverser Fertigungsphasen zeigen;
  • 9 bis 15 schematisch Querschnittsansichten eines hierin offenbarten Halbleiterbauelements mit zwei unterschiedlichen Transistorarten zeigen, die auf der Grundlage eines biaxialen verformten ersten Halbleitermaterials mit Gebieten unterschiedlichen Verformung gebildet werden; und
  • 16 und 17 schematisch Querschnittsansichten eines hierin offenbarten Halbleiterbauelements mit Gebieten unterschiedlich biaxial verformter Halbleiterzusammensetzungen zeigen.
  • Detaillierte Beschreibung
  • Es sollte beachtet werden, dass durchwegs in dieser Anmeldung „Prozent” hierin „Atomprozent” bedeutet, sofern dies nicht anderweitig angegeben ist. Ferner soll in dieser Anmeldung Silizium/Germanium oder Si/Ge eine Silizium/Germanium-Legierung bezeichnen. In dieser Anmeldung bezeichnet „in der Ebene” eine Ebene des Kanalgebiets, d. h. eine Ebene, die von einer Richtung einer Kanallänge und eine Richtung einer Kanalbreite aufgespannt wird. Folglich bezeichnet „außer der Ebene” eine Richtung quer zu dem Kanalgebiet.
  • Im Allgemeinen betrifft der vorliegende Gegenstand ein Technik zum Verbessern des Verspannungsübertrags in ein Kanalgebiet eines Transistors, wodurch die Ladungsträgerbeweglichkeit und das Gesamtverhalten des Transistors verbessert werden.
  • Zunächst wird ein Transistor betrachtet, der in einem ersten Halbleitermaterial, beispielsweise in und über dem ersten Halbleitermaterial, gebildet wird. Eine Ausführungsform dieser Art ist in 1 gezeigt. Ein PMOS-Transitor 2 ist in und auf einem ersten Halbleitermaterial 4 auf einem Isolator 6 gebildet. In der in 1 gezeigten Ausführungsform ist das Halbleitermaterial Silizium. Der Isolator 6 ist auf einem Substrat 8 ausgebildet, das in der in 1 gezeigten Ausführungsform aus Silizium hergestellt ist. Alternativ kann das Substrat 8 aus einem anderen Material hergestellt sein, das geeignet ist, um den Isolator 6 und die Siliziumschicht zu tragen. Der Isolator 6 kann aus einem geeigneten Material, beispielsweise Siliziumdioxid, hergestellt sein.
  • Source/Drain-Gebiete 10 des Transistors 2 sind auf einem zweiten Halbleitermaterial 9 gebildet. Das zweite Halbleitermaterial kann aus einer Vielzahl aus Materialien aufgebaut sein, etwa Silizium, Germanium, etc. In der in 1 gezeigten Ausführungsform sind die Source/Drain-Gebiete aus Si/Ge aufgebaut. Die Source/Drain-Gebiete 10 sind in dem ersten Halbleitermaterial 4 eingebettet bzw. sind in einer Vertiefung darin angeordnet. Zwischen den Source/Drain-Gebieten 10 ist ein Kanalgebiet 12 in der ersten Halbleiterschicht gebildet, d. h. das Kanalgebiet 12 umfasst das erste Halbleitermaterial 4. Zwischen dem ersten Halbleitermaterial 4 und dem zweiten Halbleitermaterial 10 ist eine Grenzfläche 14 ausgebildet. Von dieser Grenzfläche 14 erstreckt sich ein Bereich 16 entlang der Breitenrichtung des Kanalgebiets 12 in einer Richtung, die im Wesentlichen senkrecht zur Stromflussrichtung durch das Kanalgebiet 12 ist, beispielsweise in einer in 1 gezeigten vertikalen Richtung. Da die Gitterkonstante von Si/Ge größer ist als die Gitterkonstante von Si, entsteht eine Gitterfehlanpassung an den Grenzflächenbereich 16.
  • Gemäß einem Prinzip der Erfindung, d. h. Anwenden einer Gitterfehlanpassung zwischen dem ersten Halbleitermaterial 4 und dem zweiten Halbleitermaterial 9 in einer Richtung, die im Wesentlichen senkrecht zu dem Kanalgebiet 9 liegt, um damit eine Verspannungsübertragung von dem zweiten Halbleitermaterial in das Kanalgebiet 12 zu verbessern, erstreckt sich der Grenzflächenbereich 16 bis zu einer vorbestimmten Tiefe derart, dass die Dicke 18 des ersten Halbleitermaterials 4 unter dem zweiten Halbleitermaterial 9 10 nm oder weniger beträgt. Beispielsweise kann die Dicke 18 des ersten Halbleitermaterials 4 und dem zweiten Halbleitermaterial 9 im Bereich von ungefähr 1 bis 10 nm liegen. Gemäß einer weiteren Ausführungsform beträgt die Dicke 18 von ungefähr 2 nm bis ungefähr 8 nm. Gemäß einer noch weiteren Ausführungsform liegt die Dicke 18 in einem Bereich von ungefähr 3 nm bis 7 nm.
  • Gemäß einer noch weiteren anschaulichen Ausführungsform liegt die Dicke 18 zwischen ungefähr 4 nm und 6 nm. Beispielsweise kann die Dicke 18 5 nm betragen.
  • Alternativ oder zusätzlich kann die Verspannungsübertragung von dem zweiten Halbleitermaterial 9 in das Kanalgebiet 12 erhöht werden, indem der Grenzflächenbereich 16, der sich im Wesentlichen senkrecht zur Stromflussrichtung durch das Kanalgebiet 12 erstreckt, nahe an dem Kanalgebiet 12 gebildet wird. Gemäß einer Ausführungsform beträgt der Abstand 20 zwischen dem Grenzflächenbereich 16 und dem Kanalgebiet 12 ungefähr 0,7 nm bis 7 nm. Gemäß einer weiteren Ausführungsform liegt der Abstand 20 zwischen ungefähr 1 nm und 5 nm. Gemäß einer noch weiteren Ausführungsform ist der Abstand 20 im Bereich von ungefähr 1,5 bis 3 nm. Der Abstand 20 zwischen dem Grenzflächenbereich 16 und dem Kanalgebiet 12 kann eingestellt werden, indem entsprechende Seitenwandabstandshalter 22 auf den Seiten 24 einer Gateelektrode 26 vorgesehen werden, wobei die Seitenwandabstandshalter 22 als Maske für die Herstellung des zweiten Halbleitermaterials 9 in dem ersten Halbleitermaterial 4 verwendet werden können. Die Seitenwandabstandshalter 22 können ferner als Schablone für eine Implantationsmaske 28 eingesetzt werden, die vorgesehen wird, um eine vordefinierte räumliche Verteilung eines Dotierstoffes zu erzeugen.
  • Alternativ oder zusätzlich kann ein kompressiver Verspannungstransfer für einen zweiten Halbleitermaterial 9 zu dem Kanalgebiet 12 erhöht werden, indem die Gitterfehlanpassung des Grenzflächenbereichs 16, der sich in einer Richtung im Wesentlichen senkrecht zur Richtung des Stromflusses durch das Kanalgebiet 12 erstreckt, möglichst groß gewählt wird. Die Gitterfehlanpassung an dem Grenzflächenbereich 16 kann erhöht werden, indem der Unterschied der Gitterkonstante des ersten Halbleitermaterials 4 und des zweiten Halbleitermaterials 9 vergrößert wird. In der in 1 gezeigten Ausführungsform, in der das erste Halbleitermaterial 4 Silizium ist und das zweite Halbleitermaterial 10 Si/Ge ist, kann die Gitterfehlanpassung an dem Grenzflächenbereich 16 erhöht werden, indem der Ge-Anteil erhöht wird. Es wurde ein maximaler Durchlassstromanstieg für ungefähr 25% bis 35% Ge ermittelt. Sobald dieser Germaniumanteil erreicht ist, tritt unter Umständen jedoch eine weitere Verbesserung bei eingebettetem Si/Ge in SOI (Silizium-auf-Isolator) auf.
  • 2 zeigt schematisch eine vergrößerte Teilansicht einer weiteren Ausführungsform eines PMOS-Transistors 2. Der PMOS-Transistor 2 ist ähnlich dem PMOS-Transistor 2 in 1. Folglich werden mit Bezug zu 1 angegebene Details nicht mehr wiederholt. Der Transistor aus 2 enthält keine Seitenwandabstandshalter 22 oder Implantationsmasken 28. 2 zeigt schematisch die Gitterkonstanten des ersten Halbleitermaterials 4 und des zweiten Halbleitermaterials 9. Insbesondere zeigt 2 die Gitterfehlanpassung in dem Grenzflächenbereich 16, der sich im Wesentlichen senkrecht zur Richtung des Stromflusses durch das Kanalgebiet 12 zwischen dem ersten Halbleitermaterial 4 und dem zweiten Halbleitermaterial 9 erstreckt. In der in 1 gezeigten Ausführungsform zeigt ein lateraler Grenzflächenbereich 30, der sich in einer Richtung im Wesentlichen parallel zur Richtung des Stromflusses durch das Kanalgebiet 12 erstreckt, schematisch ein nicht-epitaxiales Aufwachsen des zweiten Halbleitermaterials 9 auf dem ersten Halbleitermaterial 4. Abhängig von Prozessparametern kann jedoch das zweite Halbleitermaterial 9 epitaktisch auf dem ersten Halbleitermaterial 4 in dem lateralen Grenzflächenbereich 30 aufgewachsen werden. Es sollte beachtet werden, dass die „Richtung” parallel zu dem Kanalgebiet 12 „Abweichungen von parallel” im mathematischen Sinne mit einfließt. Beispielsweise wird ein Grenzflächenbereich 30, der um 10 Grad geneigt ist, in diesem Zusammenhang als „parallel” betrachtet.
  • Gemäß einer anschaulichen hierin offenbarten Ausführungsform kann die Spannungsübertagung in ein p-Kanalgebiet 12 eines p-Kanaltransistors erhöht werden, indem eine biaxiale Verformung in dem Siliziummaterial 4 bereitgestellt wird, in welchem der Transistor ausgebildet ist. Es wird angenommen, dass die Verspannungsübertragung in das Kanalgebiet 12 eines n-Kanaltransistors verstärkt werden kann, indem eine geeignete biaxiale Verformung in dem Halbleitermaterial 4 eingeführt wird, in welchem der n-Kanaltransistor gebildet wird. Beim Durchführen der Erfindung mit Silizium und Silizium/Germanium können gute etablierte Prozessverfahren, die für diese Materialien entwickelt wurden, effizient verwendet werden, um die Ladungsträgerbeweglichkeit in p-Kanaltransistoren und n-Kanaltransistoren zu erhöhen. Somit wird in einigen anschaulichen Ausführungsformen ein eingebettetes Halbleitermaterial oder eine Legierung 9 in Form von Silizium/Germanium in einem biaxial verformten „Silizium auf Isolator” in einer geeigneten Konfiguration verwendet, um eine entsprechende kompressive Verformung in dem Kanalgebiet 12 ein p-Kanaltransistors hervorzurufen, die deutlich größer ist im Vergleich zu einer Konfiguration eines unverformten Siliziums auf Isolator. Im Falle von Silizium/Germanium können gut etablierte selektive epitaktische Aufwachsverfahren in Verbindung mit den Maskierungsschemata eingesetzt werden, um das Halbleitermaterial oder die Legierung 9 in einer geeigneten Konfiguration zum Hervorrufen der gewünschten Art an Verformung bereitzustellen, wobei auch ein hohes Maß an Prozesskompatibilität mit konventionellen Prozessverfahren erreicht wird.
  • 3 zeigt schematisch einen PMOS-Transistor 102 gemäß einer weiteren hierin offenbarten Ausführungsform. Der in 3 gezeigte Transistor 102 unterscheidet sich von der in 2 gezeigten Ausführungsform dahingehend, dass ein erstes Halbleitermaterial 104 biaxial in einer Ebene verformt ist, die im Wesentlichen parallel zu einem Kanalgebiet 112 und im Wesentlichen parallel zu einer Oberfläche 132 der isolierenden Schicht 106 angeordnet ist, die auf einem Substrat 108 angeordnet ist. In diesem Sinne bildet die erste Halbleiterschicht 104 eine sogenannte verformte Silizium-auf-Isolator-(SSOI)Struktur. In dieser Anmeldung bezeichnet der Begriff „biaxiale Verformung parallel zu einem Kanalgebiet” eine im Wesentliche laterale Ebene. Der Transistor 102 weist das erste Halbleitermaterial 104 über der isolierenden Schicht 106 auf. Ein Source/Draingebiet 110 umfasst ein zweites Halbleitermaterial 109, das in dem ersten Halbleitermaterial 104 eingebettet ist. Der Transistor umfasst ein Kanalgebiet 112 zwischen dem Sourcegebiet und dem Draingebiet 110, wobei das Kanalgebiet 112 das erste Halbleitermaterial 104 umfasst. In Bezug auf ein nicht verformtes erstes Halbleitermaterial 104 wirkt die biaxiale Verformung in dem ersten Halbleitermaterial 104 derart, dass eine Gitterfehlanpassung an einem Grenzflächenbereich 116 beeinflusst wird, der sich in einer Richtung im Wesentlichen senkrecht zur Stromflussrichtung durch das Kanalgebiet 112 zwischen dem ersten Halbleitermaterial 104 und dem zweiten Halbleitermaterial 109 erstreckt, um damit die Verformungsübertragung, beispielsweise von dem eingebetteten zweiten Halbleitermaterial 109 in das Kanalgebiet 112, zu erhöhen. Eine biaxiale Zugverformung in dem ersten Halbleiter 104 führt zu einer Gitterkonstante im Wesentlichen in der Ebene, die größer ist als die Gitterkonstante des nicht verformten ersten Halbleitermaterials 104. Auf Grund der Elastizität von Festkörpern führt die biaxiale Zugverformung in dem ersten Halbleitermaterial 104 zu einer Gitterkonstante außer der Ebene, die kleiner ist, als die Gitterkonstante des unverformten ersten Halbleitermaterials 104. Das Verhältnis zwischen den Gitterkonstanten in der Ebene und außerhalb der Ebene ist durch die Poisson-Zahl bzw. Querkontraktionszahl gegeben, die für Silizium μ = 0,45 beträgt. In der gleichen Weise führt eine biaxiale kompressive Verformung in dem ersten Halbleitermaterial 104 zu einer ebenen-internen Gitterkonstante, die kleiner ist als die Gitterkonstante des nicht verformten ersten Halbleitermaterials 104 und führt ferner zu einer Gitterkonstante außerhalb der Ebene, die größer ist als die Gitterkonstante des nicht verformten ersten Halbleitermaterials 104.
  • Insbesondere erkannten die Erfinder, dass die Übertragung der kompressiven Verspannung von dem zweiten Halbleitermaterial 110 und von einer verspannten Deckschicht zu dem Kanalgebiet vergrößert wird, wenn die Gitterfehlanpassung in einer Richtung im Wesentlichen senkrecht zur Stromflussrichtung durch den Kanal 112 vergrößert wird. Ein Beispiel einer derartigen vergrößerten Gitterfehlanpassung ist in der Ausführungsform in 3 gezeigt. In 3 ist das erste Halbleitermaterial 104 Silizium und das zweite Halbleitermaterial 109 ist Si/Ge. Ferner ist die biaxiale Verformung des ersten Halbleitermaterials 104 eine Zugverformung. Folglich wird die ebenen-interne Gitterkonstante in lateraler Richtung, d. h. in einer Richtung in einer Ebene, die von den Richtungen der Kanallänge und der Kanalbreite aufgespannt wird, größer als die Gitterkonstante des unverformten Siliziums. Auf Grund der Elastizität von Festkörpern ist die Gitterkonstante außerhalb der Ebene, d. h. die vertikale Gitterkonstante in 3, kleiner als die Gitterkonstante des unverformten Si. Da die Gitterkonstante von Si/Ge größer ist als die Gitterkonstante von Si erhöht somit die kleinere Gitterkonstante in der Richtung im Wesentlichen senkrecht zur Stromflussrichtung durch den Kanal 112 die Gitterfehlanpassung in der Richtung im Wesentlichen senkrecht zur Stromflussrichtung durch das Kanalgebiet 112. Wie zuvor erwähnt ist, wird dadurch der kompressive Verspannungsübertrag in das Kanalgebiet 112 erhöht und damit auch die Löcherbeweglichkeit verbessert.
  • Wie bekannt ist, vergrößert eine Zugverformung in der Si-Schicht sowohl die Elektronenbeweglichkeit eines NMOS-Transistors als auch die Löcherbeweglichkeit eines PMOS-Transistors. Die Löcherbeweglichkeit eines PMOS-Transistors beginnt anzuwachsen über 15% Germanium und erhöht sich deutlich, wenn der Germanium-Anteil 30% bis 40% erreicht.
  • Unter Berücksichtigung der Erkenntnis der Erfinder wird die Durchlassstromverbesserung des in Si eingebetteten Si/Ge mit einer biaxialen Zugverformung durch mindestens zwei Ursachen erreicht, d. h. 1) eine vergrößerte vertikale Gitterfehlanpassung, die zu einer erhöhten kompressiven Verspannungsübertragung und damit einer höheren Löcherbeweglichkeit als Folge davon führt und 2) eine größere Löcherbeweglichkeit aus einer biaxialen Zugverformung in dem SSOI. In anderen Ausführungsformen kann abhängig von beispielsweise dem ersten und dem zweiten Halbleitermaterial und der Transistorart die biaxiale Verformung eine kompressive Verformung sein.
  • In einer hierin offenbarten Ausführungsform ist der Betrag der biaxialen Verformung des ersten Halbleitermaterials 104 so, dass die laterale Gitterkonstante des ersten Halbleitermaterials 104 im Wesentlichen gleich ist zu der Gitterkonstante des nicht verformten zweiten Halbleitermaterials 109. Somit gibt es im Wesentlichen keine Gitterfehlanpassung zwischen dem biaxial verformten ersten Halbleitermaterial 104 und dem zweiten Halbleitermaterial 109. Ein Beispiel hierfür ist der in 3 gezeigte Transistor. Hierbei ist die biaxiale Zugverformung des ersten Halbleitermaterials 104, beispielsweise Silizium, derart, dass der Gitterparameter im Wesentlichen gleich dem Gitterparameter der nicht verformten Si-Ge-Legierung ist. Jedoch zeigten selbst in diesen Fall entsprechende Experimente, dass die Durchlassstromverbesserung aus dem eingebetteten Si-Ge gleich größer ist für den SSOI im Vergleich zu dem SOI.
  • In noch weiteren Ausführungsformen ist die biaxiale Verformung von einer Größe, so dass das biaxial verformte Gitter des ersten Halbleitermaterials 104 eine Gitterkonstante aufweist, die sich von der Gitterkonstanten des nicht verformten eingebetteten Halbleitermaterials 109 unterscheidet. Wenn das zweite Halbleitermaterial 109 epitaktisch auf diesen verformten Gitter des ersten Halbleitermaterials 104 aufgewachsen wird, kann eine kompressive Verspannung oder eine Zugverspannung in dem zweiten Halbleitermaterial 109 erzeugt werden, wobei dies von der lateralen Gitterkonstante des biaxial verformten Gitters des ersten Halbleitermaterials 104 abhängt.
  • In einer noch weiteren hierin offenbarten Ausführungsform erstreckt sich der Grenzflächenbereich 116 bis zu einer Tiefe, so dass die Dicke 118 des ersten Halbleitermaterials 104 unter dem zweiten Halbleitermaterial 109 ungefähr 10 nm oder weniger beträgt. Die Dicke 118 kann in den gleichen Bereichen liegen, wie sie zuvor für die Dicke 18 des ersten Halbleitermaterials 4 in 1 und 2 beschrieben sind.
  • Des weiteren kann der laterale Abstand 120 des Grenzflächenbereichs 116 von dem Kanalgebiet 112 den gleichen Wert aufweisen wie der laterale Abstand 20 des Transistors 2, der in 1 gezeigt ist.
  • Der in 3 gezeigte Transistor enthält keine verspannte Deckschicht. In anderen Ausführungsformen kann der Transistor 102 eine verspannte Deckschicht aufweisen, beispielsweise eine verformte Ätzstoppschicht. Im Falle eines PMOS-Transistor, der in 3 gezeigt ist, kann eine derartige verspannte Deckschicht eine kompressive Deckschicht sein.
  • Mit Bezug zu den 4 bis 8 wird nunmehr ein Verfahren zur Herstellung eines Transistors beschrieben, wie er in 3 gezeigt ist.
  • 4 zeigt ein Schablonenhalbleitermaterial 140 auf einem geeigneten Substrat 142. In der in 4 gezeigten Ausführungsform ist der Schablonenhalbleiter 140 Si/Ge und das Substrat 142 ist aus Silizium aufgebaut. Es können zahlreiche Variationen angewendet werden, wie dies dem Fachmann bekannt ist. Beispielsweise kann der Schablonenhalbleiter 140 auf einem oxidierten Siliziumsubstrat gebildet werden. Es wird ein erstes Halbleitermaterial 104, in der dargestellten Ausführungsform Silizium, epitakisch auf dem Schablonenhalbleiter 140 aufgewachsen. Während des epitaktischen Wachstumsprozesses des ersten Halbleitermaterials 104 dient der Schalblonenhalbleiter 140 als eine Schablone, wobei, abhängig von dem Grad an Gitterfehlanpassung zu der darunter liegenden Schablonenhalbleiterschicht 140, das neu aufgewachsene Halbleitermaterial 104 so abgeschieden werden kann, dass es im Wesentlichen die Kristallkonfiguration annimmt, die durch das Schablonenhalbleitermaterial 140 vorgegeben ist. Damit wird ein gewisses Maß an Verformung in dem neu aufgewachsenen ersten Halbleitermaterial 104 hervorgerufen. Da das Si/Ge eine größere Gitterkonstante als das Silizium aufweist, wächst das Silizium mit einer biaxialen Zugverformung auf dem Si/Ge-Schablonenmaterial auf. Je höher der Germaniumanteil der Si/Ge-Schablone ist, desto größer ist die Zugverformung in dem ersten Halbleitermaterial 104. Gemäß einer Ausführungsform beträgt der Germaniumanteil in dem Schablonenhalbleiter 140 ungefähr 10% bis 50%. Gemäß einer weiteren Ausführungsform liegt der Germaniumanteil in dem Schablonenhalbleiter bei ungefähr 15% bis 40%. Gemäß einer noch weiteren Ausführungsform beträgt der Germaniumanteil in dem Schablonenhalbleiter ungefähr 20% bis 40%. Gemäß einer weiteren Ausführungsform liegt der Germaniumanteil in dem Schablonenhalbleiter bei ungefähr 25% bis ungefähr 40%. Entsprechend einer noch weiteren Ausführungsform liegt der Germaniumanteil in dem Schablonenhalbleiter bei ungefähr 25% bis 35%. In einer weiteren Ausführungsform liegt der Germaniumanteil in dem Schablonenhalbleiter bei ungefähr 20% bis ungefähr 30%. Es können andere Schablonenhalbleitermaterialien ausgewählt werden, abhängig von der Zusammensetzung des ersten Halbleitermaterials und von der gewünschten Art an Verspannung in dem ersten Halbleitermaterial.
  • Gemäß einer Ausführungsform, die hierin beschrieben ist, wird der erste Halbleiter 104 auf dem Schablonenhalbleiter 140 dann mit eine Oberfläche 144 eines Zielsubstrats 146 verbunden. Das Zielsubstrat 146 wird häufig als Hantierungsscheibe bezeichnet. In einer hierin offenbarten Ausführungsform ist die Oberfläche 144 des Zielsubstrats 146 eine isolierende Oberfläche. Beispielsweise kann das Zielsubstrat 146 aus einem Substrat 108 bestehen, das von der isolierenden Schicht 106 bedeckt ist, wie in 4 gezeigt ist. In der in 4 gezeigten Ausführungsform ist das Substrat 108 Silizium und die isolierende Schicht 106 ist Siliziumdioxid. Jedoch können beliebige geeignete Materialien für das Substrat 108 und die isolierende Schicht 106 verwendet werden, wie dies im Stand der Technik bekannt ist. In einer weiteren Ausführungsform wird das Zielsubstrat 140 aus einem isolierenden Material, beispielsweise Glas, aufgebaut. Gemäß einer weiteren hierin offenbarten Ausführungsform kann die isolierende Schicht 106 auf einer Oberfläche des ersten Halbleitermaterials 104 vor dem Verbindungsvorgang gebildet werden, beispielsweise durch Oxidieren einer Oberfläche des ersten Halbleitermaterials 104. Auf diese Weise muss das Substrat 108 keine isolierende Schicht 106 aufweisen, um damit einen verformten Halbleiter auf Isolator zu bilden.
  • Der Verbindungsprozess kann ein geeigneter Prozess zum Verbindung des ersten Halbleitermaterials 104 mit dem Zielhalbleiter 146 sein. Insbesondere ist der Verbindungsprozess ein geeigneter Prozess zum Verbinden des ersten Halbleitermaterials 104 mit einem isolierenden Material 106. Nach dem Verbinden des ersten Halbleitermaterials 104 mit dem Zielsubstrat 146 werden der Schablonenhalbleiter 140 und dessen Substrat 142 entfernt, wodurch eine Oberfläche 148 des verformten ersten Halbleitermaterials 104 freigelegt wird, die dem Substrat 108 gegenüberliegt. Auf diese Weise wird das verformte Silizium 104 auf dem Isolator 106 gebildet, wie in 5 gezeigt ist. Experimente zeigten, dass das verformte erste Halbleitermaterial 104 die ursprüngliche Verformung des Schablonenhalbleiters 140 beibehalten kann, selbst nach dem Entfernen des Schablonenhalbleiters 140 (zusammen mit dem Substrat 142), d. h. das erste Halbleitermaterial 104 bewahrt die Verformung der Si/Ge-Schablone. Das Entfernen des Schablonehalbleiters 140 kann durch einen beliebigen geeigneten Prozess ausgeführt werden, wozu chemisch-mechanisches Polieren (CMP), Ätzen, Abtrennen und dergleichen gehören.
  • 6 zeigt die biaxiale verformte erste Halbleiterschicht 104 auf dem Isolator 106 in einer weiter fortgeschrittenen Fertigungsphase, wobei eine Gateisolationsschicht 127 eines Transistors 102 auf dem ersten Halbleitermaterial 104 ausgebildet ist. Auf der Gateisolationsschicht 127 ist eine Gateelektrode 126 ausgebildet. Die Gateelektrode 26 kann von entsprechenden Seitenwandabstandshaltern 122 und einer geeigneten Deckschicht 123 eingekapselt sein, wie in 6 gezeigt ist. Das in 6 gezeigte Halbleiterbauelement kann auf der Grundlage gut etablierter MOS-Verfahren hergestellt werden. Während des Strukturierens der Gateelektrode 126 kann auch die Deckschicht 123 gebildet werden, und danach können die Seitenwandabstandshalter 122 auf der Grundlage gut etablierter Verfahren gebildet werden. Ferner wurde in 6 ein Ätzprozess ausgeführt, um Aussparungen bzw. Vertiefungen 109r benachbart zu der Gateelektrode mit einem entsprechenden Abstand 120 zu schaffen, der durch die Seitenwandabstandshalter 122 definiert ist. Die Vertiefungen 109r werden bis zu einer vorbestimmten Tiefe 119 gebildet. Mögliche Bereiche für den Abstand 120 sind identisch zu jenen Werten, wie sie für den Abstand 20 in Bezug auf die Ausführungsform der 1 angegeben sind.
  • 7 zeigt den Transistor 102 in einem weiter fortgeschrittenen Herstellungsstadium. Hier ist ein zweites Halbleitermaterial 109 in den Aussparungen bzw. Vertiefungen 109r aufgewachsen. Während des epitaktischen Wachstumsprozesses des zweiten Halbleitermaterials 110 dient das erste Halbleitermaterial 104 als eine Schablone, wobei abhängig von dem Maß an Gitterfehlanpassung zu der darunter liegenden ersten Halbleiterschicht 104 das neu abgeschiedene zweite Halbleitermaterial 109 so abgeschieden werden kann, dass es im Wesentlichen die Kristallkonfiguration annimmt, die durch das erste Halbleitermaterial 104 vorgegeben ist. Dabei wird eine gewisse Verformung dem neu gewachsenen zweiten Halbleitermaterial 109 verliehen, abhängig von der lateralen Gitterfehlanpassung des ersten Halbleitermaterials 104 zu dem zweiten Halbleitermaterial 109.
  • Gemäß einer weiteren hierin offenbarten Ausführungsform ist die Zusammensetzung des zweiten Halbleitermaterials 109, das in den Vertiefungen gebildet wird, die gleiche wie die Zusammensetzung des Schablonenhalbleiters, der verwendet wurde, um die biaxiale Verformung in dem ersten Halbleitermaterial 104 hervorzurufen. In diesem Falle und wenn die Verformung während der vorhergehenden Prozessschritte beibehalten werden konnte, was durch Experiment für die in den 3 bis 8 dargestellten Ausführungsformen gezeigt wurde, kann die Gitterkonstante in der Ebene des nicht verformten zweiten Halbleitermaterials 109 mit der Gitterkonstante in der Ebene des biaxial verformten ersten Halbleitermaterials übereinstimmen. In den in 3 bis 8 gezeigten Ausführungsformen ist das zweite Halbleitermaterial 109 und das Schablonenhalbleitermaterial 140 eine Silizium/Germanium-Legierung mit ungefähr 20% Germanium. In anderen Ausführungsformen können das zweite Halbleitermaterial 109 und das Schablonenhalbleitermaterial 140 jeweils Germanium mit einem unterschiedlichen Anteil aufweisen. In noch weiteren Ausführungsformen kann sich der Germaniumanteil in dem zweiten Halbleitermaterial 109 von dem Germaniumanteil in dem Schablonenhalbleiter 140 unterscheiden. In noch weiteren Ausführungsformen enthält das zweite Halbleitermaterial 109 unterschiedliche Elemente im Vergleich zu dem Schablonenhalbleitermaterial 140. Es sollte beachtet werden, dass während des Abscheidens des zweiten Halbleitermaterials 109 in den Aussparungen 109r der Germaniumanteil oder eine andere Dotierstoffkonzentration entsprechend den Erfordernissen für das Bauteil eingebaut werden kann. Ferner kann ein gewünschtes laterales oder vertikales Dotierstoffkonzentrationsprofil in dem zweiten Halbleitermaterial 109 durch ein beliebiges geeignetes Verfahren erzeugt werden, beispielsweise durch eine Implantationssequenz, möglicherweise in Verbindung mit einem entsprechenden Zwischenherstellungszustand der Seitenwandabstandselemente 121, 122, um damit das erforderliche Dotierstoffprofil in der Ebene und senkrecht zur Ebene (nicht gezeigt) zu erhalten.
  • Wie in 7 gezeigt ist, entspricht die vorbestimmte Tiefe 119 der Vertiefungen 109r einer entsprechenden Dicke 118 des ersten Halbleitermaterials 104 unter dem zweiten Halbleitermaterial 110. Die Dicke 118 des ersten Halbleitermaterials 104 kann insbesondere entsprechend einem der Bereiche variieren, wie sie für die Dicke 18 in Bezug auf 1 angegeben sind. Beispielsweise beträgt gemäß einer Ausführungsform die Dicke der ersten Halbleiterschicht 104 unter der zweiten Halbleiterschicht 110 ungefähr 10 nm oder weniger, beispielsweise 5 nm. Es sollte beachtet werden, dass wenn die Dicke des ersten Halbleitermaterials 104 unter dem zweiten Halbleitermaterial 109 variiert, der Begriff „Dicke des ersten Halbleitermaterials 104 unter dem zweiten Halbleitermaterial 109” der kleinste Dickenwert des ersten Halbleiters 104 unter dem zweiten Halbleitermaterial 109 ist. In 7 sind ferner die Seitenwandabstandselemente 122 unter Anwendung der Seitenwandabstandselemente 121 als Schablone hergestellt. Wie zuvor erwähnt ist, dienen die Seitenwandabstandselemente 122 als eine Implantationsmaske für das Dotierstoffmaterial.
  • 8 zeigt den Transistor 102 in einem weiter fortgeschrittenen Herstellungsstadium. Hier ist der Transistor 102 mit einer verspannten Schicht 150 abgedeckt, beispielsweise einer verformten Ätzstoppschicht. Beispielsweise kann die verspannte Schicht 150 aus SiO2 aufgebaut sein. In der in 8 gezeigten Ausführungsform werden die Seitenwandabstandshalter 121, 122 unter der verspannten Deckschicht 150 beibehalten. Experimente zeigen, dass hinsichtlich der Verbesserung des Durchlassstromes durch eine kompressive Deckschicht über den beispielhaften p-Kanaltransistor 102 das mit ungefähr 20% Ge vorgesehene eingebettete Si-Ge in einem biaxial verformten Silizium (Si-Ge-Schablonenhalbleiter mit ungefähr 20% Ge) zumindest genauso oder besser wirksam ist im Vergleich zu nicht verformten Silizium-auf-Isolator. Auf Grund des gleichen Ge-Anteils in dem Schablonenhalbleiter sowie in dem eingebetteten Si-Ge wird lediglich in der Richtung außerhalb der Ebene eine Gitterfehlanpassung erzeugt. Dies zeigt bereits das große Potential des eingebetteten Si-Ge auf SSOI.
  • Gemäß einer weiteren Ausführungsform wird der Seitenwandabstandshalter 121 vor dem Abscheiden der verspannten Schicht 120 entfernt. Gemäß einer weiteren Ausführungsform werden der Seitenwandabstandshalter 121 und der Seitenwandabstandshalter 122 vor dem Abscheiden der verspannten Schicht 150 entfernt. Das Entfernen einer Seitenwandschicht 121, 122 kann mittels eines geeigneten Verfahrens bewerkstelligt werden, beispielsweise durch einen selektiven Ätzprozess.
  • 9 bis 15 zeigen diverse andere Ausführungsformen, die hierin offenbart sind, beispielsweise die Herstellung unterschiedlicher Transistorarten mit unterschiedlichen Verformungspegeln auf dem gleichen Substrat.
  • 9 zeigt eine beispielhafte Ausführungsform eines Halbleiterbauelements 201 mit einem ersten Transistortyp 202a und einem zweiten Transistortyp 202b. Die Transistoren 202a und 202b sind voneinander und von anderen Transistoren und/oder Bauelementen durch Isolationsstrukturen 252 getrennt, etwa einer Flachgrabenisolation und dergleichen. In 1 ist der erste Transistortyp ein p-Kanaltransistor und der zweite Transistortyp ist ein n-Kanaltransistor.
  • Der erste Transistor 202 umfasst ein Halbleitermaterial 204a über einem Isolator 206. Das erste Halbleitermaterial 204 ist biaxial verformt. Ein Source/Drain-Gebiet mit einem zweiten Halbleitermaterial 210a ist in dem ersten Halbleitermaterial 204a eingebettet. Ein Kanalgebiet 212a des ersten Transistors 202a erstreckt sich zwischen dem Source/Drain-Gebiet, wobei das Kanalgebiet 212a das erste Halbleitermaterial 204a aufweist. In Bezug auf das nicht verformte erste Halbleitermaterial gilt, dass die biaxiale Verformung in dem ersten Halbleitermaterial 204a dazu dient, eine Gitterfehlanpassung an einem Grenzflächenbereich 216a zu beeinflussen, der sich in einer Richtung quer zu dem Kanalgebiet 212a zwischen dem ersten Halbleitermaterial 204a und dem zweiten Halbleitermaterial 210a erstreckt, um damit den Verformungsübertag von dem zweiten Halbleitermaterial 210a auf das Kanalgebiet 212a zu verbessern. Über dem Kanalgebiet 212a ist eine Gateisolationsschicht 227 ausgebildet. Auf der Gateisolationsschicht 227 ist eine Gateelektrode 226 angeordnet.
  • Über dem Isolator 206 ist ein drittes Halbleitermaterial 204b gebildet. Das erste Halbleitermaterial 204a und das dritte Halbleitermaterial 204b sind durch eine geeignete Isolationsstruktur, etwa eine Flachgrabenisolationsstruktur 252 getrennt. Die Gräben der Grabenisolationsstruktur 252 erstrecken sich bis zu dem Isolator 206. Das dritte Halbleitermaterial 204b ist biaxial verformt. Ein Source/Drain-Gebiet des zweiten Transistors umfasst ein viertes Halbleitermaterial 210b, das in dem dritten Halbleitermaterial 204b eingebettet ist. Ein Kanalgebiet 212b des ersten Transistors 202b erstreckt sich zwischen dem Sourcegebiet und dem Draingebiet, wobei das Kanalgebiet 212b das dritte Halbleitermaterial 204b enthält. In Bezug auf ein nicht verformtes drittes Halbleitermaterial gilt, dass die biaxiale Verformung in dem dritten Halbleitermaterial 204b so wirkt, dass eine Gitterfehlanpassung an einem Grenzflächenbereich 216b beeinflusst wird, der sich in einer Richtung quer zu dem Kanalgebiet 212b zu dem dritten Halbleitermaterial 204b und dem vierten Halbleitermaterial 210b erstreckt, um damit den Verformungsübertrag von dem vierten Halbleitermaterial 210b zu dem Kanalgebiet 212b zu verbessern. Über dem Kanalgebiet 212b ist eine Gateisolationsschicht 227b ausgebildet. Eine Gateelektrode 226b ist auf der Gateisolationsschicht 227b gebildet.
  • Das erste Halbleitermaterial 204a und das dritte Halbleitermaterial 204b unterscheiden sich in ihrem Verformungszustand. Ein Unterschied im Verformungszustand beinhaltet einen unterschiedlichen Verformungswert der selben Art an Verformung sowie unterschiedliche Verformungsarten. Beispielsweise ist in der in 9 gezeigten Ausführungsform der Unterschied im Verformungszustand ein Unterschied im Verformungswert, wobei das erste und das dritte Halbleitermaterial eine Zugverformung aufweisen. In anderen Ausführungsformen weist das erste Halbleitermaterial eine Zugverformung und das dritte Halbleitermaterial eine Druckverformung auf. In noch anderen Ausführungsformen weist das erste Halbleitermaterial eine Druckverformung und das dritte Halbleitermaterial eine Zugverformung auf. Unabhängig von dem Verformungszustand können sich das erste und das dritte Halbleitermaterial in der Zusammensetzung unterscheiden oder auch nicht. Gemäß einer Ausführungsform besitzen das erste Halbleitermaterial 204a und das dritte Halbleitermaterial 204b die gleiche Zusammensetzung. Z. B. sind in der in 9 gezeigten Ausführungsform das erste Halbleitermaterial 204a und das dritte Halbleitermaterial 204b aus Silizium aufgebaut. In anderen Ausführungsformen unterscheiden sich das erste Halbleitermaterial 204a und das dritte Halbleitermaterial 204b in ihrer Zusammensetzung. In noch anderen Ausführungsformen sind das erste Halbleitermaterial und das dritte Halbleitermaterial im Wesentlichen identisch, d. h. gemäß einer derartigen Ausführungsform bestehen das erste und das dritte Halbleitermaterial aus einer Siliziumschicht mit dem gleichen Verformungszustand und der gleichen Zusammensetzung. Eine derartige Siliziumschicht kann so hergestellt werden, wie dies im Zusammenhang mit 4 und 5 beschrieben ist.
  • Der erste Transistor 202a, wenn dieser ein p-Kanaltransistor (PMOS) ist, kann hergestellt werden, indem die Strukturelemente, wie sie zuvor in Bezug auf den Transistor 102 beschrieben sind, eingesetzt werden. Der zweite Transistor 202b kann in Form eines n-Kanaltransistors (NMOS) vorgesehen werden. Obwohl die NMOS-Transistoren 202b, die in 9 gezeigt sind, ein abgesenktes viertes Halbleitermaterial aufweisen, wird in anderen Ausführungsformen ein vertieftes viertes Halbleitermaterial weggelassen. Ein Vorteil bei der Herstellung ein p-Kanaltransistors und eines n-Kanaltransistors auf Materialien mit einem unterschiedlichen biaxialen Verformungszustand besteht darin, dass das individuelle Leistungsverhalten des entsprechenden Transistors verbessert werden kann. Ein weiterer Vorteil besteht darin, dass die Ausgewogenheit im Leistungsverhalten zwischen dem p-Kanaltransistor und dem n-Kanaltransistor verbessert werden kann.
  • 10 bis 15 zeigen eine beispielhafte Ausführungsform, wobei ein Halbleiterbauelement mit unterschiedlichen Transistorarten mit zwei Halbleitermaterialien mit unterschiedlicher biaxialer Verformung hergestellt werden kann.
  • 10 zeigt einen Schablonenhalbleiter 240 auf einem geeigneten Substrat 242. In der in 9 gezeigten Ausführungsform ist das Substrat 242 Silizium. Es können zahlreiche Variationen eingesetzt werden, wie sie im Stand der Technik bekannt sind. Beispielsweise kann der Schablonenhalbleiter 240 auf einem oxidierten Siliziumsubstrat gebildet werden. Der Schablonenhalbleiter 240 umfasst Gebiete mit zwei unterschiedlichen Zusammensetzungen, d. h. einen ersten Schablonenalbleiter 204a und einen zweiten Schablonenhalbleiter 240b. Gemäß einer Ausführungsform können der erste Schablonenhalbleiter 204a und der zweite Schablonenhalbleiter 240b mit den gleichen Elementen hergestellt werden, beispielsweise Silizium und Germanium, können jedoch auch unterschiedliche Zusammensetzungen aufweisen, z. B. kann der erste Schablonenhalbleiter 240a einen Ge-Anteil von 35% aufweisen, wohingegen der zweite Schablonenhalbleiter 240b einen Ge-Anteil von ungefähr 20% besitzt. In noch anderen Ausführungsformen ist der erste Schablonenhalbleiter 240a Si/Ge und der zweite Schablonenhalbleiter 240b ist SiC. In Ausführungsformen, in denen der erste Schablonenhalbleiter und/oder der zweite Schablonenhalbleiter Si/Ge ist, sollte beachtet werden, dass diese Si/Ge-Materialien eine Zusammensetzung aufweisen können, wie dies in Bezug auf das Schablonenhalbleitermaterial 140 angegeben ist.
  • In der in 10 und 11 dargestellten Ausführungsform wird auf dem ersten Schablonenhalbleiter 240a und auf dem zweiten Schablonenhalbleiter 240b eine erste Halbleiterschicht 204 aufgewachsen, die den ersten Schablonenhalbleiter 240a und den zweiten Schablonenhalbleiter 240b bedeckt. In der in 10 gezeigten Ausführungsform ist das erste Halbleitermaterial 204 Silizium. In anderen Ausführungsformen kann die Halbleiterschicht 204 aus einem beliebigen anderen Material für die Herstellung von Transistoren und insbesondere für n-Kanaltransistoren und p-Kanaltransistoren aufgebaut sein. Beispielsweise kann die Halbleiterschicht 204 aus einer Halbleiterlegierung, z. B. Si/Ge hergestellt sein. Auf Grund der unterschiedlichen Zusammensetzung des ersten Schablonenhalbleiters 240a und des zweiten Schablonenhalbleiters 240b werden unterschiedliche Verformungszustände in der ersten Halbleiterschicht 204 erzeugt. Da beispielsweise in der dargestellten Ausführungsform das erste Schablonenhalbleitermaterial einen höheren Ge-Anteil aufweist, ist die biaxiale Zugverformung, die in einem ersten Bereich 204a der ersten Halbleiterschicht 204 hervorgerufen wird, der auf dem ersten Schablonenhalbleiter 240a aufgewachsen ist, höher als die biaxiale Zugverformung, die in einem zweiten Bereich 204b der ersten Halbleiterschicht 204 hervorgerufen wird, der auf dem zweiten Schablonenhalbleiter 240b aufgewachsen ist.
  • Gemäß einer weiteren hierin offenbarten Ausführungsform wird das erste Halbleitermaterial 204 auf dem Schablonenhalbleiter 240 dann mit einer Oberfläche 244 eines Zielsubstrats 246 verbunden. Das Zielsubstrats 246 wird auch als Hantierungsscheibe bezeichnet. Das Zielsubstrat 246 kann die gleichen Merkmale aufweisen, wie sie auch in Bezug auf das Zielsubstrat 146 zuvor beschrieben sind. Beispielsweise kann das Zielsubstrat 246 aus einem Substrat 208 aufgebaut sein, das von einer isolierenden Schicht 206 bedeckt ist.
  • Wie in Bezug auf die Ausführungsform der 4 und 5 angegeben ist, kann der Verbindungsprozess ein beliebiger Prozess sein, um das erste Halbleitermaterial 204 mit dem Zielhalbleiter 246 zu verbinden. Insbesondere kann der Verbindungsprozess ein beliebiger geeigneter Prozess zum Verbinden des ersten Halbleitermaterials 204 mit einem Isolator 206 sein. Nach dem Verbinden des ersten Halbleitermaterials 204 mit dem Zielsubstrat 246, werden der Schablonenhalbleiter 240 und sein Substrat 242 entfernt, wodurch eine Oberfläche 248 des verformten ersten Halbleitermaterials 204 freigelegt wird, die dem Substrat gegenüberliegt. Auf diese Weise wird das verformte Silizium 204 auf dem Isolator 206, wie es in 11 gezeigt ist, gebildet, wobei der erste Bereich 204a der ersten Halbleiterschicht 204 dem ersten Halbleitermaterial 204a in 9 entspricht, und wobei der zweite Bereich 204b der ersten Halbleiterschicht 204 dem dritten Halbleitermaterial 204b in 9 entspricht. Das erste Halbleitermaterial und das dritte Halbleitermaterial bilden eine Grenzfläche 251. Das Entfernen des Schablonenhalbleiters 240 kann durch einen beliebigen geeigneten Prozess ausgeführt werden, wozu das chemische mechanische Polieren (CMP), Ätzen, Abtrennen, und dergleichen gehören.
  • 12 zeigt das Halbleiterbauelement in einem weiter fortgeschrittenen Herstellungsstadium. Die Grenzflächen 251 zwischen dem ersten Halbleitermaterial 204a und dem zweiten Halbleitermaterial 204b sind entfernt, beispielsweise bis hinab zu dem Isolator 206, um Öffnungen 253 zu bilden. Die Öffnungen 253 sind mit einem geeigneten Material gefüllt, um flache Grabenisolationsstrukturen 252 zu bilden.
  • 13 zeigt das Halbleiterbauelement in einem noch weiter fortgeschrittenen Herstellungsstadium. Es wurde ein Einebnungsschritt ausgeführt, um eine ebene Oberflächentopographie zu erhalten. In anderen Ausführungsformen kann ein derartiger Einebnungsschritt weggelassen werden. Wie gezeigt, sind entsprechende Gateelektroden 226a, 226b auf entsprechenden Gateisolationsschichten 227a, 227b ausgebildet. Die Gateelektrode ist durch entsprechende Seitenwandabstandshalter 222 und eine geeignete Deckschicht 223 eingeschlossen. Der zweite Transistor ist vollständig von einer Maskenschicht 254 bedeckt.
  • 14 zeigt das Halbleiterbauelement in einem noch weiter fortgeschrittenen Herstellungsstadium. Es sind Vertiefungen bzw. Aussparungen 209 selektiv ausgebildet, indem ein anisotroper Ätzprozess in gut bekannter Weise ausgeführt wird. Insbesondere kann die Herstellung der Vertiefungen 209 so ausgeführt werden, wie dies detailliert in Bezug auf 6 beschrieben ist.
  • 15 zeigt das Halbleiterbauelement in einem noch weiter fortgeschrittenen Herstellungsstadium. Hier sind die Vertiefungen 209 gefüllt, indem epitaktisch ein zweites Halbleitermaterial 210 auf dem ersten Halbleitermaterial aufgewachsen wird, wie dies detailliert mit Bezug zu 7 beschrieben ist. Danach werden Seitenwandabstandshalter 222 und die Deckschicht 223 entfernt, um die Gateelektrode 226a freizulegen. Ein derartiges Entfernen kann mittels eines selektives Ätzprozesses, wie er im Stand der Technik mit einer Vielzahl von Materialien bekannt ist, ausgeführt werden. Nachfolgend wird eine verspannte Deckschicht abgeschieden (in 15 nicht gezeigt), um den ersten Transistor 202a zu erhalten, wie er in 9 gezeigt ist. Danach wird der zweite Transistor 202b in ähnlicher Weise hergestellt, um den zweiten Transistor 202b in der in 9 gezeigten Weise zu erhalten, oder um einen zweiten Transistor zu erhalten, wie er in Bezug auf 9 erwähnt ist.
  • Es sollte beachtet werden, dass das beispielhafte Verfahren zur Herstellung des ersten Transistors 202a aus anschaulichen Gründen beschrieben ist. Es sollte verstanden werden, dass weitere Schritte erforderlich sein können, insbesondere für Dotierprozesse, um ein gewünschtes Dotierstoffprofil in dem ersten, zweiten, dritten und vierten Halbleitermaterial 204a, 204b, 210a, 210b zu erhalten. Die Herstellung von entsprechenden Transistoren in dem ersten Halbleitermaterial 204a und dem zweiten Halbleitermaterial 204b kann auf der Grundlage geeigneter bekannter Prozesse aufgeführt werden.
  • Während in der in den 10 bis 15 dargestellten Ausführungsform das erste Halbleitermaterial 204a und das dritte Halbleitermaterial 240b aus der gleichen Materialschicht 204 hergestellt werden und sich lediglich in der Verformung unterscheiden, werden gemäß einer weiteren Ausführungsform ein erstes Halbleitermaterial 304a und ein drittes Halbleitermaterial 304b, sich von dem ersten Halbleitermaterial 304a in der Zusammensetzung unterscheidet, selektiv über einen gemeinsamen Schablonenhalbleitermaterial 340 aufgewachsen, das auf einem Substrat 342 vorgesehen ist, wie in 16 gezeigt ist. Auf Grund der unterschiedlichen Gitterkonstante des ersten Halbleitermaterials und des dritten Halbleitermaterials können unterschiedliche Verformungszustände in dem ersten Halbleitermaterial 304a und dem dritten Halbleitermaterial 304b erhalten werden. Ähnlich zu 4 und 5 sowie 10 und 11 kann durch Scheibenverbinden und nachfolgendes Entfernen des Schablonenhalbleiters 340 ein verformter Halbleiter auf Isolator gebildet werden, wobei der verformte Halbleiter Gebiete 304a, 304b mit unterschiedlicher Zusammensetzung und/oder Verformung aufweist. Die Halbleitereinheit mit der verformten Halbleiterschicht 304 auf dem Isolator 306, der wiederum auf einem Substrat 308 angeordnet ist, kann anstelle der Halbleiterschicht 204 auf Isolator 206 und dem Substrat 208 in den Ausführungsformen der 9 bis 15 verwendet werden. In einer derartigen Anwendung können das erste Halbleitermaterial 304a und das dritte Halbleitermaterial 304b so gewählt werden, um das Leistungsverhalten des ersten und des zweiten Transistors 202a und 202b zu optimieren. Die Herstelldung entsprechender Transistoren mit dem ersten Halbleitermaterial 304a und dem zweiten Halbleitermaterial 304b kann auf der Grundlage geeigneter bekannter Prozesse durchgeführt werden.
  • Die Prinzipien des hierin offenbarten Gegenstandes können mit einem hohen Maß an Prozesskompatibilität mit konventionellen Lösungen eingesetzt werden. Somit kann eine verbesserte Gesamtbauteilleistungsfähigkeit erreicht werden, ohne dass unerwünschterweise zur Prozesskomplexität beigetragen wird. In einer anschaulichen Ausführungsform ist das zweite Halbleitermaterial aus Silizium/Germanium aufgebaut, wobei das strukturierte Silizium/Germanium in dem aktiven Gebiet des p-Kanaltransistors für eine erhöhte Löcherbeweglichkeit sorgt. In anderen anschaulichen Ausführungsformen wird ein Halbleiter mit einer kleineren natürlichen Gitterkonstante im Vergleich zu Silizium verwendet, wodurch umgekehrte Verformungseigenschaften im Vergleich zu dem Silizium/Germanium hervorgerufen werden. In einigen anschaulichen Ausführungsformen wird die Herstellung eines Halbleitermaterials, das in beiden Transistoren enthalten ist, in einer gemeinsamen Prozesssequenz für beide Transistoren ausgeführt, wodurch eine reduzierte Prozesskomplexität entsteht, während in anderen anschaulichen Ausführungsformen eine verbesserte Flexibilität für das Gestalten der entsprechenden Eigenschaften in Bezug auf die Dotierstoffkonzentration, die Art des Halbleitermaterials, deren Konzentrationsgradienten, und dergleichen erreicht werden können, indem eine entsprechende Halbleiterlegierung in unterschiedlichen Transistorarten separat vorgesehen wird. Zu diesem Zweck werden in einigen anschaulichen Ausführungsformen effiziente selektive epitaktische Wachstumsverfahren in Verbindung mit selektiven Ätzschritten zum Vertiefen eines oder mehrerer der aktiven Gebiete der Transistoren in einem gemeinsamen Prozess eingesetzt, und nachfolgend werden die Vertiefungen mit einem geeigneten Halbleitermaterial aufgefüllt. In noch anderen anschaulichen Ausführungsformen wird ein Halbleitermaterial, beispielsweise das zweite und das vierte Halbleitermaterial auf der Grundlage eines Ionenimplantationsprozesses gebildet, wobei geeignete Voramorphisierungsschritte in Verbindung mit modernen Ausheizverfahren zum Rekristallisieren der aktiven Gebiete eingesetzt werden, nachdem die gewünschten Atomsorten zur Herstellung der Halbleiterlegierung eingeführt sind. Zu diesem Zweck können im Wesentlichen die gleichen Prozessschritte verwendet werden, wie sie zuvor in Bezug zu den 4 bis 8 und 9 bis 15 beschrieben sind, wobei jedoch anstelle des selektiven Aussparens der aktiven Gebiete und des Wiederbefüllens eine entsprechende Maske für einen Implantionsprozess eingesetzt wird, ohne dass ein selektives Entfernen von Material des aktiven Gebiets erforderlich ist. Ferner können in diesem Falle die entsprechenden Maskenschichten in Form von Lackmasken vorgesehen werden, wodurch eine geringere Prozesskomplexität entsteht. Es können auch die Schablonenschichten 140, 240, 340 durch einen Ionenimplantationsprozess gebildet werden.

Claims (19)

  1. Verfahren mit: Bereitstellen eines biaxial verspannten ersten Halbleitermaterials; Verbinden des verspannten ersten Halbleitermaterials mit einem Substrat, so dass das verspannte ersten Halbleitermaterial auf einer Isolatormaterialschicht angeordnet ist; Freilegen zumindest eines Bereichs einer Oberfläche des biaxial verspannten ersten Halbleitermaterials, wobei die Oberfläche dem Substrat gegenüberliegt; Einbetten eines zweiten Halbleitermaterials in dem biaxial verspannten ersten Halbleitermaterial derart, dass ein Bereich des zweiten Halbleitermaterials zumindest einen Bereich mehrerer Source/Drain-Gebiete eines ersten Transistors definiert, wobei die Source/Drain-Gebiete ein dazwischenliegendes Kanalgebiet aufweisen, wobei das Kanalgebiet das biaxial verspannte erste Halbleitermaterial aufweist, wobei die biaxiale Verspannung in dem ersten Halbleitermaterial so wirkt, dass eine Gitterfehlanpassung an einem Grenzflächenbereich zwischen dem ersten Halbleitermaterial in dem Kanalgebiet und dem zweiten Halbleitermaterial beeinflusst wird, um damit einen Verspannungsübertrag in das Kanalgebiet zu erhöhen.
  2. Verfahren nach Anspruch 1, das ferner umfasst: Bereitstellen eines dritten Halbleitermaterials, wobei das dritte Halbleitermaterial sich von dem biaxial verspannten ersten Halbleitermaterial im Verspannungszustand und/oder in der Zusammensetzung unterscheidet; wobei: Freilegen zumindest eines Bereichs des verspannten ersten Halbleitermaterials umfasst: Freilegen des dritten Halbleitermaterials derart, dass zumindest ein Bereich einer Oberfläche des dritten Halbleitermaterials freiliegt, wobei die Oberfläche des dritten Halbleitermaterials dem Substrat gegenüberliegt; und Bilden eines zweiten Transistors in dem dritten Halbleitermaterial.
  3. Verfahren nach Anspruch 2, wobei der erste Transistor oder der zweite Transistor ein p-Kanaltransistor und der andere ein n-Kanaltransistor ist.
  4. Verfahren nach Anspruch 1, wobei Bereitstellen des biaxial verspannten ersten Halbleitermaterials umfasst: Vorsehen eines Schablonenhalbleitermaterials; Aufwachsen des ersten Halbleitermaterials auf dem Schablonenhalbleitermaterial, wobei eine Gitterkonstante des Schablonenhalbleitermaterials sich von einer Gitterkonstante des ersten Halbleitermaterials unterscheidet, wodurch das erste Halbleitermaterial mit der biaxialen Verspannung aufgewachsen wird.
  5. Verfahren nach Anspruch 2, wobei Bereitstellen des biaxial verspannten ersten Halbleitermaterials umfasst: Vorsehen eines Schablonenhalbleitermaterials; selektives Aufwachsen des ersten Halbleitermaterials über dem Schablonenhalbleitermaterial, wobei eine Gitterkonstante des Schablonenhalbleitermaterials sich von einer Gitterkonstante des ersten Halbleitermaterials unterscheidet, um damit das erste Halbleitermaterial mit der biaxialen Verspannung aufzuwachsen; selektives Aufwachsen des dritten Halbleitermaterials über dem Schablonenhalbleitermaterial.
  6. Verfahren nach Anspruch 2, wobei Bereitstellen des biaxial verspannten ersten Halbleitermaterials umfasst: Vorsehen eines ersten Schablonenhalbleitermaterials; Vorsehen eines zweiten Schablonenhalbleitermaterials, das eine Gitterkonstante aufweist, die sich von einer Gitterkonstante des ersten Schablonenhalbleitermaterials unterscheidet; Aufwachsen des ersten Halbleitermaterials auf dem ersten Schablonenhalbleitermaterial und auf dem zweiten Schablonenhalbleitermaterial, wobei eine Gitterkonstante des ersten Schablonenhalbleitermaterials sich von einer Gitterkonstante des ersten Halbleitermaterials unterscheidet, um damit das erste Halbleitermaterial mit der biaxialen Verspannung aufzuwachsen.
  7. Verfahren nach Anspruch 4, wobei Freilegen des verspannten ersten Halbleitermaterials umfasst: Entfernen des Schablonenhalbleitermaterials von dem verspannten ersten Halbleitermaterial.
  8. Verfahren nach Anspruch 1, wobei das erste Halbleitermaterial Silizium ist.
  9. Verfahren nach Anspruch 1, wobei das zweite Halbleitermaterial eine Silizium/Germanium-Legierung ist.
  10. Verfahren nach Anspruch 4, wobei der Schablonenhalbleiter eine Silizium/Germanium-Legierung ist.
  11. Verfahren nach Anspruch 4, wobei der zweite Halbleiter die gleiche Zusammensetzung aufweist, wie der Schablonenhalbleiter.
  12. Verfahren nach Anspruch 1, wobei die biaxiale Verspannung in dem ersten Halbleitermaterial eine erste Art an Verspannung ist; und das zweite Halbleitermaterial eine zweite Art an Verspannung in dem Kanalgebiet hervorruft, wobei die zweite Art an Verspannung sich von der ersten Art an Verspannung unterscheidet.
  13. Verfahren nach Anspruch 12, wobei die erste Art an Verspannung eine Zugverspannung und die zweite Art an Verspannung eine Druckverspannung ist; und im Vergleich zu einem unverspannten ersten Halbleitermaterial die biaxiale Verspannung in dem ersten Halbleitermaterial so wirkt, dass eine Gitterfehlanpassung an dem Grenzflächenbereich zwischen dem ersten Halbeitermaterial in dem Kanalgebiet und dem zweiten Halbleitermaterial erhöht wird.
  14. Verfahren nach Anspruch 1, wobei Einbetten eines zweiten Halbleitermaterials umfasst: Bilden einer Aussparung in dem biaxial verspannten ersten Halbleitermaterial durch selektives Entfernen eines Teils des ersten Halbleitermaterials; Bilden des zweiten Halbleitermaterials in der Aussparung.
  15. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer verspannten Schicht über dem ersten Transistor.
  16. Halbleiterbauelement mit: einem über einem Substrat gebildeten Transistor; einem ersten Halbleitermaterial, das auf einer Isolatormaterialschicht angeordnet ist, wobei die erste Halbleitermaterialschicht biaxial verspannt ist; mehreren Source/Drain-Gebieten mit einem zweiten Halbleitermaterial, das in dem ersten Halbleitermaterial eingebettet ist; einem Kanalgebiet zwischen den Source/Drain-Gebieten, wobei das Kanalgebiet das erste Halbleitermaterial enthält.
  17. Halbleiterbauelement nach Anspruch 16, wobei der Grenzflächenbereich sich bis zu einer vorbestimmten Tiefe erstreckt, wobei die Dicke des ersten Halbleitermaterials unter dem zweiten Halbleitermaterial ungefähr 10 nm oder weniger beträgt.
  18. Halbleiterbauelement nach Anspruch 16, das ferner umfasst: ein drittes Halbleitermaterial über dem Isolator; und einem zweiten Transistor mit dem dritten Halbleitermaterial; wobei das erste Halbleitermaterial und das dritte Halbleitermaterial sich im Verspannungszustand und/oder der Zusammensetzung unterscheiden.
  19. Halbleiterbauelement nach Anspruch 18, wobei der Transistor oder der zweite Transistor ein p-Kanaltransistor und der andere ein n-Kanaltransistor ist.
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