KR20050115894A - 쉘로우 트렌치 분리법 - Google Patents

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Abstract

본 발명은 트랜지스터와 트렌치 구조를 포함하고, 트렌치 구조는 트랜지스터의 채널 지역에 약간의 변형만을 유도하는 구조에 관한 것이다.

Description

쉘로우 트렌치 분리법{shallow trench isolation process}
본 발명은 본 명세서에 전문이 참조로 포함된 2003년 3월 7일에 출원된 미국 가출원 제 60/452,794의 우선권을 주장한다.
본 발명은 일반적으로 반도체 구조, 특히 쉘로우 트렌치 분리에 관한 것이다.
집적회로의 형성은 소자들 사이의 기생 전류 누설을 막기 위한 분리 지역을 한정하는 단계를 포함한다. 분리 기술은 실리콘 대용량 집적(Si VLSI) 소자의 평탄도 및 충진 밀도를 증가시켜, 대략 0.25㎛ 테크놀러지 노드(technology node) 때문에 뛰어난 분리법이 된 쉘로우 트렌치 분리(STI)를 포함한다.
통상적인 STI 방법에서, 활성 소자 영역은 패드 산화물 및 질화물 덮개층에 의해 보호되고, 분리 트렌치는 활성 소자 영역 주위로 에칭된다. 트렌치를 에칭한 후에, 각 트렌치에 라이너 산화물이 형성된다. 이 라이너 산화 단계는 여러 가지 목적을 수행한다. 첫째, 산화는 소량의 측벽 물질을 소멸시킴으로써 트렌치 측벽에 대한 어떤 에칭 손상이라도 제거한다. 둘째, 라이너 산화는 트렌치의 상부 코너를 둥글게 만들어, 활성 영역 엣지의 날카로운 코너로부터 발생할 수 있는 가장자리 전자기장(fringing field)을 최소화한다. 만일 존재한다면, 이런 전자기장은 주요 소자의 미소 특성(subthreshold characteristic)을 감소시킬 수 있는 기생의, 낮은 미소 전류 트랜지스터를 활성 영역 엣지에 한정한다. 마지막으로, 라이너 산화물은 통상적으로 열산화물이기 때문에, 라이너 산화물은 Si 트렌치 측벽과 증착된 트렌치 산화물 사이의 고품질 계면을 한정한다. 계면 트랩, 즉, 산화물/반도체 계면에 존재하는 전기적으로 활성적인 결함은 이 계면에서 최소화된다. 라이너 산화는 주로 고온, 즉 >1000℃ 및 건식 산소, 즉 건조 대기에서 수행된다.
라이너 산화 후에, 이산화규소와 같은 화학적 기상 증착(CVD) 유전체는 전체 기판 위에 침적되어 트렌치를 채운다. 또한 이 CVD 유전체는 활성 소자 영역을 덮고, 계속해서 소자를 처리하기 위해 선택적으로 제거되어야 한다. 이는 통상적으로 질화규소층을 사용하는 화학적 기계적 연마(CMP)를 통해 정지층으로서 활성 영역 위로 기판을 평탄화함으로써 성취된다. 이 공정은 활성 영역으로부터 유전체를 제거하는 반면, 분리 트렌치에 유전체를 보유하게 한다. 질화물 및 산화물 패트 마스킹 층은 이후에 제거되어, 분리된 소자 영역을 가진 고 평탄 기판을 얻는다.
실리콘-게르마늄 가상 기판(SiGe virtual substrate)상에 STI 구조를 형성하는 것은 매우 어려운 일일 것이다. SiGe 기판은 대형 Si 기판상에 제작된 소자들과 비교하여 향상된 성능을 나타내는 VLSI 소자들을 새롭게 제작하기 위한 플랫폼(platform)이다. SiGe 가상 기판의 주요 성분은 Si의 격자 상수보다 더 큰 평형 격자 상수로 이완된 SiGe 층이다. 이 이완된 SiGe 층은 예를 들어, 웨이퍼 본딩 또는 디렉트 에피택시에 의해 Si 기판상에 또는 이완된 계층화 SiGe 층의 정상에 직접 형성될 수 있고, 상기 이완층에서 SiGe 재료의 격자 상수는 층의 두께에 걸쳐 점진적으로 증가한다. SiGe 가상 기판은 매몰 절연층을 포함할 수 있어서, 절연기판상의 반도체(SOI) 웨이퍼의 구조를 모방한다. 이런 플랫폼상에 고성능 소자들을 제작하기 위해서, Si, Ge 또는 SiGe의 박막 변형층은 이완된 SiGe 가상 기판상에 성장된다. 발생된 쌍축 인장 또는 압축 변형은 층에서 캐리어 이동성을 변형시켜, 고속력 및/또는 저전력 소자의 제조를 가능하게 한다. 대형 Si 기판보다는 SiGe 기판상에 소자를 제작할 때 많은 문제와 어려움이 발생한다.
SiGe 가상 기판상에 STI 구조를 형성하는 것은 주요 이완된 SiGe의 에칭과 노광을 포함한다. SiGe에 에칭된 트렌치의 직접 열 라이너 산화는 문제가 있을 수 있고 저품질의 라이너 산화물을 발생시킬 수 있다. 라이너 산화하는 동안, SiGe 내의 Ge는 산화선(oxidation front)의 앞에서 제거될 수 있어서, SiGe 대형 재료와 비교하여 Ge 함량이 풍부한 SiGe 층의 일부의 꼭대기에 순수한 이산화규소(SiO2) 산화물층을 만든다. 이 경우에, 비록 산화물 자체는 산화된 규소의 모든 특성들을 갖지만, 증가된 Ge 함량을 가진 SiGe의 층과 유사하다. 이 계면에서 증가된 양의 Ge가 존재하면 고밀도의 계면 트랩을 발생시킬 수 있다. 이 계면 트랩은 활성 소자에 대해 증가된 미소 누출 또는 미소 전압에 변화를 일으키고 따라서 바람직하지 않다.
만일 트렌치가 채널에 모든 변형을 일으킨다고 생각된다면, 채널에서 유도될 수 있는 변형의 양은 제한된다. 너무 많은 트렌치 유도 변형은 결함을 발생시킬 수 있고, 소자 작동에 대한 문제들을 일으킨다.
도 1-9는 구조의 제작 공정을 나타내는 반도체 구조의 일련의 단면도이다.
도 10a-10b는 도 9에 나타낸 반도체 구조를 포함하는 소자의 평면도 및 단면도이고, 도 10b는 도 10a에서 라인 10b-10b를 따라 선택되고; 도 10c는 도 10a에서 라인 10c-10c를 따라 선택되고; 도 10d-10e는 선택적인 공정 후 도 10c의 반도체 구조를 나타내고;
도 11은 두 개의 트랜지스터를 포함하는 반도체 구조의 단면도이다.
동일하게 참조된 특징들은 상응하는 도면에서 공통된 특징을 나타낸다.
트렌치 구조뿐만 아니라 다른 변형 유도 요소는 트랜지스터의 채널 지역에 변형을 유도하도록 제공된다. 이 변형은 트랜지스터, 특히 작은 활성 영역 치수로 제작된 트랜지스터의 성능을 향상시킨다.
본 발명의 태양에 따라, 산화물과 같은 라이너 유전체와 트렌치 측벽 사이의 계면, 즉 트렌치가 SiGe 가상 기판 내에 한정되는 지점에서 계면 트랩 밀도는 감소된다. 트렌치 에칭 공정이 완료된 후에, 라이너 유전체가 형성된다. 예를 들어, 라이너 산화는 SiGe에 존재하는 Ge는 산화선의 앞에서 제거되지 않도록 수행된다. 대신에, Ge는 라이너 산화물에 혼합되어, 표면 트랩 밀도를 감소시키고 미소 소자 누설을 감소시킨다. 라이너 산화는 젖은 상태, 즉, 증기 대기 및/또는 낮은 온도, 즉 <1000℃에서 발생할 수 있다.
라이너 산화물은 산화 공정 동안 혼합된 Ge를 함유하기 때문에, 예를 들어, 불산(HF)과 같은 습식 세척제 또는 탈온수에서의 세척과 같은 후속 공정 동안 사용되는 에칭제에 의한 공격에 더욱 민감할 수 있다. 가속된 에칭으로부터 라이너 산화물을 보호하기 위하여, 제 2 보호 라이너가 사용될 수 있다. 이 라이너, 바람직하게는 질화규소 또는 이산화규소와 같은 유전 물질들은 최초 라이너 산화물 위에 일치하게 증착될 수 있다. 보호 라이너는 라이너 산화물보다 HF와 같은 습식 에칭재에서 더 낮은 에칭 속도를 갖도록 선택된다. 보호 라이너는 Ge를 함유하지 않을 수 있고 에칭재에 덜 민감할 수 있기 때문에, 이 보호 라이너는 후속 공정 단계 동안에 라이너 산화물의 무결성을 보존할 수 있다. 보호 라이너의 형성 후에, STI법은 Si 기판에 대해 이어지는데, 즉 트렌치는 고밀도 플라즈마 산화물과 같은 유전 물질로 채워진다.
본 발명에 따라, 라이너 유전체와 트렌치 측벽 사이의 계면은 예를 들어, 5 x 1011/cm2 이하의 낮은 계면 트랩 밀도를 가진 만족할 만한 무결성을 가진다. 또한, 트랜지스터 오프 스테이트 전류(Ioff)는 트랜지스터의 게이트 밑에서 발생하는 엣지-누설에 의해 영향을 받는다. 따라서 게이트 밑에 배치된 STI의 일부에서 낮은 계면 트랩 밀도는 낮은 Ioff를 얻기 위해 필수적이다. 만일 계면 트랩 밀도가 본 발명에 의해 가능한 정도로 낮다면, 충분한 누설 전류는 높은 Ioff를 얻기 위해 트랜지스터 게이트 아래로 흐를 수 없다. 1㎛의 채널 넓이를 가진 트랜지스터에서, Ioff는 10-6암페어 미만일 수 있다. 일부 실시예에서, 오프 전류는 10-9암페어 미만일 수 있다. 이 낮은 소자 오프 전류는 대형 공정 범위를 갖는 새로운 STI법을 사용하여 성취된다. 일부 실시예에서, Ge-함유 라이너 산화물은 보호 라이너에 의해 보호되기 때문에, 추가의 공정 단계는 표준 공정에서 사용되는 것과 유사할 것이다.
화학물질의 공격에 대해 발생할 수 있는 라이너 산화물의 민감성은 후속 공정에 한정되지 않을 것이다.
본 발명의 태양에서, 마스킹 재료는 트렌치 구조가 정의되는 변형층에서의 변형과 다른 형태의 변형을 유도하기 위하여 STI 구조, 즉, 트렌치 구조를 형성하는 동안 사용될 수 있다.
한 태양에서, 본 발명은 기판을 포함하는 구조 및 기판의 제 1 지역 위로 배치된 제 1 트랜지스터를 특징으로 한다. 제 1 트랜지스터는 기판의 제 1 부분에 배치된 제 1 소스 지역과 제 1 드레인 지역, 제 1 소스 지역과 제 1 드레인 지역 사이에 배치된 제 1 채널 지역, 제 1 형태의 변형을 가진 제 1 채널 지역 및 상기 제 1 채널 지역과 제 1 소스 및 제 1 드레인 지역 사이에 배치된 제 1 게이트를 포함하고, 상기 제 1 게이트는 도핑된 반도체, 금속, 및 금속성 화합물의 그룹으로부터 선택된다. 제 1 트렌치 구조는 제 1 소스 지역과 제 1 드레인 지역의 하나의 적어도 한 측면에 가깝다. 제 1 트렌치 구조는 제 1 채널 지역에서 약간의 제 1 형태의 변형을 포함한다.
하나 이상의 다음 특징들이 포함될 수 있다. 변형층은 기판 위에 배치될 수 있다. 변형층은 적어도 하나의 규소와 게르마늄을 포함할 수 있다. 제 1 채널 지역의 적어도 일부는 변형층에 배치될 수 있다. 유전층은 기판 위로 배치될 수 있고, 변형층은 유전층 위에 접촉되어 배치될 수 있다. 제 1 형태의 변형은 인장력일 수 있다. 제 1 형태의 변형은 압축력일 수 있다. 기판은 적어도 하나의 규소와 게르마늄을 포함할 수 있다. 기판은 규소 이외의 적어도 하나의 원소를 포함한다. 다른 원소는 게르마늄일 수 있다.
제 1 캡 층은 제 1 트랜지스터의 표면에 배치될 수 있고 제 1 채널 지역에서의 변형은 제 1 캡 층에 의해 유도될 수 있다. 제 1 캡 층은 질화규소를 포함할 수 있다. 제 1 채널 지역에서의 변형은 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역에 의해 유도될 수 있다. 상기 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역은 적어도 하나의 제 1 채널 지역과 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역에 인접한 영역에 배치된 반도체 재료의 격자 상수보다 더 큰 격자 상수를 갖는 제 2 재료를 포함할 수 있다. 제 2 재료는 SiGe 및 Ge를 포함하는 그룹으로부터 선택된 재료를 포함할 수 있다. 상기 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역은 제 1 채널 지역과 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역에 인접한 영역에 배치된 반도체 재료의 격자 상수보다 더 작은 격자 상수를 갖는 제 2 재료를 포함할 수 있다. 제 2 재료는 SiGe, Si 및 SiC의 그룹으로부터 선택된 재료를 포함할 수 있다.
제 1 채널 지역에서 변형은 제 1 게이트에 의해 유도된다. 제 1 게이트는 금속 실리사이드, 금속 게르마노실리사이드 및 금속 게르마노사이드의 그룹으로부터 선택된 재료를 포함할 수 있다.
구조는 기판의 제 2 지역 위로 배치된 제 2 트랜지스터를 포함할 수 있다. 제 2 트랜지스터는 기판의 제 2 부분에 배치된 제 2 소스 지역과 제 2 드레인 지역, 제 2 소스 지역과 제 2 드레인 지역 사이에 배치된 제 2 채널 지역, 제 2 형태의 변형을 가진 제 2 채널 지역 및 상기 제 2 채널 지역과 제 2 소스 및 제 2 드레인 지역 사이에 배치된 제 2 게이트를 포함하고, 상기 제 2 게이트는 도핑된 반도체, 금속, 및 금속성 화합물의 그룹으로부터 선택된 재료; 적어도 하나의 소스 지역과 제 2 드레인 지역의 적어도 한 면에 인접한 제 2 트렌치 구조를 포함하고, 제 2 트렌치 구조는 제 2 채널 지역에서 제 2 형태의 약간의 변형을 유도한다. 제 2 및 제 2의 변형은 다를 수 있다.
제 1 트렌치 구조에 의해 유도된 약간의 변형은 대략 0일 것이다. 구조는 제 1 변형-유도 요소 및 제 1 에피택실 변형층을 포함할 수 있다. 제 1 채널 지역은 제 1 에피택셜 변형층의 일부 내에 배치될 수 있고 제 1 변형-유도 요소는 제 1 채널 지역에 약간의 변형만을 유도할 수 있다. 제 1 변형-유도 요소는 제 1 트랜지스터의 표면 위로 배치된 제 1 캡 층을 포함할 수 있다. 제 1 변형 유도 요소는 제 1 게이트를 포함할 수 있다. 제 1 변형 유도 요소는 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역을 포함할 수 있다.
다른 태양에서, 본 발명은 반도체 구조를 형성하는 방법을 특징으로 하고, 상기 방법은 기판을 제공하는 단계 및 기판의 제 1 지역 위에 제 1 트랜지스터를 형성하는 단계를 포함한다. 제 1 트랜지스터는 기판의 제 1 부분에 제 1 소스 지역과 제 1 드레인 지역을 형성하고, 제 1 소스 지역과 제 1 드레인 지역 사이의 제 1 형태의 변형을 가진 제 1 채널 지역을 형성하고, 제 1 채널 위 및 제 1 소스와 제 1 드레인 지역 사이에 제 1 게이트를 형성함으로써 형성될 수 있고, 상기 제 1 게이트는 도핑된 반도체, 금속, 및 금속성 화합물의 그룹으로부터 선택된 재료를 포함한다. 제 1 트렌치 구조는 제 1 소스 지역 및 제 1 드레인 지역의 하나의 적어도 한 쪽에 가깝게 형성될 수 있고, 제 1 트렌치 구조는 제 1 채널 지역에서 약간의 제 1 형태의 변형만을 유도하도록 조절된다.
하나 이상의 다음 특징들을 포함할 수 있다. 제 2 트랜지스터는 기판의 제 2 지역에 형성될 수 있다. 제 2 트랜지스터는 기판의 제 2 부분에 제 2 소스 지역과 제 2 드레인 지역을 한정하고, 제 2 소스 지역과 제 2 드레인 지역 사이의 제 2 형태의 변형을 가진 제 2 채널 지역을 한정하고, 제 2 채널 위 및 제 2 소스와 제 2 드레인 지역 사이에 제 2 게이트를 형성함으로써 형성될 수 있고, 상기 제 2 게이트는 도핑된 반도체, 금속, 및 금속성 화합물의 그룹으로부터 선택된 재료를 포함한다. 제 2 트렌치 구조는 제 2 소스 지역 및 제 2 드레인 지역의 하나의 적어도 한 쪽에 가깝게 형성될 수 있고, 제 2 트렌치 구조는 제 2 채널 지역에서 약간의 제 2 형태의 변형만을 유도하도록 조절된다.
제 1 및 제 2 형태의 변형은 다를 수 있다. 제 1 캡 층은 제 1 트랜지스터의 표면 위로 형성될 수 있고, 캡 층은 제 1 채널 지역에서 제 1 형태의 변형을 유도하도록 조절된다. 제 1 채널 지역에서 적어도 약간의 변형은 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역에 의해 유도될 수 있다. 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역은 적어도 하나의 제 1 채널 지역과 적어도 하나의 소스 지역과 제 1 드레인 지역에 인접한 영역에 배치된 반도체 재료의 격자 상수보다 더 큰 격자 상수를 가진 제 2 재료를 포함할 수 있다.
상기 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역은 적어도 하나의 제 1 채널 지역과 적어도 하나의 채널 지역과 제 1 드레인 지역에 인접한 영역에 배치된 반도체 재료의 격자 상수보다 더 작은 격자 상수를 가진 제 2 재료를 포함할 수 있다.
제 1 채널 지역에서 적어도 약간의 변형은 제 1 게이트에 의해 유도될 수 있다. 제 1 트렌치 구조가 유도하도록 조절된 제 1 형태의 약간의 변형은 대략 0일 것이다. 제 1 채널 지역은 제 1 에피택실 변형층의 일부에 형성될 수 있다.
제 1 변형 유도 요소가 제공될 수 있다. 제 1 변형 유도 요소는 제 1 트랜지스터의 표면 위로 배치된 제 1 캡층을 포함할 수 있다. 제 1 변형 유도 요소는 제 1 게이트를 포함할 수 있다. 제 1 변형 유도 요소는 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역을 포함할 수 있다.
본 발명에 따라 사용하기에 적합한 구조를 나타내는 도 1a에서, 기판(12)은 Si, Ge 또는 SiGe와 같은 반도체로 제조된다. 13으로 일괄적으로 나타낸 다수의 층들이 기판(12)상에 형성된다. 다수의 층(13)은 기판(12) 위로 배치된 이완된 계층화 버퍼층(relaxed graded buffer layer)(14))을 포함할 수 있다. 계층화 층(14)은 예를 들어, ㎛의 두께 당 10% Ge의 계층화 속도 및 예를 들어, 1-9㎛의 두께(T1)를 가진 SiGe를 포함한다.
이완층(16)은 계층화 SiGe 층(14) 위로 배치된다. 이완층(16)은 예를 들어, Si1- x Ge x , 0.1≤x≤0.9를 포함하고, 예를 들어, 0.2-2㎛의 두께(T2)를 가진다. 일부 실시예에서, Si1 - xGex는 Si0 .70Ge0 .30을 포함할 수 있고 T2는 대략 1.5㎛일 수 있다. 이완층(16)은 3중 축 X-선 회절에 의해 결정된 대로 실질적으로 또는 완전히 이완될 수 있고 에칭 피트 밀도(EPD) 분석에 의해 결정된 대로 1x106전위/cm2의 실전위 밀도를 가질 수 있다. 실전위(threading dislocation)는 결정 재료의 부피 내에 배치된 라이너 결함이기 때문에, 실전위 밀도는 단위 부피 내의 단위 면적을 가로지르는 전위의 수 또는 단위 부피당 전위의 라인 길이로 측정될 수 있다. 따라서 실전위 밀도는 전위/cm2 또는 cm/cm3의 단위로 표현될 수 있다. 이완층(16)은 약 0.3 입자/cm2 이하의 표면 입자 밀도를 가질 수 있다. 또한, 이완층(16)은 0.13㎛ 이상의 크기(지름)를 가진 입자 결함의 경우 약 0.3 결함/cm2 미만, 0.16㎛ 이상의 크기를 가진 입자 결함의 경우 약 0.2 결함/cm2의 결함 수준, 0.2㎛ 이상의 크기를 가진 입자 결함의 경우 약 0.1 결함/cm2의 결함 수준 및 1㎛ 이상의 크기를 가진 입자 결함의 경우 약 0.03 결함/cm2의 국부적 광산란 결함 수준을 가질 수 있다. 공정 최적화는 국부적 광산란 결함 수준을 0.09㎛ 이상의 크기를 가진 입자 결함의 경우 약 0.09 결함/cm2 및 0.12㎛ 이상의 크기를 가진 입자 결함의 경우 약 0.05 결함/cm2로 감소시킬 수 있다.
기판(12), 계층화층(14) 및 이완층(16)은 II족, III족, IV족, V족 및 VI족 원소의 다양한 조합을 포함하는 다양한 재료 시스템으로부터 형성될 수 있다. 예를 들어, 기판(12), 계층화층(14) 및 이완층(16)의 각각은 III-V 화합물을 포함할 수 있다. 기판(12)은 갈륨비소(GaAs), 계층화층(14) 및 이완층(16)는 인듐갈륨비소(InGaAs) 또는 알루미늄갈륨비소(AlGaAs)를 포함할 수 있다. 이런 예들은 단순히 예시적이고 많은 다른 재료 시스템도 적절하다.
변형 반도체층(18)은 이완층(16) 위로 배치된다. 변형층(18)은 적어도 하나의 II족, III족, IV족, V족 및 VI족 원소와 같은 반도체를 포함할 수 있다. 변형 반도체층(18)은 예를 들어, Si, Ge, SiGe, GaAs, 인듐인(InP) 및/또는 아연비소(ZnSe)를 포함할 수 있다. 변형층(18)은, 예를 들어, 50-1000 옹스트롬(Å)의 최초 두께(T3)를 가질 수 있다.
변형층(18)은 증기압 CVD(APCVD), 저(또는 감소)압 CVD(LPCVD), 초고진공 CVD(UHVCVD), 분자빔 에피택시(MBE) 또는 원자층 증착(ALD)와 같은 에피택시에 의해 형성될 수 있다. Si를 함유하는 변형층(18)은 다이클로로실란, 실란, 다이실란 또는 트라이실란과 같은 전구물질에 의한 CVD에 의해 형성될 수 있다. Ge를 함유하는 변형층(18)은 저메인 또는 다이저메인과 같은 전구물질에 의한 CVD에 의해 형성될 수 있다. 에피택실 성장 장치는 단일 웨이퍼 또는 다중 웨이퍼 배치 반응기일 수 있다. 상기 성장 장치는 층 성장 동역학을 향상시키기 위해 저 에너지 플라즈마를 사용할 수 있다.
변형층(18)이 실질적으로 100% Si를 함유하는 실시예에서, 변형층(18)은 Ge 원료 가스에 노출되지 않는 증착 장치의 전용 챔버에서 형성될 수 있어서, 교차 오염(cross-contamination)을 피하여 변형층(18)과 이완층(16) 사이의 계면의 품질을 향상시킨다. 또한, 변형층(18)은 동위원소적으로 순수한 전구물질(들)로부터 형성될 수 있다. 동위원소적으로 순수한 재료(예를 들어, Si 또는 Ge)는 원자성 동위원소의 혼합물로서 존재하는 물질들보다 우수한 열전도성을 가진다. 높은 열전도성은 변형층(18)에 연속적으로 형성된 소자들로부터 열 전달을 도울 수 있어서, 변형층(18)에 의해 제공되는 향상된 캐리어 유동성을 유지한다.
변형층 형성 후에, 변형층(18)은 예를 들어, 0-105cm/cm2의 최초 불일치 전위 밀도를 가진다. 한 실시예에서, 변형층(18)은 대략 0 cm/cm2의 최초 불일치 전위 밀도를 가진다. 불일치 전위는 면적 내에 두 개의 결정들 사이의 평면에 일반적으로 놓인 선형 결함이기 때문에, 이들은 단위 면적당 전체 선 길이로 측정될 수 있다. 따라서, 불일치 전위 밀도는 전위/cm 또는 cm/cm2의 단위로 표현될 수 있다. 한 실시예에서, 변형층(18)은 SiGe 위에 형성된 Si와 같이 인장력으로 변형될 수 있다. 다른 실시예에서, 변형층(18)은 SiGe 위에 형성된 Ge와 같이 압축력으로 변형될 수 있다.
변형층(18)은 약 0.3 입자/cm2 이하의 표면 입자 밀도를 가질 수 있다. 본 명세서에서 사용된 대로 "표면 입자 밀도"는 표면 입자뿐만 아니라 광산란 결함, 결정 기원 피트(COPs) 및 변형층(18)에 포함된 다른 결함들을 포함한다. 공정 최적화는 국부적 광산란 결함 수준을 0.09㎛ 이상의 크기를 가진 입자 결함의 경우 약 0.09 결함/cm2 및 0.12㎛ 이상의 크기를 가진 입자 결함의 경우 약 0.05 결함/cm2으로 감소시킬 수 있다. 이런 표면 입자들은 변형층(18)을 형성하는 동안 변형층(18)에 포함될 수 있거나 이완층(16)과 같은 기본층으로부터 표면 결함의 증식으로부터 발생할 수 있다.
다른 실시예에서, 계층화층(14)이 구조에서 빠질 수 있다. 이온층(16)은 다양한 방식으로 형성될 수 있고, 본 발명은 계층화층(14)을 가진 실시예들에 한정되지 않는다. 다른 실시예에서, 변형층(18)은 기판(12)상에 직접 형성될 수 있다. 이 경우에, 층(18)의 변형은 Si3N4와 같은 덮개층의 증착에 의한 기계적으로 유도된 층(18)과 기판(12) 사이의 격자 불일치 또는 SiGe 층과 같은 층(18)과 연속적으로 성장된 층 사이의 열적 또는 격자 불일치에 의해 유도될 수 있다. 일부 실시예에서, 대략 0.01-1.5㎛의 두께와 기판(12)으로 동일한 반도체 재료를 포함하는 균일한 반도체 층(도시되지 않음)은 계층화 버퍼층(14)과 기판(12) 사이에 배치된다. 이 균일한 반도체층은 에피택실 성장을 위한 깨끗하고, 오염되지 않은 표면을 제공함으로써 계층화 버퍼층(14)과 같은 기판(12)상에 연속적으로 성장된 층들의 재료 품질을 향상시키도록 성장될 수 있다. 어떤 실시예에서, 이완층(16)은 계층화 버퍼층(14)에 의해 유도된 그물 모양의 음영을 가진 표면 거침을 제거하기 위해 변형층(18)의 성장 전에 평탄화될 수 있다(본 명세서에 첨부된 M.T Currie, et al., Appl. Phys. Lett., 72(14)p. 1718(1998) 참조). 상기 평탄화는 CMP와 같은 방법에 의해 수행될 수 있고 평탄화가 웨이퍼 표면 거침을 최소화하고 웨이퍼 편탄성을 증가시키기 때문에 연속된 결합 공정의 품질을 향상시켜 결합을 위한 더 큰 표면적을 제공한다.
도 1b를 참조하면, 이완층(16)의 평탄화 후, SiGe와 같은 반도체를 포함하는 이완된 반도체 재성장층(20)은 이완층(16) 상에 성장될 수 있어서, 변형층(18)의 성장을 위한 깨끗한 표면을 확보하여 연속된 변형층(18)의 품질을 향상시킨다. 상기 깨끗한 표면상에서의 성장은 평탄화 공정으로부터의 산소 및 탄소에 의해 오염될 수 있는 표면상에서 실리콘과 같은 변형 재료의 성장보다 바람직할 수 있다. 평탄화 이완층(16) 상의 이완된 반도체 재성장층(20)의 에피택시에 대한 조건은 재성장층(20) 위에 형성된 층들을 포함하는 최종 구조의 표면 거침은 일부 실시예에서, 예를 들어, 변형 반도체 상의 절연체(SSOI) 구조를 형성하기 위한 연속된 고품질 결합에 적합한 표면을 확보하기 위해 최소화되도록 선택될 수 있다.
다른 실시예에서, 압축력으로 변형된 층(도시되지 않음)은 변형층(18) 아래 또는 위로 배치될 수 있다. 이런 실시예에서, 압축력으로 변형된 층은 이완된 Si1 - x Ge x 층(16)의 Ge 함량(x)보다 높은 Ge 함량(y)을 가진 Si1 - y Ge y 를 포함한다. 압축력으로 변형된 층은,예를 들어, 0.3≤y≤1인 Ge 함량을 함유하고, 예를 들어, 10-200Å의 두께를 가진다.
도 1c는 본 발명에 따라 사용하는데 적절한 다른 형태를 나타낸다. 구체적으로, 상기 구조는 변형층(18) 아래에 배치된 절연층(24)을 갖는 SSOI 기판(22)이다. 절연층(24)은, 예를 들어, SiO2인 산화물을 포함하는 유전층일 수 있다. 한 실시예에서, 유전층(24)은 순수 SiO2의 용융점보다 더 높은 용융점(Tm), 즉, 1700℃ 이상을 가진 재료를 포함할 수 있다. 이런 재료들의 예는 질화규소(Si3N4), 산화알루미늄, 산화마그네슘 등이다. 높은 Tm을 가진 유전층(24)을 사용하면, 소자를 제작하는 동안 통상적으로 사용된 온도(대략 1000 - 1200℃)에서 기본 유전층(24)의 연화 때문에 후속 공정 동안 발생할 수 있는 이동된 변형 반도체층(18)의 가능한 이완을 막는 것을 돕는다. 변형층(18)이 절연층(24) 상에 직접 형성되는 실시예에서, 이완층(16)과 계층화층(14)은 상기 구조로부터 빠질 수 있다. 다른 실시예(도시되지 않음)에서, 절연층(24)은 이완층(16) 아래에 직접 배치될 수 있다. 이런 경우에, 계층화층(14)은 상기 구조로부터 빠질 수 있다. 절연층(24)은, 예를 들어, 200-300Å의 두께를 가질 수 있다.
도 2를 참조하면, 이후에 패드 산화물(26)로 불리는 패드 이산화규소층과 같은 제 1 마스킹층(26)은 열성장법 또는 저압화학기상증착(LPCVD)과 같은 적절한 증착법으로 변형층(18) 위에 형성된다. 패드 산화물(26)은, 예를 들어, 50-200Å의 두께를 가질 수 있다. 이어서, 마스킹 질화규소층과 같은 제 2 마스킹층(28)은 LPCVD, 고밀도 플라즈마 CVD 또는 플라즈마화학기상증착(PECVD)과 같은 적절한 증착법에 의해 패드 산화물(26) 위로 증착된다. 마스킹층(28)은, 예를 들어, 질화규소 또는 실리콘 옥시질화물인 유전 재료일 수 있고 기본 패드 산화물(26)에 대해 선택적으로 에칭될 수 있다.
마스킹층(28)은 변형층(18)에서의 변형의 형태와 다른 형태의 변형을 나타내도록 선택된 재료를 포함할 수 있다. 예를 들어, 한 실시예에서, 변형층(18)은 첫 번째 형태의 변형, 예를 들어, 인장변형을 가질 수 있고 마스킹층(28)은 두 번째 형태의 변형, 예를 들어, 압축변형을 가질 수 있다. 보다 구체적으로, 변형층(18)은 인장력으로 변형된 규소를 포함할 수 있고, 마스킹층(28)은 압축력으로 변형된 질화규소를 포함할 수 있다. 다른 실시예에서, 변형층(28)은 압축력으로 변형될 수 있고 마스킹층(28)은 인장력으로 변형될 수 있다. 보다 구체적으로, 변형층(28)은 압축력으로 변형된 게르마늄을 포함할 수 있고 마스킹층(28)은 인장력으로 변형된 질화규소를 포함할 수 있다.
마스킹층(28)과 변형층(18)에서 변형 형태의 불일치는 후속 고온 가공 단계 동안 변형층(18)의 이완을 막는 것을 도울 수 있다. 게다가, 비록 패드 산화물(26)의 두께는 통상적으로 마스킹층(28)에 의해 발휘되는 변형으로부터 기본 구조를 막기에 충분하도록 선택될 수 있지만, 패드 산화물(26)의 두께는 기본층 상의 마스킹층(28)에 의한 변형의 발휘를 촉진하기 위해 감소될 수 있다(예를 들어, 200Å미만, 바람직하게는 100Å미만). 마스킹층(28)은, 예를 들어, 500-2000Å의 두께(T5)를 가질 수 있다.
대략 700℃보다 큰 온도에서 LPCVD에 의해 성장된 질화규소 막의 변형은 질화물 막의 실리콘 함량을 변형시킴으로써 선택될 수 있다(본 발명에 참고로 포함된 S.Habermehl, J. Appl . Phys., 83(9) p. 4672(1998) 참조). 예를 들어, LPCVD 화학양론적 질화규소 막(즉, Si3N4)은 통상적으로 인장력으로 변형되는 반면에, 실리콘-다량함유 질화물 막(예를 들어, 0.1 - 0.15보다 큰 실리콘 부피비를 갖거나 0.75보다 큰 Si/N 원자비를 가짐)은 통상적으로 압축력으로 변형된다. LPCVD에 의해 형성된 질화물 막의 실리콘 함량은 성장 공정에서 사용되는 실리콘과 질소 전구물질의 비의 변화에 의해 변화될 수 있다. 예를 들어, 실리콘 전구물질로서 다이클로로실란(SiCl2H2) 및 질소 전구물질로서 암모니아(NH3)를 사용하여 850℃와 200밀리토르(mTorr)에서 수행된 질화물 성장 공정은 다이클로로실란 유입량 대 전체 기체 유입량의 비가 대략 0.85보다 클 때 실리콘-다량함유 질화물을 형성할 것이다. 더 낮은 온도의 경우, 다이클로로실란의 상대량은 실리콘-다량함유 질화물 막을 형성하기 위해 증가될 필요가 있다. 압축성 질화규소 막은 대략 2.4보다 큰 굴절률을 가질 수 있고, 인장 질화규소 막은 대략 2.4보다 작은 굴절률을 가질 수 있다(예를 들어, 본 발명에 참조로 포함된 M. Sekimoto, et al., J. Vac . Sci . Technol., 21(4)p. 1017(1982) 참조).
다른 실시예에서, 다양한 변형 수준을 위한 질화규소 막은 대략 700℃이하의 증착 온도에서 PECVD에 의해 형성될 수 있다. 전구물질 가스 비, RF 전력, 희석 가스 및 플라즈마 여기 주파수의 변화는 최종 막의 변형 변화를 유도할 수 있다. 예를 들어, 220℃, 200 파스칼 압력, 100 와트 RF 전력 및 헬륨 희석제로 수행된 PECVD 공정의 경우, 압축성 질화규소 막은 실란 유입량 대 전체 가스 유입량(실란, 암모니아 및 질소)의 비가 대략 0.03보다 작을 때 증착될 수 있다. 이 비가 대략 0.03보다 큰 경우, 인장력으로 변형된 질화규소 막이 증착될 수 있다(예를 들어, 본 명세서에 참조로 포함된 M.J.Loboda, et al., J. Mater. Res., 11(2)p. 391(1996) 참조).
다른 실시예에서, 변하는 변형 수준의 질화규소 막은 500℃이하의 온도에서 실란, 암모니아 및 질소와 같은 전구물질과 유도적으로 결합된 플라즈마(ICP) 소스를 사용하는 공정에서 고밀도 플라즈마 CVD(HDCVD)에 의해 생산될 수 있다. 이 공정에서 사용된 플라즈마는 이 공정에서 희석 가스로 작용할 수 있는 아르곤 또는 헬륨과 같은 안정한 가스를 사용할 수 있다. 척 전력(chuck power) 수준은 질화규소 막의 변형 수준을 맞추기 위해 변형될 수 있다. 예를 들어, 150℃ 및 10mTorr에서 실란, 암모니아 및 헬륨 가스(40sccm의 총 가스 유입량) 및 800와트의 ICP 전력을 사용하는 공정은 대략 40와트 미만의 RF 척 전력 수준에 대해 압축력으로 변형된 질화규소 막 및 대략 40와트 미만의 RF 척 전력 수준에 대해 인장력으로 변형된 질화규소를 생성할 수 있다(예를 들어, 본 명세서에 참조로 포함된 J.W.Lee, et al., J. Electrochemical. Soc ., 147(4)p. 1481(2000) 참조).
도 2 및 도 3을 참조하면, 포토레지스트 층은 마스킹층(28)의 상부 표면(30)에 증착되고 패턴화되어 포토레지스트 마스크(32)를 형성한다. 포토레지스트 마스크(32)는 트렌치 구조(55)가 형성될 수 있는(도 5a의 트렌치 구조(55) 참조) 기판(12)과 층(13)의 지역(36) 위에 개구부(34)를 형성한다. 개구부(34)는 지역(36) 위로 배치된 마스킹층(28)의 상부 표면(30)의 일부를 노광시킨다.
포토레지스트 마스크(32)의 형성 후에, 포토레지스트층(32)에 의해 감광된 마스킹층(28)의 일부(38)는 제거되어, 포토레지스트 마스크(32)에 의해 보호되는 마스킹층 일부(28a, 28b)를 뒤에 남기고 패드 산화물(26)의 일부(40)를 노광시킨다. 그런 후에 패드 산화물(26)의 일부(40)는 제거되어, 패드 산화물 일부(26a, 26b)를 뒤에 남긴다. 특히, 노광된 마스킹층 일부(38)는 삼불화질소, 암모니아 및 산소의 화합물 또는 브롬화수소, 염소 및 산소의 화합물과 같은 가스를 사용하는 반응성 이온 에칭(RIE)와 같은 적절한 제거법에 의해 제거될 수 있다. 패드 산화물 일부(40)는 실리콘에 선택적인 불산 에칭과 같은 습식 에칭에 의해 제거될 수 있다. 패드 산화물 일부(40)의 제거는 변형층(18)의 일부(42)를 노광시킨다. 다른 실시예에서, 제 1 RIE 에칭은 마스킹층(28)의 일부(38)뿐만 아니라 패드 산화물(26)의 일부(40)를 제거하기 위해 수행될 수 있다. 제 1 RIE 에칭은 기본 반도체 재료에 대해 선택적이지 않아서 기본 반도체 재료, 예를 들어, 변형층(18) 속에 약 수 백 Å를 에칭할 수 있다. 그런 후에 제 2 RIE 에칭 단계는 트렌치(50)의 형성을 참조하여 아래에 기술한 대로 ~2500 - 4000Å의 기본 재료를 제거하기 위해 다른 화학 및/또는 에칭 조건으로 수행될 수 있다.
도 3 및 도 4를 참조하면, 트렌치(50)는 변형층(18)과 이완층(16)에 형성된다. 예를 들어, 트렌치(50)는 건식 반응성 이온 에칭에 의해 형성될 수 있다. 변형층(18)은 첫 번째 단계 동안 염소 및/또는 브롬화 수소와 같은 가스로 에칭되고 이완층(16)은 두 번째 단계 동안 염소 및/또는 브롬화 수소와 같은 가스로 에칭되는 두 단계 에칭 공정이 사용될 수 있다. 전체 가스압 및/또는 에칭 가스의 유입비는 두 단계 에칭 공정의 단계 사이에서 변할 수 있다. 트렌치(50)는 예를 들어, 3000 - 4000Å의 범위 내의 깊이(d1) 및 깊이(d1) 이하의 넓이(w1)는 대략 1000Å일 수 있다. 일부 실시예에서, 트렌치(50)의 넓이(w1)는 그 깊이(d1)보다 클 수 있고, w1은 수 십 마이크로미터 정도로 크다. 일부 실시예에서, 깊이(d1)는 예를 들어, 깊이 트렌치 분리법에서 더 깊어질 수 있다. 트렌치(50)의 측벽(52)은 실질적으로 수직일 수 있는데, 즉, 기판의 표면에 평행한 면을 가지고 대략 80˚이상의 각(α)을 형성할 수 있다. 트렌치(50)의 바닥 코너는 분리 재료로 연속된 충전을 용이하게 하기 위해 거의 원형이 될 수 있다. 마스킹층(28)과 패드 산화물(26)의 일부(38, 40)의 선택적 제거 및 트렌치(50)의 형성 후에, 포토레지스트 마스크(32)는 산소 플라즈마에서 습식 스트립과 같은 스트립핑 공정에 의해 제거될 수 있다.
도 5a 및 도 5b를 참조하면, 트렌치 구조(55)는 트렌치(50)에 형성된다. 트렌치 구조(55)의 형성은 제 1 유전층(72)으로 트렌치 측벽(58a, 58b) 및 트렌치 바닥 부분(58c)을 받치는 것(lining)을 포함한다. 제 1 유전층(72)은 산화물을 포함할 수 있고 트렌치(50)에 노출된 변형층(18)과 이완층(16)의 어떤 부분에도 형성될 수 있다. 제 1 유전층(72)은 예를 들어, 50 - 150Å 두께일 수 있다. 한 실시예에서, 제 1 유전층(72)은 SiGe 상에 열적으로 성장된 순수 이산화규소로 형성된 제 1 유전층(72)으로 얻을 수 있는 것보다 낮은 계면 상태 밀도를 갖게 할 수 있는 질화 산화물을 포함할 수 있다.
한 실시예에서 도 5a를 참조하면, 제 1 유전층(72)은 예를 들어, 토교 일렉트론(Austin, TX)에 의해 제조된 ALPHA-8SE와 같은 통상적인 화로에서 열성장에 의해 형성된 열적으로 성장된 산화물일 수 있다. 이 산화 단계는 습식, 즉 증기 대기 및/또는 저온, 즉 <1000℃에서 일어날 수 있다. 선택적으로, 제 1 유전층(72)은 STI-모듈 열 소모비용을 줄이기 위해 빠른 열산화에 의해 형성될 수 있다. 적절한 가공 장치는 어플라이드 머티리얼즈(산타 클라라, CA)에 의해 제조된 RADIANCE CENTURA 장치이다. 이 실시예에서, 산화 단계는 산화 속도를 증가시키기 위해서 플라즈마 향상법을 추가로 사용할 수 있다. 빠른 열산화는 습식, 즉, 증기 대기에서 일어날 수 있다. 빠른 열산화 시간은 예를 들어, 5분 미만으로 제한되기 때문에, 비록 저온 즉, < 1000℃에서 산화를 수행하는 것이 바람직할지라도, 산화는 고온, 즉, > 1000℃에서 일어날 수 있다. 다른 실시예에서, 제 1 유전층은 건식, 예를 들어, 산소 대기에서 열산화에 의해 형성되거나 고압 산화(HIPOX)와 같이 높은 압력에서 형성될 수 있다.
열산화 가공 변수는 기판(12)에 배치된 Si 이외의 원소들을 포함하는 원소들의 산화물 속으로의 혼합을 가능하게 할 수 있다. 예를 들어, 일부 실시예에서, 층(13)을 가진 기판(12)은 SiGe 가상 기판일 수 있고 제 1 유전층(72)은 Ge를 포함할 수 있다. 제 1 유전층(72)에서 Ge 대 Si의 비는 이완층(16)과 변형층(18)을 포함하는 기판 일부(11)에서의 Ge 대 Si의 비와 실질적으로 유사할 수 있다. 보다 구체적으로, 제 1 유전층(72)은 Si1 - xGexO2 형태의 산화물일 수 있다. 게다가, 제 1 유전층(72)과 트렌치 측벽(58a, 58b) 사이의 계면(76)은, 예를 들어, 5 x 1011/cm2 미만의 낮은 계면 트랩 밀도를 가진 만족할 만한 무결성을 가질 수 있다.
다른 실시예에서 도 5b를 참조하면, 제 1 유전층(72)은 LPCVD 또는 PECVD와 같은 적절한 증착법에 의해 형성된 SiO2와 같은 산화물을 포함할 수 있다. 이 실시예에서, 제 1 유전층(72)은 순수한 SiO2일 수 있는데, 즉, Ge를 포함하지 않을 수 있다. 제 1 유전층(72)은 증착되기 때문에, 제 1 유전층(72)의 형성은 제 1 유전층(72)과 트렌치 측벽(58a, 58b) 사이의 계면(76)에서 기판 일부(74)의 조성물에 실질적으로 영향을 미치지 않는다. 보다 구체적으로, 계면(76)과 인접한 기판 일부(74)의 제 1 지역(74a)은 계면(76)과 멀리 떨어진 기판 일부(74)의 제 2 지역(74b)에서의 Ge 농도와 실질적으로 유사한 Ge 농도를 가질 수 있다. 제 1 유전층(72)과 트렌치 측벽(58a, 58b) 사이의 계면(76)은 , 예를 들어, 5 x 1011/cm2 미만의 낮은 계면 트랩 밀도를 가진 만족할 만한 무결성을 가질 수 있다. 일부 실시예에서, 계면(76)의 무결성을 더 향상시키기 위해 제 1 유전층(72)의 증착 후에 산화 단계가 이어질 수 있다.
도 6을 참조하면, 일부 실시예에서, 트렌치 구조(55)는 제 1 유전층(72) 근처에 형성된 제 2 보호 라이너(78)를 포함할 수 있다. 질화규소 또는 이산화규소와 같은 바람직한 유전 재료인 보호 라이너(78)는 제 1 유전층(72) 위로 일치되게 증착될 수 있다. 보호 라이너(78)는, 예를 들어, 50 - 500Å의 두께(T6)를 가질 수 있다. 일부 실시예에서 제 1 유전층(72)은 Ge를 함유하기 때문에, 후속 공정, 예를 들어, 습식 세척 동안 사용된 불산과 같은 에칭제 또는 탈이온수에서의 세척에 의한 공격에 쉽게 영향을 받을 수 있다. 보호 라이너(78)는 불산과 같은 습식 에칭제 또는 물, 과산화수소 및 수산화암모늄을 포함하는 RCA SCI 클린에서의 제 1 유전체(72)보다 더 낮은 에칭 속도를 갖도록 선택될 수 있다. 제 2 보호 라이너(78)의 형성은 가속된 에칭으로부터 제 1 유전층(72)를 보호하는 것을 도울 수 있어서, 후속 공정 단계 동안 제 1 유전체(72)의 무결성을 유지시킨다. 보호 라이너(78)는 고온 및/또는 산소 함유 대기에서 수행된 후속 공정 단계 동안 트렌치(50)의 측벽을 산화로부터 보호할 수 있다. 이런 산화에 의한 부피 팽창은 트렌치 구조에 의해 경계가 정해진 영역 또는 연속적으로 제작된 소자의 채널 지역으로 유도되는 원치않는 압축 변형을 초래할 수 있다.
유전층(72)(및 선택적으로 보호 라이너(78))을 형성하는 재료 및 방법은 기판의 각 층에서의 변형과 같은 형태의 변형을 가진 트렌치 구조(55)를 형성하도록 준비될 수 있다. 예를 들어, 변형층(18)이 압축력으로 변형될 때, 유전층(72)은 이 유전층을 압축력으로 변형시킬 방식과 재료로 형성될 수 있다. 다른 실시예에서, 변형층(18)은 인장력으로 변형될 수 있고 유전층(72)은 이 유전층을 인장력으로 변형시킬 방식과 재료로 형성될 수 있다.
일부 실시예에서, 트렌치 구조(55)는 제 1 유전층(72)과 보호 라이너(78) 모두를 포함할 수 있고, 두 층들은 동일하거나 다른 형태의 변형을 나타낼 수 있다. 제 1 유전층(72)과 보호 라이너(78)에서 다른 형태의 변형을 갖는 것은 바람직할 것이다. 예를 들어, 제 1 유전층(72)이 증기 대기에서 형성될 때, 압축 변형은 트렌치 구조(55)에 형성될 수 있고 소자 성능에 영향을 미칠 수 있다. 보호 라이너(78)는 인장력으로 변형된 층을 제공함으로써 이 압축 변형을 방해하는 것을 도울 수 있다. 제 1 유전층(72)과 보호 라이너(78)의 변형의 총량은 기판(12)상의 다수의 층(13)들의 하나, 예를 들어, 변형층(18)에서의 변형의 형태와 동일한 형태의 변형인 것이 바람직하다.
도 7을 참조하면, 트렌치(50)는 기판(12) 위에 배치된 다수의 층(13)들의 하나에서의 변형 형태와 동일한 변형 형태를 갖는 트렌치 구조(55)를 형성하도록 선택된 충전 재료(80)로 충전될 수 있다. 한 실시예에서, 충전 재료(80)는 이산화규소와 같은 유전체이다. 충전 재료(80)는, 예를 들어, LPCVD, PECVD 또는 HDPCVD 에 의해 증착될 수 있고 트렌치(50)을 완전히 충전하는데 충분한 두께를 가질 수 있다. 선택적으로, 충전 재료(80)는 스핀-온 공정에 의해 증착될 수 있는데, 예를 들어, 충전 재료(80)는 폴리실라잔(polysilazane)을 기초로한 무기 스핀-온-글래스와 같은 스핀-온-글래스 재료일 수 있다.
트렌치 구조(55)가 인장 변형을 일으키는 것이 바람직한 한 실시예에서, 충전 재료(80)는 비결정 반도체, 예를 들어, 비결정 규소를 포함할 수 있다. 후속 공정(또는 추가 공정 또는 다른 공정 단계 동안)에서, 충전 재료(80)는 어닐링 또는 자외선 또는 레이저 에너지에 의한 조사에 의해 충전 재료의 비결정-다결정 상전이 온도 이상으로 온도가 가열될 수 있다. 상기 방법에 따라, 충전 재료(80)를 대략 500-700℃보다 더 높은 온도로 가열하는 것을 포함한다. 충전 재료의 비결정-다결정 상전이 온도 이상에서 발생하는 상전이 동안, 충전 재료(80)는 수축되어, 트렌치 구조(55)에 의해 제한된 지역, 예를 들어, 연속적으로 제작된 소자의 채널 지역에서 인장 변형을 유도한다.
다른 실시예에서, 충전 재료(80)는 주로 변형층(18), 이완층(16) 또는 기판(12)) 내에 형성되고 고온에서 증착되는 재료의 열팽창 계수보다 더 큰 계수를 가진다. 변형층(18), 이완층(16) 및 기판(12)에 존재하는 재료에 따라, 충전 재료(80)는 Si(2.6 x 10-6/℃), Ge(5.8 x 10-6/℃), 또는 GaAs(6.86 x 10-6/℃)의 열팽창 계수보다 더 큰 계수를 갖도록 선택될 수 있다. 주로 SiGe에 형성되는 트렌치(50)의 경우, SiGe의 열팽창 계수는 Si 및 Ge의 열팽창 계수의 가중 평균과 유사할 수 있다. 이런 재료들의 열팽창 계수는 온도에 따라 증가하기 때문에, 충전 재료(80)는 8 x 10-6/℃보다 더 큰 열팽창 계수를 갖도록 선택될 수 있다. 이 실시예에서, 충전 재료(80)가 실온으로 냉각될 때, 주위 재료보다 더 수축하여, 트렌치 구조(55)에 의해 경계가 정해진 영역, 예를 들어, 연속적으로 제작된 소자의 채널 지역에서 인장 변형을 유도한다. 충전 재료(80)로서 사용하기에 적절한 재료는 아연-알루미나-규산염 유리일 수 있다.
다른 실시예에서, 충전 재료(80)는 완전히 스며들게 하지 않는데, 예를 들어, 충전 재료(80)는 저온 산화물(LTO), 중간 온도 산화물(MTO), 또는 테트라에틸오르쏘실리케이트(TEOS) 전구물질로부터 증착된 이산화규소를 포함할 수 있다. 증착 온도 이상의 온도, 예를 들어, 700℃에서의 어닐은 충전 재료(80)가 치밀화, 즉, 수축하게 하여, 트렌치 구조(55)에 의해 경계가 정해진 영역, 예를 들어, 연속적으로 제작된 소자의 채널 지역에서 인장 변형을 유도한다. 이런 치밀화 어닐은 충전 재료(80)의 유동에 의한 변형 이완을 막기 위해 충분히 낮은 온도, 예를 들어, 1100-1200℃에서 수행되는 것이 바람직하다.
한 실시예에서, 트렌치 구조(55)는 압축 변형을 유도하고 주위 재료의 열팽창계수보다 작은 계수를 가진 충전 재료(80)는 고온에서 증착될 수 있다. 예를 들어, 주위 재료가 주로 규소인 경우, 충전 재료(80)는 이산화규소일 수 있다. 따라서, 충전 재료(80)가 실온으로 냉각될 때, 주위 재료보다 더 수축하여, 트렌치 구조(55)에 의해 경계가 정해진 영역, 예를 들어, 연속적으로 제작된 소자의 채널 지역에서 압축 변형을 유도한다. 다른 실시예에서, 충전 재료(80)는 증착되어 인장 변형을 일으킬 수 있고 고온, 예를 들어, 900℃이상에서 치밀화되거나 어닐링된다. 고온에서 충전 재료(80)의 유동은 냉각 후에 충전 재료(80)에 의해 유도되는 압축 변형을 일으킬 수 있다. 다른 실시예에서, 압축 이산화규소는 PECVD에 의해 증착될 수 있다. 다른 실시예에서, 보호 라이너(78)는 트렌치(50)에서 빠질 수 있고, 산화 단계는 트렌치를 충전 재료(80)로 채운 후에 수행될 수 있다. 이런 산화는 트렌치 구조(55)에 의해 경계가 정해진 영역, 예를 들어, 연속적으로 제작된 소자의 채널 지역에서 압축 변형을 추가로 유도할 수 있는 부피 팽창이 수반된다.
도 7 및 도 8을 참조하면, 외부 트렌치(50)에 배치된 충전 재료(80)의 일부(82)는, 예를 들어, CMP에 의해 제거된다.
도 8 및 도 9를 참조하면, 잔존 마스킹층 일부(28a, 28b) 및 패드 산화물 일부(26a, 26b)는 제거되어, 변형층(18)의 상부 표면(90)을 노광시키고 충전 재료(80), 라이너 산화물(72) 및 일부 실시예에서, 보호 라이너(78)로 충전된 트렌치(50)를 남긴다. 마스킹층 일부(28a, 28b)는 삼불화 질소, 암모니아 및 산소의 화합물 또는 브롬화 수소 및 산소의 화합물과 같은 가스를 사용하는 RIE와 같은 제거 방법에 의해 제거될 수 있다. 패드 산화물 일부(28a, 28b)는 불산 에칭과 같은 실리콘에 선택적인 습식 에칭에 의해 제거될 수 있다. 마스킹층 일부(28a 및 28b)의 제거 후에, 충전 재료(80)의 일부는 상부 표면(90) 위로 연장될 수 있다.
도 10a-10c를 참조하면, 구조(100)는 제 1 트랜지스터(106)의 제 1 소스 지역 및 제 1 드레인 지역(104)과 인접한 제 1 및 제 2 평행 분리 트렌치 구조(55a, 55b)를 포함할 수 있다. 제 1 채널 지역(108)은 제 1 소스 및 드레인 지역(102, 104) 사이에 배치될 수 있다. 제 1 채널 지역(108)은 제 1 형태의 변형을 가질 수 있다. 일부 실시예에서, 제 1 형태의 변형은 인장력일 수 있다. 다른 실시예에서, 제 1 형태의 변형은 압축력일 수 있다. 제 1 채널 지역(108)의 적어도 일부는 변형층(18)에 배치될 수 있다. 제 1 게이트(110)는 채널 지역(108) 위와 소스 및 드레인 지역(102, 104) 사이에 배치될 수 있다. 게이트(110)는 게이트 컨텍트(112)와 연결될 수 있다. 제 1 게이트 유전층(114)은 게이트(110)와 채널 지역(108) 사이에 형성될 수 있다. 제 1 게이트(110)와 제 2 게이트 유전층(114)은 일괄적으로 제 2 게이트 구조(116)로 부를 수 있다. 제 1 및 제 2 측벽 스페이서(120, 122)는 게이트 구조(116) 근처에 형성될 수 있다.
제 1 트랜지스터(106)는 기판(12) 위로 배치된 층(13) 상에 형성될 수 있다. 도 1a를 참조하여 논의한 대로, 층(13)은, 예를 들어, 계층화층(14), 이완층(16) 및 변형층(18)을 포함할 수 있다. 다른 실시예에서, 제 1 트랜지스터(106)는 도 1c에 도시된 대로 SSOI 기판(30)에 형성될 수 있다. 소스 지역(102), 채널 지역(108) 및 드레인 지역(104)은, SSOI 기판(30)의 일부, 예를 들어, 변형층(18)의 일부에 형성될 수 있다.
소스 및 드레인 지역(102, 104)은, 예를 들어, n-형 또는 p-형 도펀트의 이온 주입에 의해 형성될 수 있다. 게이트(110)는 도핑된 반도체, 예를 들어, 다결정 Si 또는 다결정 SiGe인 전도성 재료; 예를 들어, 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 니켈(Ni), 또는 이리듐(Ir)인 금속; 또는 예를 들어, 질화티타늄(TiN), 질화티타늄규소(TiSiN), 질화텅스텐(WN), 질화탄탈륨(TaN), 탄탈륨 실리사이드(TaSi), 니켈 실리사이드(NiSi), 또는 산화이리듐(IrO2)과 같은 적절한 일함수를 제공하는 금속성 화합물로 형성될 수 있다. 게이트 유전층(114)은, 예를 들어, 열산화에 의해 SiO2층을 성장시킴으로써 변형층(18) 상에 형성될 수 있다. 선택적으로, 게이트 유전층(14)은 ZrO2, Al2O3, Hf02, HfSiON 또는 HfSiO4와 같이 SiO2의 유전 상수보다 높은 상수를 가진 하이-케이(high-k) 물질을 포함할 수 있다. 일부 실시예에서, 게이트 유전층(114)은 적층 구조, 예를 들어, 하이-케이 물질로 덮은 SiO2 박층일 수 있다.
제 1 및 제 2 트렌치 구조(55a, 55b)는 제 1 트랜지스터(106)가 작동하는 동안 발생된 정공 또는 전자와 같은 캐리어(도시되지 않음)를 제 1 및 제 2 트렌치 구조(55a, 55b)와 인접한 제 3 및 제 4 트렌치 구조(55c, 55d)에 의해 한정되는 외부 반도체/절연 경계(126)를 가진 영역(124) 내에 가둔다. 캐리어를 영역(124)에 가둠으로써, 트렌치 구조(55a-55d)는 캐리어의 추가 이동을 막는 것을 돕고, 제 1 트랜지스터(106) 및 다른 소자(도시되지 않음) 사이의 누설 전류를 막는다. 만일 반도체/절연 경계(126)에서 높은 계면 트랩 밀도와 관련된 엣지-누설 전류가 트랜지스터(106)의 오프-스테이트 전류(Ioff)를 현저하게 증가시키기에 충분한 경우에는 제 1, 제 2, 제 3 및 제 4 트렌치 구조(55a-55d)가 제공된 쉘로우 트렌치 분리는 부적절하다. 반면에, 이 분리는 만일 반도체/절연 경계(126)에서 낮은 계면 트랩 밀도와 관련된 엣지-누설 전류가 제 1 트랜지스터(106)에 대해 낮은 Ioff를 갖는다면 충분하다. Ioff는 게이트(110) 하부에서 발생하는 엣지-누설에 의해 영향을 받는다. 따라서, 게이트(110) 하부에 배치된 경계(126)의 일부에서 낮은 계면 트랩 밀도는 낮은 Ioff를 얻는데 중요하다. 만일 게이트(110) 하부의 경계(126)에서 계면 트랩 밀도가 낮으면, 누설 전류는 높은 Ioff를 유도하기 위해 게이트(110) 밑으로 충분히 흐를 수 없다. Ioff는 10-6 암페어 미만일 수 있다. 일부 실시예에서, 오프 전류는 10-9 암페어 미만이다.
트렌치 구조(55a-55d)는 제 1 유전층(72), 및 선택적으로 제 2 보호 라이너(78)를 유도할 수 있다. 트렌치 구조(55a-55d)를 형성하기 위한 변수들은 하나 이상의 트렌치 구조(55a-55d)가 채널 지역(108)에서 전체 변형이 아닌 약간의 변형 만을 유도하도록 선택될 수 있다. 예를 들어, 한 실시예에서, 채널 지역(108)은 압축력으로 변형될 수 있고, 트렌치 구조(55a-55d)는 트렌치 구조(55a-55d)가 압축력으로 변형되는 방식과 채널 지역(108)에서 약간의 압축 변형만을 유도하는 재료로 형성될 수 있다. 다른 실시예에서, 채널 지역(108)은 인장력으로 변형될 수 있고, 트렌치 구조(55a-55d)는 트렌치 구조(55a-55d)가 인장력으로 변형되는 방식과 채널 지역(108)에서 약간의 인장 변형만을 유도하는 재료로 형성될 수 있다. 트렌치 구조(55a-55d)에 의해 유도된 약간의 변형은 채널 지역(108)에서 0 - 99.9%의 변형 사이일 수 있다.
본 명세서에 사용된 대로, "활성 영역 길이"는 전류 흐름과 평행하고 게이트와 수직인 트렌치 구조(55a-55d)에 의해 경계가 정해진 활성 소자 영역의 크기를 의미한다. 도 10a를 참조하면, 활성 영역 길이는 10c-10c 라인을 따라간다. "활성 영역 넓이"는 게이트에 평행하고 전류 흐름 방향에 수직인 트렌치 구조(55a-55d)에 의해 경계가 정해진 활성 영역의 크기를 의미한다. 도 10a를 참조하면, 활성 영역 길이는 10b-10b 라인을 따라간다.
반대 형태의 변형(예를 들어, 압축력으로 변형된 채널에 인장 변형의 유도)을 유도하기보다는 채널 지역(108)에서 약간의 변형을 유도하는 트렌치 구조의 사용은 특히 활성 소자 영역의 크기가 소형으로 정해질 때 뛰어난 소자 성능을 얻을 수 있다. 예를 들어, 소자 성능은 활성 영역 길이는 대략 1㎛보다 작을 때 및/또는 활성 영역 넓이는 0.5㎛보다 작을 때 향상될 수 있다.
상기한 대로, 일부 실시예에서, 채널 지역(108)에서의 변형은 변형층(18)과 기본층 사이의 격자 불일치로부터 발생할 수 있다. 다른 실시예에서, 변형층(18)은 트랜지스터가 제작되는 기판(12)의 표면 일부일 수 있다. 이런 실시예에서, 채널 지역(108)에서의 변형은 다른 구조, 예를 들어, 소자를 제작하는 동안 유도된 변형-유도 요소(128)에 의해 유도될 수 있다. 채널 지역(108)에서의 변형은 주로 단축성일 수이다. 다른 실시예에서, 변형은 여러 방향을 따라 유도될 수 있는데, 예를 들어, 이 변형은 쌍축성 변형 또는 정역학 변형일 수 있다.
상기한 대로, 일부 실시예에서, 채널 지역(108)에서의 약간의 변형은 트렌치 구조(55a-55d)에 의해 유도될 수 있다. 한 실시예에서, 트렌츠 구조(55a - 55d)에 의해 채널 지역(108)에서 유도된 약간의 변형은 대략 0일 수 있고, 채널 지역(108)에서의 변형은 다른 구조, 예를 들어, 소자를 제작하는 동안 발생된 변형-유도 요소(128)에 의해 유도될 수 있다.
상기 유도된 변형이 대략 0이 되도록 하기 위해 다양한 방법들이 트렌치 구조(55a - 55d)에 의해 유도된 변형을 조절하는데 사용될 수 있다. 예를 들어, 트렌치 구조(55a - 55d) 내의 충전 재료는 트렌치(50) 주위의 재료들과 거의 동일하게 되는 열팽창 계수를 갖도록 선택될 수 있는데, 예를 들어, 충전 재료는 트렌치가 규소 기판에 형성될 때 규소를 포함할 수 있다. 선택적으로, 충전 재료는 2가지 재료를 포함할 수 있는데, 첫 번째 재료는 두 번째 재료의 변형과 반대인 변형을 가진다.
도 10c를 계속 참조하면, 한 실시예에서, 제 1 채널 지역(108)에서의 변형은 접촉 금속화(contact metallization) 동안 에칭 정지로 사용되는 층과 같은 제 1 캡 층(130)에 의해 유도된다. 캡 층(130)은 전체 소자 구조(100), 예를 들어, 제 1 트랜지스터(106)의 표면(132) 위로 일치되게 배치될 수 있고, 유전 재료, 예를 들어, 질화규소로부터 형성되어, 채널 지역(108)에서 인장 또는 압축 변형을 유도하도록 가공될 수 있다. 한 실시예에서, 캡 층(130)은 마스킹층(28)의 논의에서 이미 기술한 대로 변형을 유도하도록 가공될 수 있는 질화규소를 포함한다. 부가적으로, 캡 층(130)은 채널 지역(108)에서 유도된 변형 수준을 맞추기 위해서 원자, 예를 들어, Si 또는 Ge 원자가 주입될 수 있다. 다른 실시예에서, 채널 지역(108)에서의 변형은 가스, 예를 들어, 수소, 산소, 헬륨 또는 다른 안정한 가스를 게이트(110) 또는 채널 지역(108)의 아래 영역으로 주입함으로써 유도될 수 있다.
게이트(110)는 만일 게이트(110)가 금속 실리사이드, 금속 게르마노실리사이드, 또는 금속 게르마노사이드, 예를 들어, 니켈 실리사이드(NiSi), 니켈 게르마노실리사이드(NiSiGe) 또는 니켈 게르마노사이드(NiGe)로 완전히 또는 거의 완전히 이루어지면 채널 지역(108)에서 변형을 유도할 수 있다. 금속과 게이트 다결정 규소, 다결정 규소-게르마늄 또는 다결정 게르마늄 사이의 반응은 가공 후에 채널 지역(108)에 변형을 유도할 수 있는 부피 변화를 일으킬 수 있다. 다른 실시예에서, 게이트(110)에서의 변형은 덮개층, 예를 들어, 산화물의 증착 및 게이트의 완전 또는 불완전 실리사이드화 이전의 어닐링에 의해 유도될 수 있다. 게이트(110)는 이온 주입 공정에 의해 비결정화된 반도체 재료를 포함할 수 있고, 후속 어닐링하는 동안 비결정-결정 상전이(및 동반 부피 변화)를 겪을 수 있다. 어닐링하는 동안 덮개층의 존재는 덮개층이 제거되고 게이트가 실리사이드화된 후에도 채널 지역(108)에 유도되는 변형을 일으킬 수 있다.
도 10d-10e를 참조하면, 다른 실시예에서, 채널 지역(108)에서의 변형은 소스 지역(102) 및 드레인 지역(104)에서의 반도체 재료의 일부와 채널 지역(108) 또 는 적어도 하나의 제 1 소스 지역(102) 및 제 1 드레인 지역(104)에 인접한 영역(104)에 배치된 반도체 재료의 격자 상수와 다른 격자 상수를 가진 제 2 재료를 교체함으로써 유도될 수 있다. 예를 들어, 제 1 및 제 2 오목홈(144, 148)은 본 명세서에 참조로 포함된 미국 특허 제 6,651,273호 및 6,621,131호에 기술된 대로 Si(이 경우 채널 지역(108) 또한 Si를 포함한다)를 포함하는 소스 지역(12)과 드레인 지역(104)에 형성될 수 있다. 오목홈(144, 148)은 SiGe와 같은 Si의 격자 상수보다 더 큰 격자 상수를 가진 제 2 재료(150)로 채워질 수 있어서, 채널 지역(108)에 압축 변형을 유도한다. 선택적으로, Si를 포함하는 소스 지역(102)과 드레인 지역(104)에서의 오목홈(144, 148)은 에칭되고 탄화규소(SiC)와 같이 더 작은 격자 상수를 가진 제 2 재료(150)로 채워질 수 있어서, 채널 지역(108)에 인장 변형을 유도한다. SiGe를 포함하는 소스, 드레인 및 채널 지역에 대해서, 재충전 제 2 재료(150)는 압축 변형을 유도하기 위한 더 높은 Ge 함량을 가진 Ge 또는 SiGe 또는 인장 변형을 유도하기 위해 더 적은 Ge 함량을 가진 Si 또는 SiGe일 수 있다. 예를 들어, 영역(140)은 이완층(16)의 일부 및/또는 변형층(18)의 일부일 수 있다. 한 실시예에서, 제 1 트랜지스터(106)는 대형 반도체 기판(12)에 형성되고, 지역(140)은 대형 반도체 기판(12)의 일부를 포함할 수 있다.
다른 실시예에서, 채널 지역(108)에서의 변형은 소소 영역(102) 및/또는 드레인 지역(104)의 실리사이드화 영역에 의해 주로 유도될 수 있다. 실리사이드 금속과 소스 지역(102) 또는 드레인 지역(104)에서의 반도체 재료와 반응하는 동안 부피 변화는 채널 지역(108)에 유도되는 변형을 일으킬 수 있다. 이런 금속은 티타늄, 니켈, 코발트, 백금 또는 다른 적절한 금속을 포함할 수 있다. 이런 실시예에서, 소스 지역(102)과 드레인 지역(104)은 에칭되지 않을 수 있고 다른 반도체 재료로 채워질 수 있다.
다른 실시예에서, 변형-유도 요소(128)는 백-앤드 금속화(back-end metallization) 공정 또는 제 1 트랜지스터(106)를 포함하는 칩의 다이-레벨 패키징하는 동안 유도될 수 있다. 예를 들어, 변형-유도 요소(128)는 소자 제작을 완성한 후에 칩이 부착되는 패키지일 수 있다. 이런 패키지는 하나 이상의 방향을 따라 전체 칩을 가로질러 변형을 유도하기 위해 변화되거나 변형되는 것과 같이 가공될 수 있어서, 채널 지역(108)에 변형을 유도할 수 있다. 이런 실시예의 경우, 대형 반도체 기판(12)은, 예를 들어, 뒷면 연마에 의한 재료의 제거에 의해 감소된 두께를 가질 수 있다. 다른 실시예에서, 변형-유도 요소(128)는 변형이 채널 지역(108)에 유도되는 방식으로 증착 및/또는 가공된 금속 결합층들 사이의 금속화층 또는 유전층일 수 있다.
변형이 채널 지역(108)에 유도되는 상기 방법은 상기한 에피택실 변형층(18) 및/또는 SSOI 또는 SOI 웨이퍼와 조합하여 사용될 수 있다.
도 11을 참조하면, 구조(200)는 제 1 트랜지스터(106)와 제 2 트랜지스터(106')를 포함할 수 있다. 제 1 트랜지스터(106)는 기판(12)의 제 1 지역, 예를 들어, 변형층(18)의 제 1 지역(202) 위로 배치될 수 있다. 트렌치 구조(55a, 55b)는 제 1 소스 지역(102)과 제 2 드레인 지역(104) 근처에 형성될 수 있다. 제 2 소스 지역(102) 및 제 2 드레인 지역(104)은 기판의 제 2 지역, 예를 들어, 변형층(18)의 제 1 지역(204)에 차례로 배치될 수 있다. 제 2 트랜지스터(106')는 기판(12)의 제 2 지역, 예를 들어, 변형층(18)의 제 2 지역(202') 위로 배치될 수 있다. 제 2 트랜지스터(106')는 기판의 제 2 지역, 예를 들어, 변형층(18)의 제 2 지역(204')에 배치된 제 2 소스 지역(102')과 제 2 드레인 지역(104')을 포함할 수 있다. 또한 제 2 트랜지스터(106')는 제 2 소스 지역(102')과 제 2 드레인 지역(104') 사이에 배치된 제 2 채널 지역(108')을 포함할 수 있다. 일부 실시예에서, 제 2 채널 지역(108')은 인장력으로 변형될 수 있다. 다른 실시예에서, 제 2 채널 지역(108')은 압축력으로 변형될 수 있다. 제 2 게이트(110')는 제 2 채널 지역(108')과 제 2 소스 지역(102') 및 제 2 드레인 지역(104') 사이에 배치될 수 있다. 제 2 게이트(110')는 도핑된 반도체, 금속 및 금속성 화합물과 같은 재료를 포함할 수 있다. 제 2 게이트 유전체(114')는 제 2 게이트(110')와 제 2 채널 지역(108') 사이에 배치될 수 있다.
제 2 트렌치 구조(55a')는 제 2 소스 지역(102') 또는 제 2 드레인 지역(104')의 적어도 한 면 근처에 형성될 수 있다. 트렌치 구조(55a', 55b')를 포함하는 트렌치 구조의 제 2 쌍은 제 2 소스 지역(102')과 제 2 드레인 지역(104') 근처에 형성될 수 있다. 한 실시예에서, 제 2 채널 지역(108')은 압축력으로 변형될 수 있고, 트렌치 구조(55a', 55b')는 트렌치 구조(55a', 55b')가 압축력으로 변형되는 방식과 제 2 채널 지역(108')에 약간의 압축 변형을 유도하는 재료로 형성될 수 있다. 다른 실시예에서, 제 2 채널 지역(108')은 인장력으로 변형될 수 있고, 트렌치 구조(55a', 55b')는 트렌치 구조(55a', 55b')가 인장력으로 변형되는 방식과 제 2 채널 지역(108')에 약간의 인장 변형을 유도하는 재료로 형성될 수 있다.
제 1 채널 지역(108)과 제 2 채널 지역(108')은 동일하거나 다른 형태의 변형을 가질 수 있다. 예를 들어, 한 실시예에서, 제 2 채널 지역(108)은 압축력으로 변형되는 반면, 제 2 채널 지역(108')은 인장력으로 변형된다. 이 실시예에서, 트렌치 구조(55a, 55b)는 트렌치 구조(55a, 55b)가 압축력으로 변형되는 방식과 제 1 채널 지역(108)에 약간의 압축 변형을 유도하는 재료로 형성될 수 있다. 다른 실시예에서, 트렌치 구조(55a', 55b')는 트렌치 구조(55a', 55b')가 인장력으로 변형되는 방식과 제 2 채널 지역(108')에 약간의 인장 변형을 유도하는 재료로 형성될 수 있다.
다른 형태의 변형을 갖는 제 1 채널 지역(108)과 제 2 채널 지역(108')의 경우에, 트렌치 구조(55a, 55b, 55a', 55b')를 위한 가공 간편성의 면에서 채널 지역(108 및 108')에 거의 변형을 일으키지 않는 것이 바람직할 수 있다. 이런 경우에, 변형층(18)에서의 변형은 상기한 다른 변형 유도 기술, 예를 들어, 캡 층(130), 변형 유도 게이트(110) 또는 에칭되고 재충전된 소스 및 드레인 지역(102 및 104)으로 증가될 수 있다. 한 실시예에서, 제 1 트랜지스터(106)는 인장력으로 변형된 변형층(18), 인장 변형을 유도하는 캡 층(130) 및 제 1 채널 지역(108) 상에 적은 변형을 일으키거나 변형을 일으키지 않는 트렌치 구조(55a, 55b)를 포함할 수 있다. 제 2 트랜지스터(106')는 압축력으로 변형된 변형층(18), 주위 재료(적어도 하나의 변형층(18) 및 이완층(16))의 격자 상수보다 더 큰 격자 상수를 가져 제 1 채널 지역(108')에서 압축 변형을 유도하는 재료를 포함하는 소스 및 드레인 지역(102', 104') 및 제 1 채널 지역(108) 상에 적은 변형을 일으키거나 변형을 일으키지 않는 트렌치 구조(55a', 55b')를 포함할 수 있다. 이런 방법들은 SSOI 기판에도 사용될 수 있다.
반대 형태의 변형(예를 들어, 압축력으로 변형된 채널에서 인장 변형을 유도)을 유도하기보다는 채널 지역(108)에서 변형을 협동적으로 유도하는 이런 복합 기술의 사용은, 특히 활성 소자 영역의 크기가 소형으로 정해질 때 뛰어난 소자 성능을 초래할 수 있다. 예를 들어, 소자 성능은 활성 영역 길이가 대략 1㎛보다 작을 때 및/또는 활성 영역 넓이가 0.5㎛보다 작을 때 향상될 수 있다.
일부 실시예에서, 트랜지스터(106, 106')의 각각 또는 전부는 통상적인 평면내[110] 방향으로부터 갈라진 결정 방향을 따라 배향될 수 있다. 예를 들어, 트랜지스터 게이트는 Si 웨이퍼 상에 평면내[100] 방향을 따라 배열될 수 있다. 다른 실시예에서, 통상적인 표면(100) 이외의 표면을 가진 기판은 트랜지스터(106, 106')의 제조에 사용될 수 있다. 예를 들어, 표면(110) 또는 (111)을 가진 기판이 사용될 수 있다. SOI 또는 SSOI 기판의 경우에, 절연층 위의 층은 기본 기판에 대해 평면내 회전을 가질 수 있거나(즉, 층에서의 결정 방향이 기판의 결정 방향과 다를 수 있다) 기본 기판의 표면 결정면과 다른 표면 결정면을 가질 수 있다. 예를 들어, 반도체층은 SOI 또는 SSOI 기판을 형성하기 위해 결합하기 전에 평면내에서 45˚회전할 수 있다. 선택적으로, 반도체(변형 또는 비변형)는 다른 표면 결정면(예를 들어, (110) 또는 (111))으로 형성될 수 있고 핸들 웨이퍼(예를 들어, 표면(100)을 가짐)와 결합될 수 있다.
본 발명의 실시예는 다층 또는 랩-어라운드 게이트(wrap-around gate)를 가진 트랜지스터에 적용할 수 있다. 이런 예들은 핀-FETs, 트라이-FETs, 오메가-FETs 및 더블-게이트 FETs(이들의 채널은 수평 또는 수직방향일 수 있다).
본 발명은 본 발명의 취지 또는 필수적인 특징을 벗어나지 않으면서 다른 특징적인 형태에 구현될 수 있다. 따라서, 상기 실시예들은 본 명세서에 기술된 발명을 한정하기보다는 설명가능한 모든 면을 고려한다.
본 발명의 설명 중에 포함되어 있음

Claims (40)

  1. 기판;
    상기 기판의 제 1 부분에 배치된 제 1 소스 지역 및 제 1 드레인 지역,
    제 1 형태의 변형을 갖는 제 1 소스 지역과 제 1 드레인 지역 사이에 배치된 제 1 채널 지역, 및
    도핑된 반도체, 금속, 및 금속성 화합물로 이루어진 그룹으로부터 선택되는 재료를 포함하는 제 1 채널 지역 위 및 제 1 소스 및 제 1 드레인 지역 사이에 배치된 제 1 게이트를 포함하는 기판의 제 1 지역 위에 배치된 제 1 트랜지스터; 및
    제 1 채널 지역에 약간의 제 1 형태의 변형만을 유도하며, 제 1 소스 지역과 제 1 드레인 지역의 적어도 하나의 면에 인접한 제 1 트렌치 구조를 포함하는 구조.
  2. 제 1 항에 있어서,
    기판 위에 배치된 변형층을 더 포함하는 구조.
  3. 제 2 항에 있어서,
    변형층이 적어도 하나의 규소 및 게르마늄을 포함하는 구조.
  4. 제 2 항에 있어서,
    제 1 채널 지역의 적어도 일부분은 변형층에 배치되는 구조.
  5. 제 2 항에 있어서,
    기판 위에 배치된 유전층을 더 포함하고, 변형층은 유전층 위에 접촉되어 배치되는 구조.
  6. 제 1 항에 있어서,
    제 1 형태의 변형은 인장력인 구조.
  7. 제 1 항에 있어서,
    제 1 형태의 변형은 압축력인 구조.
  8. 제 1 항에 있어서,
    기판은 적어도 하나의 규소 및 게르마늄을 포함하는 구조.
  9. 제 1 항에 있어서,
    기판은 규소 이외의 적어도 하나의 원소를 포함하는 구조.
  10. 제 9 항에 있어서,
    다른 원소는 게르마늄인 구조.
  11. 제 1 항에 있어서,
    제 1 트랜지스터의 표면 위에 배치된 제 1 캡층을 더 포함하고, 제 1 채널 지역에서의 변형은 제 1 캡층에 의해 유도되는 구조.
  12. 제 11 항에 있어서,
    제 1 캡층은 질화규소를 포함하는 구조.
  13. 제 1 항에 있어서,
    제 1 채널 지역에서의 변형은 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역에 의해 유도되는 구조.
  14. 제 13 항에 있어서,
    적어도 하나의 제 1 소스 지역과 제 1 드레인 지역은 적어도 하나의 제 1 채널 지역과 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역에 인접한 영역에 배치된 반도체 재료의 격자 상수보다 더 큰 격자 상수를 가진 제 2 재료를 포함하는 구조.
  15. 제 14 항에 있어서,
    제 2 재료는 SiGe 및 Ge로 이루어진 그룹으로부터 선택된 재료를 포함하는 구조.
  16. 제 13 항에 있어서,
    적어도 하나의 제 1 소스 지역과 제 1 드레인 지역은 적어도 하나의 제 1 채널 지역과 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역에 인접한 영역에 배치된 반도체 재료의 격자 상수보다 더 작은 격자 상수를 가진 제 2 재료를 포함하는 구조.
  17. 제 16 항에 있어서,
    제 2 재료는 SiGe, Si 및 SiC로 이루어진 그룹으로부터 선택되는 재료를 포함하는 구조.
  18. 제 1 항에 있어서,
    제 1 채널 지역에서의 변형은 제 1 게이트에 의해 유도되는 구조.
  19. 제 18 항에 있어서,
    제 1 게이트는 금속 실리사이드, 금속 게르마노실리사이드 및 금속 게르마노사이드의 그룹으로부터 선택된 재료를 포함하는 구조.
  20. 제 1 항에 있어서,
    기판의 제 2 부분에 배치된 제 2 소스 지역과 제 2 드레인 지역,
    제 2 형태의 변형을 가진 제 2 소스 지역과 제 2 드레인 지역 사이에 배치된 제 2 채널 지역, 및
    도핑된 반도체, 금속, 및 금속성 화합물로 이루어진 그룹으로부터 선택되는 재료를 포함하는 제 2 채널 지역 위 및 제 2 소스 및 제 2 드레인 지역 사이에 배치된 제 2 게이트를 포함하는 기판의 제 2 지역 위에 배치된 제 2 트랜지스터; 및
    제 2 채널 지역에 약간의 제 2 형태의 변형만을 유도하며, 적어도 하나의 제 2 소스 지역과 제 2 드레인 지역에 인접한 제 2 트렌치 구조를 더 포함하는 구조.
  21. 제 20 항에 있어서,
    제 1 및 제 2 형태의 변형은 다른 구조.
  22. 제 1 항에 있어서,
    제 1 트렌치 구조에 의해 유도된 약간의 변형은 대략 0인 구조.
  23. 제 22 항에 있어서,
    제 1 변형-유도 요소; 및
    제 1 에피택실 변형층을 더 포함하고, 제 1 채널 지역은 제 1 에피택실 변형층의 일부 내에 배치되고 제 1 변형-유도 요소는 제 1 채널 지역에서의 약간의 변형만을 유도하는 구조.
  24. 제 23 항에 있어서,
    제 1 변형-유도 요소는 제 1 트랜지스터의 표면 위에 배치된 제 1 캡층을 포함하는 구조.
  25. 제 23 항에 있어서,
    제 1 변형-유도 요소는 제 1 게이트를 포함하는 구조.
  26. 제 23 항에 있어서,
    제 1 변형-유도 요소는 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역을 포함하는 구조.
  27. 기판을 제공하는 단계;
    기판의 제 1 부분에 제 1 소스 지역과 제 1 드레인 지역을 한정하는 단계,
    제 1 형태의 변형을 가진 제 1 소스 지역과 제 1 드레인 지역 사이에 제 1 채널 지역을 한정하는 단계, 및
    도핑된 반도체, 금속, 및 금속성 화합물로 이루어진 그룹으로부터 선택되는 재료를 포함하는 제 1 채널 지역 위 및 제 1 소스 및 제 1 드레인 지역 사이에 배치된 제 1 게이트를 형성하는 단계에 의해 기판의 제 1 지역 위에 제 1 트랜지스터를 형성하는 단계; 및
    제 1 채널 지역에서 약간의 제 1 형태의 변형만을 유도하도록 조절되며,적어도 하나의 제 1 소스 지역과 제 1 드레인 지역에 인접한 트렌치 구조를 형성하는 단계를 포함하는 반도체 구조의 형성 방법.
  28. 제 27 항에 있어서,
    기판의 제 2 부분에 제 2 소스 지역과 제 2 드레인 지역을 한정하는 단계,
    제 2 형태의 변형을 가진 제 2 소스 지역과 제 2 드레인 지역 사이에 제 2 채널 지역을 한정하는 단계, 및
    도핑된 반도체, 금속, 및 금속성 화합물로 이루어진 그룹으로부터 선택되는 재료를 포함하는 제 2 채널 지역 위 및 제 2 소스 및 제 2 드레인 지역 사이에 배치된 제 2 게이트를 형성하는 단계에 의해 기판의 제 2 지역 위에 제 2 트랜지스터를 형성하는 단계; 및
    제 2 채널 지역에서 약간의 제 2 형태의 변형만을 유도하도록 조절되며, 적어도 하나의 제 2 소스 지역과 제 2 드레인 지역에 인접한 트렌치 구조를 형성하는 단계를 더 포함하는 방법.
  29. 제 28 항에 있어서,
    제 1 및 제 2 형태의 변형은 다른 방법.
  30. 제 27 항에 있어서,
    제 1 트랜지스터의 표면 위에 제 1 캡층을 형성하는 단계를 더 포함하고, 캡층은 제 1 채널 지역에서 제 1 형태의 변형을 유도하도록 조절되는 방법.
  31. 제 27 항에 있어서,
    제 1 채널 지역에서의 적어도 약간의 변형은 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역에 의해 유도되는 방법.
  32. 제 31 항에 있어서,
    적어도 하나의 제 1 소스 지역과 제 1 드레인 지역은 적어도 하나의 제 1 채널 지역과 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역에 인접한 영역에 배치된 반도체 재료의 격자 상수보다 더 큰 격자 상수를 갖는 제 2 재료를 포함하는 방법.
  33. 제 31 항에 있어서,
    적어도 하나의 제 2 소스 지역과 제 2 드레인 지역은 적어도 하나의 제 2 채널 지역과 적어도 하나의 제 2 소스 지역과 제 2 드레인 지역에 인접한 영역에 배치된 반도체 재료의 격자 상수보다 더 작은 격자 상수를 갖는 제 2 재료를 포함하는 방법.
  34. 제 27 항에 있어서,
    제 1 채널 지역에서의 적어도 약간의 변형은 제 1 게이트에 의해 유도되는 방법.
  35. 제 27 항에 있어서,
    제 1 트렌치 구조가 변형을 유도하도록 조절되는 제 1 형태의 약간의 변형은 대략 0인 방법.
  36. 제 35 항에 있어서,
    제 1 채널 지역은 제 1 에피택실 변형층의 일부에 형성되는 방법.
  37. 제 35 항에 있어서,
    제 1 변형-유도 요소를 더 포함하는 방법.
  38. 제 37 항에 있어서,
    제 1 변형-유도 요소는 제 1 트랜지스터의 표면 위에 배치된 제 1 캡층을 포함하는 방법.
  39. 제 37 항에 있어서,
    제 1 변형-유도 요소는 제 1 게이트를 포함하는 방법.
  40. 제 37 항에 있어서,
    제 1 변형-유도 요소는 적어도 하나의 제 1 소스 지역 및 제 1 드레인 지역을 포함하는 방법.
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