KR100969588B1 - Ｓｏｉ 웨이퍼 및 그 제조 방법 - Google Patents

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Abstract

최고 온도가 1200℃ 이상에서, 0.1초 이하의 레이저 어닐(laser annealing)을 행해도, 슬립 전위가 발생하지 않는 SOI 웨이퍼가 제공된다.
이 웨이퍼는 실리콘 단결정의 지지층과 활성층과의 사이에 절연 산화막층을 갖는 SOI 구조의 웨이퍼로서, 최고 온도가 1200℃ 이상에서, 0.1초 이하의 레이저 어닐이 시행되는 반도체 디바이스의 제조 프로세스에 이용되는 SOI 웨이퍼에 있어서, 절연 산화막층과 지지층과의 계면으로부터 당해 지지층측의 260㎛의 깊이 영역에 있어서의, 90° 광산란법에 의한 광산란 결함의 밀도가, 2×108/㎤ 이하인 웨이퍼이다.
SOI 웨이퍼, 광산란 결함, 계면

Description

ＳＯＩ 웨이퍼 및 그 제조 방법{SOI WAFER AND MANUFACTURING METHOD THEREOF}
본 발명은, 최고 온도가 1200℃ 이상에서, 0.1초 이하의 극(極)단시간 열처리가 행해지는 반도체 디바이스 제조 프로세스에 이용하기에 바람직한 SOI(Silicon on Insulator) 웨이퍼 및 그 제조 방법에 관한 것이다.
디바이스의 고집적화·저소비 전력화에 의해 디바이스 제조 프로세스에 있어서, 레이저 어닐(laser annealing)과 같은 최고 온도가 1200℃ 이상에서 0.1초 이하의 극단시간 열처리가 응용되고 있다. 특히 SOI 웨이퍼를 레이저 어닐로(爐) 내에서 편측 가열하는 경우에는, 극히 단시간이긴 하지만, SOI 웨이퍼의 활성층뿐만 아니라 절연 산화막층 및 지지층의 일부도 가열되는 경우가 있다.
이러한 단시간이어도 지지층이 가열되면, 지지층과 절연 산화막층과의 계면 근방에 존재하는 산소 석출물이 열전도의 장해가 되어, 이 계면 근방에 높은 응력을 발생시켜, 여기서부터 고밀도인 슬립 전위(slip dislocation)를 발생하여 절연 산화막층 바로 아래가 소성(塑性) 변형을 하는 것을 알았다.
이러한 소성 변형은, 디바이스 공정에 있어서의 노광 시에 디포커 스(defocus; 핀트 어긋남)의 원인이 되어, 수율을 열화시킨다.
[특허 문헌] 일본공개특허공보 2006-237042호
본 발명이 해결하고자 하는 과제는, 최고 온도가 1200℃ 이상에서, 0.1초 이하의 레이저 어닐을 시행해도, 슬립 전위가 발생하지 않는 SOI 웨이퍼를 제공하는 것이다.
본 발명은, 실리콘 단결정의 지지층과 활성층과의 사이에 절연 산화막층을 갖는 SOI 구조의 웨이퍼로서, 최고 온도가 1200℃ 이상에서, 0.1초 이하의 레이저 어닐이 시행되는 반도체 디바이스의 제조 프로세스에 이용되는 SOI 웨이퍼에 있어서,
상기 절연 산화막층과 지지층과의 계면으로부터 당해 지지층측의 260㎛의 깊이 영역에 있어서의, 90° 광산란법에 의한 광산란 결함의 밀도가, 2×108/㎤ 이하인 것을 특징으로 한다.
본 발명은, 열처리 등의 공정에 의해 절연 산화막층과 지지층과의 계면으로부터 당해 지지층측의 260㎛의 깊이 영역에 있어서의, 90° 광산란법에 의한 광산란 결함의 밀도가, 2×108/㎤ 이하이기 때문에, 최고 온도가 1200℃ 이상에서, 0.1초 이하의 레이저 어닐을 시행해도, 슬립 전위는 발생하지 않는다.
이하의 실시예에 있어서, 절연 산화막층과 지지층과의 계면으로부터 당해 지지층측의 260㎛의 깊이 영역에 있어서의, 90° 광산란법에 의한 광산란 결함의 밀도를, 2×108/㎤ 이하로 하면, 최고 온도가 1200℃ 이상에서, 0.1초 이하의 레이저 어닐을 시행해도 슬립 전위는 발생하지 않는 것을, 비교예 및 참고예와 함께 확인했다.
(실시예 1)
직경 200㎜의 실리콘 단결정 잉곳으로부터 슬라이스한 실리콘 웨이퍼(산소 농도가 11.5∼13.6×1017atoms/cc(Old-ASTM))를 650℃로 가열하고, 이것에 가속 에너지 200keV, 도즈(dose)량 5×1017/㎠의 산소 이온을 주입했다. 이 결과, 산소 이온이 단결정 실리콘 웨이퍼와 반응하여, 단결정 실리콘 웨이퍼의 내부에 매입 SiO2층(절연 산화막층)이 형성되고, 이 매입 SiO2층상, 즉, 단결정 실리콘 웨이퍼의 표면부에는, 주입 손상을 받은 잔류 실리콘층이 형성된다.
이어서, 1325℃의 고온으로, Ar 및 O2의 혼합 분위기 중에서 8시간, 단결정 실리콘 웨이퍼를 열처리한다. 이 고온 열처리에 의해, 단결정 실리콘 웨이퍼로부터 매입 SiO2층 이외의 석출물이 제거되고, 단결정 실리콘 웨이퍼의 표면부에, 실리콘 원자를 재배열시킨 단결정 실리콘층(활성층)이 형성된다. 형성된 활성층의 두께 및 매입 SiO2층의 두께를 투과 전자 현미경으로 관찰한 바 활성층의 두께는 200nm, 매입 SiO2층의 두께는 125nm이었다.
이렇게 하여 얻어진 SOI 구조의 웨이퍼에, 도 3에 나타내는 수준 3의 열처리를 행했다. 이 수준 3의 열처리는, 600℃×1시간→승온 속도 1℃/분으로 650℃까지 승온(50분)→650℃×2시간→승온 속도 5℃/분으로 950℃까지 승온(60분)→950℃×12시간이라는 프로파일을 거치는 처리이다.
이 열처리 후의 SOI 웨이퍼의 절연 산화막층과 지지층과의 계면 부근의 열처리 유기(誘起; induced) 결함 밀도를, 미츠이 킨조쿠사 제조의 MO-441을 이용한 90° 광산란법으로 평가했다. 이 90° 광산란법에 의한 광산란 결함(광산란체)의 측정은, 출력 100㎽의 파장 1.06㎛(근적외)의 빛을 실리콘 웨이퍼의 표면측으로부터 입사(入射)하여, 웨이퍼의 벽개(劈開)면으로부터 검출되는 90° 산란광을 검출함으로써 행했다. 90° 산란광은, 필터를 넣어서 감쇠시켰다.
측정 영역은, 도 5에 나타내는 절연 산화막층과 지지층과의 계면으로부터 260㎛의 깊이까지의 영역으로 하고, 웨이퍼 지름 방향으로 2㎜를 1시야로 하여 웨이퍼 반지름 방향으로 10점 측정하고, 광산란 결함의 밀도도 측정했다.
이 결과를 표 1에 나타내지만 광산란 결함 밀도는 1.1×108/㎤이었다.
다음으로, 이 실시예 1의 SOI에, 디바이스 제조 공정에서 행해지는 극단시간 열처리(레이저 어닐)를, 레이저 스파이크 어닐로를 이용하여 최고 온도 1200℃의 조건에서 실시했다. 그 후에 X선 토포그래피(topography) 관찰에 의해, 웨이퍼 표면을 향하여 운동한 슬립 전위의 유무를 관찰했지만, 표 1에 나타내는 바와 같이 슬립 전위의 발생은 관찰되지 않았다.
(실시예 2)
실시예 1과 동일한 직경 200㎜의 실리콘 단결정 잉곳으로부터 슬라이스한 실리콘 웨이퍼(산소 농도가 11.5∼13.6×1017atoms/cc(Old-ASTM))를 650℃로 가열하고, 이것에 가속 에너지 200keV, 도즈량 5×1017/㎠의 산소 이온을 주입했다.
이어서, 실시예 1과 동일하게, 1325℃의 고온으로, Ar 및 O2의 혼합 분위기 중에서 8시간, 단결정 실리콘 웨이퍼를 열처리하고, SOI 웨이퍼를 제작했다. 형성된 활성층의 두께 및 매입 SiO2층의 두께를 투과 전자 현미경으로 관찰한 바 활성층의 두께는 200nm, 매입 SiO2층의 두께는 125nm이었다.
이렇게 하여 얻어진 SOI 구조의 웨이퍼에, 도 3에 나타내는 수준 3의 열처리를 행한 후, 이 열처리 후의 SOI 웨이퍼의 절연 산화막층과 지지층과의 계면 부근의 열처리 유기 결함 밀도를, 실시예 1과 동일하게 미츠이 킨조쿠사 제조의 MO-441을 이용한 90° 광산란법으로 평가한 바, 표 1에 나타내는 바와 같이 광산란 결함 밀도는 1.9×108/㎤이었다.
다음으로, 이 실시예 2의 SOI에, 디바이스 제조 공정에서 행해지는 극단시간 열처리(레이저 어닐)를, 레이저 스파이크 어닐로를 이용하여 최고 온도 1300℃의 조건에서 실시했다. 그 후에 X선 토포그래피 관찰에 의해, 웨이퍼 표면을 향하여 운동한 슬립 전위의 유무를 관찰했지만, 표 1에 나타내는 바와 같이 슬립 전위의 발생은 관찰되지 않았다.
(실시예 3)
실시예 1과 동일한 직경 200㎜의 실리콘 단결정 잉곳으로부터 슬라이스한 실리콘 웨이퍼(산소 농도가 11.5∼13.6×1017atoms/cc(Old-ASTM))를 650℃로 가열하고, 이것에 가속 에너지 200keV, 도즈량 5×1017/㎠의 산소 이온을 주입했다.
이어서, 실시예 1과 동일하게, 1325℃의 고온으로, Ar 및 O2의 혼합 분위기 중에서 8시간, 단결정 실리콘 웨이퍼를 열처리하고, SOI 웨이퍼를 제작했다. 형성된 활성층의 두께 및 매입 SiO2층의 두께를 투과 전자 현미경으로 관찰한 바 활성층의 두께는 200nm, 매입 SiO2층의 두께는 125nm이었다.
또한, Ar 및 O2의 혼합 분위기 중에서 1100℃의 열처리를 행하여 희생(犧牲) 산화시키고, 이 희생 산화에 의해 생성된 산화막을 불산 용액(fluorinated acid solution) 중에서 박리했다. 이에 따른 활성층의 두께를 투과 전자 현미경으로 관찰한 바 100nm이었다.
이렇게 하여 얻어진 SOI 구조의 웨이퍼에, 도 3에 나타내는 수준 3의 열처리를 행한 후, 이 열처리 후의 SOI 웨이퍼의 절연 산화막층과 지지층과의 계면 부근의 열처리 유기 결함 밀도를, 실시예 1과 동일하게 미츠이 킨조쿠사 제조의 MO-441을 이용한 90° 광산란법으로 평가한 바, 표 1에 나타내는 바와 같이 광산란 결함 밀도는 1.8×108/㎤이었다.
다음으로, 이 실시예 3의 SOI에, 디바이스 제조 공정에서 행해지는 극단시간 열처리(레이저 어닐)를, 레이저 스파이크 어닐로를 이용하여 최고 온도 1300℃의 조건에서 실시했다. 그 후에 X선 토포그래피 관찰에 의해, 웨이퍼 표면을 향하여 운동한 슬립 전위의 유무를 관찰했지만, 표 1에 나타내는 바와 같이 슬립 전위의 발생은 관찰되지 않았다.
(실시예 4)
실시예 1과 동일한 직경 200㎜의 실리콘 단결정 잉곳으로부터 슬라이스한 실리콘 웨이퍼(산소 농도가 11.5∼13.6×1017atoms/cc(Old-ASTM))를 1100℃로 열산화하고, 300nm의 산화막을 형성한 후, 이 웨이퍼의 상면으로부터, 이 산화막을 개재하여, 수소 이온을 주입 에너지 50keV, 도즈량 6×1017atoms/㎠를 주입하고, 활성층 웨이퍼 내부에 이온 주입층을 형성한다.
이어서, 실시예 1과 동일한 직경 200㎜의 실리콘 단결정 잉곳으로부터 슬라이스한 실리콘 웨이퍼(산소 농도가 11.5∼13.6×1017atoms/cc(Old-ASTM))를 지지 웨이퍼로 하여, 산화막을 개재하여 밀착시키고, 그 후, 박리 열처리를 600℃로 행하고, 주입층을 경계로 하여, 활성층 웨이퍼를 박막 형상으로 박리했다. 추가로, 1100℃의 접합 강화 열처리를 행함으로써, 견고하게 결합한 SOI 웨이퍼를 얻었다. 또한, 표면의 대미지(damage) 제거에는, 산소 분위기 중에서 열처리하여 표면 근방을 산화하는 희생 산화법을 이용했다.
제작된 SOI 웨이퍼를 투과 전자 현미경으로 확인한 바, 활성층이 100nm, 매 입 SiO2층의 두께는 150nm이었다.
이렇게 하여 얻어진 SOI 구조의 웨이퍼에, 도 4에 나타내는 수준 4의 열처리를 행했다. 이 수준 4의 열처리는, 800℃×4시간→승온 속도 1.5℃/분으로 950℃까지 승온(100분)→승온 속도 2℃/분으로 1000℃까지 승온(25분)→1000℃×8시간이라는 프로파일을 거치는 처리이다.
이 열처리 후의 SOI 웨이퍼의 절연 산화막층과 지지층과의 계면 부근의 열처리 유기 결함 밀도를, 실시예 1과 동일하게 미츠이 킨조쿠사 제조의 MO-441을 이용한 90° 광산란법으로 평가한 바, 표 1에 나타내는 바와 같이 광산란 결함 밀도는 1.7×108/㎤이었다.
다음으로, 이 실시예 4의 SOI 웨이퍼에, 디바이스 제조 공정에서 행해지는 극단시간 열처리(레이저 어닐)를, 레이저 스파이크 어닐로를 이용하여 최고 온도 1300℃의 조건에서 실시했다. 그 후에 X선 토포그래피 관찰에 의해, 웨이퍼 표면을 향하여 운동한 슬립 전위의 유무를 관찰했지만, 표 1에 나타내는 바와 같이 슬립 전위의 발생은 관찰되지 않았다.
(비교예 1)
실시예 1과 동일한 조건에서 제작한 SOI 구조의 웨이퍼(활성층의 두께가 200nm, 매입 SiO2층의 두께가 125nm)에 도 2에 나타내는 수준 2의 열처리를 행했다. 이 수준 2의 열처리는, 600℃×1시간→승온 속도 1℃/분으로 650℃까지 승온(50분)→650℃×2시간→승온 속도 3℃/분으로 950℃까지 승온(100분)→950℃×12시간이라는 프로파일을 거치는 처리이다.
이 열처리 후의 SOI 웨이퍼의 절연 산화막층과 지지층과의 계면 부근의 열처리 유기 결함 밀도를, 실시예 1과 동일하게 미츠이 킨조쿠사 제조의 MO-441을 이용한 90° 광산란법으로 평가한 바, 표 1에 나타내는 바와 같이 광산란 결함 밀도는 3.2×108/㎤이었다.
다음으로, 이 비교예 1의 SOI에, 디바이스 제조 공정에서 행해지는 극단시간 열처리(레이저 어닐)를, 레이저 스파이크 어닐로를 이용하여 최고 온도 1200℃의 조건에서 실시했다. 그 후에 X선 토포그래피 관찰에 의해, 웨이퍼 표면을 향하여 운동한 슬립 전위의 유무를 관찰했지만, 표 1에 나타내는 바와 같이 슬립 전위의 발생이 관찰됐다.
(비교예 2)
실시예 3과 동일한 조건에서 제작한 SOI 구조의 웨이퍼(활성층의 두께가 100nm, 매입 SiO2층의 두께가 125nm)에 도 2에 나타내는 수준 2의 열처리를 행했다.
이 열처리 후의 SOI 웨이퍼의 절연 산화막층과 지지층과의 계면 부근의 열처리 유기 결함 밀도를, 실시예 1과 동일하게 미츠이 킨조쿠사 제조의 MO-441을 이용한 90° 광산란법으로 평가한 바, 표 1에 나타내는 바와 같이 광산란 결함 밀도는 3.5×108/㎤이었다.
다음으로, 이 비교예 2의 SOI에, 디바이스 제조 공정에서 행해지는 극단시간 열처리(레이저 어닐)를, 레이저 스파이크 어닐로를 이용하여 최고 온도 1200℃의 조건에서 실시했다. 그 후에 X선 토포그래피 관찰에 의해, 웨이퍼 표면을 향하여 운동한 슬립 전위의 유무를 관찰한 바, 표 1에 나타내는 바와 같이 현저한 슬립 전위의 발생이 관찰됐다.
(비교예 3)
실시예 1과 동일한 조건에서 제작한 SOI 구조의 웨이퍼(활성층의 두께가 200nm, 매입 SiO2층의 두께가 125nm)에 도 2에 나타내는 수준 2의 열처리를 행했다.
이 열처리 후의 SOI 웨이퍼의 절연 산화막층과 지지층과의 계면 부근의 열처리 유기 결함 밀도를, 실시예 1과 동일하게 미츠이 킨조쿠사 제조의 MO-441을 이용한 90° 광산란법으로 평가한 바, 표 1에 나타내는 바와 같이 광산란 결함 밀도는 4.4×108/㎤이었다.
다음으로, 이 비교예 3의 SOI에, 디바이스 제조 공정에서 행해지는 극단시간 열처리(레이저 어닐)를, 레이저 스파이크 어닐로를 이용하여 최고 온도 1300℃의 조건에서 실시했다. 그 후에 X선 토포그래피 관찰에 의해, 웨이퍼 표면을 향하여 운동한 슬립 전위의 유무를 관찰한 바, 표 1에 나타내는 바와 같이 현저한 슬립 전위의 발생이 관찰됐다.
(참고예)
실시예 1과 동일한 직경 200㎜의 실리콘 단결정 잉곳으로부터 슬라이스한 실리콘 웨이퍼(산소 농도가 11.5∼13.6×1017atoms/cc(Old-ASTM))를 1100℃로 열산화하고, 200nm의 실리콘 산화막을 형성했다.
이어서, 이 200nm의 실리콘 산화막에 의해 덮인 활성층용 웨이퍼와, 산화 처리되어 있지 않은, 실시예 1과 동일한 직경 200㎜의 실리콘 단결정 잉곳으로부터 슬라이스한 실리콘 웨이퍼(산소 농도가 11.5∼13.6×1017atoms/cc(Old-ASTM), 지지 웨이퍼)를 상온에서 접합하여, 접합 기판을 제작했다. 추가로, 이 접합 기판에 1100℃의 접합 열처리를 행하여, 그 접합 강도를 증강했다.
이어서, 활성층용 웨이퍼의 외주부에 연삭 또는 에칭을 행하여, 접합 기판의 외주부에 존재하는 접합 불량 부분을 제거했다.
다음으로, 활성층용 웨이퍼에 표면 연삭 및 표면 연마를 시행하여, 두께 1000nm 정도의 활성층을 형성하고, 접합 SOI 웨이퍼를 얻었다.
이 SOI 구조의 웨이퍼(활성층의 두께가 1000nm, 절연 산화막층의 두께가 200nm)에 도 1에 나타내는 수준 1의 열처리를 시행했다. 이 수준 1의 열처리는, 700℃×4시간→승온 속도 5℃/분으로 950℃까지 승온(50분)→승온 속도 2℃/분으로 1000℃까지 승온(25분)→1000℃×8시간이라는 프로파일을 거치는 처리이다.
이 열처리 후의 SOI 웨이퍼의 절연 산화막층과 지지층과의 계면 부근의 열처리 유기 결함 밀도를, 실시예 1과 동일하게 미츠이 킨조쿠사 제조의 MO-441을 이용한 90° 광산란법으로 평가한 바, 표 1에 나타내는 바와 같이 광산란 결함 밀도는 3.2×109/㎤이었다.
다음으로, 이 참고예 1의 SOI 웨이퍼에, 디바이스 제조 공정에서 행해지는 극단시간 열처리(레이저 어닐)를, 레이저 스파이크 어닐로를 이용하여 최고 온도 1200℃의 조건에서 실시했다. 그 후에 X선 토포그래피 관찰에 의해, 웨이퍼 표면을 향하여 운동한 슬립 전위의 유무를 관찰한 바, 표 1에 나타내는 바와 같이 슬립 전위의 발생은 관찰되지 않았다.
(참고예 2)
실시예 1과 동일한 직경 200㎜의 실리콘 단결정 잉곳으로부터 슬라이스한 실리콘 웨이퍼(산소 농도가 11.5∼13.6×1017atoms/cc(Old-ASTM))를 1100℃로 열산화하고, 200nm의 실리콘 산화막을 형성했다.
이어서, 이 200nm의 실리콘 산화막에 의해 덮인 활성층용 웨이퍼와, 산화 처리되어 있지 않은, 실시예 1과 동일한 직경 200㎜의 실리콘 단결정 잉곳으로부터 슬라이스한 실리콘 웨이퍼(산소 농도가 11.5∼13.6×1017atoms/cc(Old-ASTM), 지지 웨이퍼)를 상온에서 접합하여, 접합 기판을 제작했다. 추가로, 이 접합 기판에 1100℃의 접합 열처리를 행하고, 그 접합 강도를 증강했다.
이어서, 활성층용 웨이퍼의 외주부에 연삭 또는 에칭을 행하여, 접합 기판의 외주부에 존재하는 접합 불량 부분을 제거했다.
다음으로, 활성층용 웨이퍼에 표면 연삭 및 표면 연마를 행하여, 두께 1000nm 정도의 활성층을 형성하고, 접합 SOI 웨이퍼를 얻었다.
이 SOI 구조의 웨이퍼(활성층의 두께가 1000nm, 절연 산화막층의 두께가 200nm)에 도 1에 나타내는 수준 1의 열처리를 행하고, 이 열처리 후의 SOI 웨이퍼의 절연 산화막층과 지지층과의 계면 부근의 열처리 유기 결함 밀도를, 실시예 1과 동일하게 미츠이 킨조쿠사 제조의 MO-441을 이용한 90° 광산란법으로 평가한 바, 표 1에 나타내는 바와 같이 광산란 결함 밀도는 3.5×109/㎤이었다.
다음으로, 이 참고예 2의 SOI 웨이퍼에, 디바이스 제조 공정에서 행해지는 극단시간 열처리(레이저 어닐)를, 레이저 스파이크 어닐로를 이용하여 최고 온도 1300℃의 조건에서 실시했다. 그 후에 X선 토포그래피 관찰에 의해, 웨이퍼 표면을 향하여 운동한 슬립 전위의 유무를 관찰한 바, 표 1에 나타내는 바와 같이 슬립 전위의 발생은 관찰되지 않았다.
웨이퍼 특성
레이저
어닐
평가
결과






SOI 제작법

활성층의
두께
(nm)

열처리
수준
계면으로부터 260㎛ 깊이에 있어서의 광산란 결함 밀도
(/㎤)

최고 온도
(℃)

슬립 전위

실시예 1
SIMOX
200
수준 3
1.1E+08
1200
없음

실시예 2
SIMOX
200
수준 3
1.9E+08
1300
없음

실시예 3
SIMOX
100
수준 3
1.8E+08
1300
없음

실시예 4
접합
(스마트 컷)
100
수준 4
1.7E+08
1300
없음

비교예 1
SIMOX
200
수준 2
3.2E+08
1200
있음

비교예 2
SIMOX
100
수준 2
3.5E+08
1200
극히 다수 있음

비교예 3
SIMOX
200
수준 2
4.4E+08
1300
다수 있음

참고예 1
접합(연마)
1000
수준 1
3.2E+09
1200
없음

참고예 2
접합(연마)
1000
수준 1
3.5E+09
1300
없음
(고찰)
이상의 실시예 1∼4 및 비교예 1∼3 그리고 참고예 1∼2의 결과로부터, 극단시간 어닐 처리의 경우, 웨이퍼 극표층이 가열되는 것으로 생각되지만, 참고예 1∼2와 같이 활성층이 충분히 두꺼운 경우는, 이 가열 영역은 활성층 영역에 한정되기 때문에 지지층의 슬립 전위로는 이르지 않는다. 그러나, 활성층이 특히 200nm 이하로 얇은 경우는, 절연 산화막층과 지지층의 일부도 가열되는 것이 생각되어, 이 급속하게 가열되는 영역에 고밀도의 적외 산란체의 결함이 존재하면, 열전도의 장해가 되어 절연 산화막/지지 기판 계면 부근에 높은 응력을 발생시켜, 슬립 전위가 발생한 것으로 생각된다.
본 발명의 SOI 웨이퍼는, 열처리 등의 공정에 의해 절연 산화막층과 지지층과의 계면으로부터 당해 지지층측의 260㎛의 깊이 영역에 있어서의, 90° 광산란법에 의한 광산란 결함의 밀도가, 2×108/㎤ 이하이기 때문에, 최고 온도가 1200℃ 이상에서, 0.1초 이하의 레이저 어닐을 시행해도, 슬립 전위는 발생하지 않는다. 따라서, 산업상 지극히 유용하다.
도 1은 실시예에 따른 열처리 수준(수준 1)을 나타내는 그래프이다.
도 2는 실시예에 따른 열처리 수준(수준 2)을 나타내는 그래프이다.
도 3은 실시예에 따른 열처리 수준(수준 3)을 나타내는 그래프이다.
도 4는 실시예에 따른 열처리 수준(수준 4)을 나타내는 그래프이다.
도 5는 SOI 웨이퍼의 구조를 나타내는 단면도이다.

Claims (4)

  1. 실리콘 단결정의 지지층과 활성층과의 사이에 절연 산화막층을 갖는 SOI 구조의 웨이퍼로서, 최고 온도가 1200℃ 이상에서, 0.1초 이하의 레이저 어닐(laser annealing)이 행해지는 반도체 디바이스의 제조 프로세스에 이용되는 SOI 웨이퍼에 있어서,
    상기 절연 산화막층과 지지층과의 계면으로부터 상기 지지층측의 260㎛의 깊이 영역에 있어서의, 90° 광산란법에 의한 광산란 결함의 밀도가, 2×108/㎤ 이하인 것을 특징으로 하는 SOI 웨이퍼.
  2. 제1항에 있어서,
    상기 활성층의 두께가 200nm 이하인 것을 특징으로 하는 SOI 웨이퍼.
  3. 실리콘 단결정의 지지층과 활성층과의 사이에 절연 산화막층을 갖는 SOI 구조의 웨이퍼를 제작하는 공정과,
    상기 절연 산화막층과 지지층과의 계면으로부터 상기 지지층측의 260㎛의 깊이 영역에 있어서의, 90° 광산란법에 의한 광산란 결함의 밀도가, 2×108/㎤ 이하가 되도록 상기 공정에 의해 얻어진 웨이퍼를 열처리하는 공정
    을 갖는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  4. 제3항에 있어서,
    상기 활성층의 두께가 200nm 이하인 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5239183B2 (ja) * 2007-03-20 2013-07-17 株式会社Ｓｕｍｃｏ Ｓｏｉウェーハ及びその製造方法
JP2009054837A (ja) * 2007-08-28 2009-03-12 Sumco Corp Ｓｉｍｏｘウェーハ製造方法およびｓｉｍｏｘウェーハ
CN108987250B (zh) * 2017-06-02 2021-08-17 上海新昇半导体科技有限公司 衬底及其制作方法
CN109148317B (zh) * 2017-06-15 2022-05-10 沈阳硅基科技有限公司 用于激光裂片技术制备soi硅片的机台
CN115404551B (zh) * 2022-09-21 2023-09-08 常州时创能源股份有限公司 一种用于消除快速热处理过程中晶硅片位错缺陷的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990088324A (ko) * 1998-05-15 1999-12-27 미다라이 후지오 반도체기판뿐만아니라반도체박막및다층구조를제조하는공정
KR20010071250A (ko) * 1999-03-16 2001-07-28 와다 다다시 실리콘 웨이퍼의 제조방법 및 실리콘 웨이퍼
KR20050115894A (ko) * 2003-03-07 2005-12-08 앰버웨이브 시스템즈 코포레이션 쉘로우 트렌치 분리법
JP2006165062A (ja) * 2004-12-02 2006-06-22 Sumco Corp Ｓｏｉウェーハの製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3257580B2 (ja) * 1994-03-10 2002-02-18 キヤノン株式会社 半導体基板の作製方法
JPH10284431A (ja) * 1997-04-11 1998-10-23 Sharp Corp Ｓｏｉ基板の製造方法
EP1513193A4 (en) * 2003-02-14 2007-02-28 Sumco Corp PROCESS FOR PRODUCING A SILICON WAFER
JP2004259779A (ja) * 2003-02-24 2004-09-16 Shin Etsu Handotai Co Ltd ウェーハの評価方法
FR2867607B1 (fr) * 2004-03-10 2006-07-14 Soitec Silicon On Insulator Procede de fabrication d'un substrat pour la microelectronique, l'opto-electronique et l'optique avec limitaton des lignes de glissement et substrat correspondant
JP5119677B2 (ja) * 2007-02-16 2013-01-16 株式会社Ｓｕｍｃｏ シリコンウェーハ及びその製造方法
JP5239183B2 (ja) * 2007-03-20 2013-07-17 株式会社Ｓｕｍｃｏ Ｓｏｉウェーハ及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990088324A (ko) * 1998-05-15 1999-12-27 미다라이 후지오 반도체기판뿐만아니라반도체박막및다층구조를제조하는공정
KR20010071250A (ko) * 1999-03-16 2001-07-28 와다 다다시 실리콘 웨이퍼의 제조방법 및 실리콘 웨이퍼
KR20050115894A (ko) * 2003-03-07 2005-12-08 앰버웨이브 시스템즈 코포레이션 쉘로우 트렌치 분리법
JP2006165062A (ja) * 2004-12-02 2006-06-22 Sumco Corp Ｓｏｉウェーハの製造方法

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