JP5239183B2 - Ｓｏｉウェーハ及びその製造方法 - Google Patents
Ｓｏｉウェーハ及びその製造方法 Download PDFInfo
- Publication number
- JP5239183B2 JP5239183B2 JP2007071800A JP2007071800A JP5239183B2 JP 5239183 B2 JP5239183 B2 JP 5239183B2 JP 2007071800 A JP2007071800 A JP 2007071800A JP 2007071800 A JP2007071800 A JP 2007071800A JP 5239183 B2 JP5239183 B2 JP 5239183B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wafer
- heat treatment
- oxide film
- soi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000000149 argon plasma sintering Methods 0.000 claims description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 30
- 230000007547 defect Effects 0.000 claims description 25
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 24
- 238000005224 laser annealing Methods 0.000 claims description 16
- 239000013078 crystal Substances 0.000 claims description 13
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 98
- 238000010438 heat treatment Methods 0.000 description 58
- 239000010408 film Substances 0.000 description 30
- 229910052760 oxygen Inorganic materials 0.000 description 19
- 239000001301 oxygen Substances 0.000 description 15
- 229910004298 SiO 2 Inorganic materials 0.000 description 13
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 11
- 238000000137 annealing Methods 0.000 description 10
- 238000004854 X-ray topography Methods 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 8
- 239000000758 substrate Substances 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 5
- -1 oxygen ions Chemical class 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000000227 grinding Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000002244 precipitate Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000003776 cleavage reaction Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007017 scission Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Element Separation (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Recrystallisation Techniques (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Description
本発明は、最高温度が１２００℃以上で、０．１秒以下の極短時間熱処理が行われる半導体デバイス製造プロセスに用いて好ましいＳＯＩ(Silicon on Insulator)ウェーハ及びその製造方法に関するものである。
デバイスの高集積化・低消費電力化によりデバイス製造プロセスにおいて、レーザーアニールのような最高温度が１２００℃以上で０．１秒以下の極短時間熱処理が応用されつつある。特にＳＯＩウェーハをレーザーアニール炉内で片側加熱する場合には、ごく短時間ではあるが、ＳＯＩウェーハの活性層だけでなく絶縁膜酸化膜層及び支持層の一部も加熱される場合がある。
このような短時間でも支持層が加熱されると、支持層と絶縁酸化膜層との界面近傍に存在する酸素析出物が熱伝導の障害となって、この界面近傍に高い応力を発生させ、ここから高密度なSlip転位を発生して絶縁酸化膜層直下が塑性変形をすることが分かった。
このような塑性変形は、デバイス工程における露光時にデフォーカス(ピントずれ)の原因となり、歩留まりを劣化させる。
本発明が解決しようとする課題は、最高温度が１２００℃以上で、０．１秒以下のレーザーアニールを施しても、Slip転位が発生しないＳＯＩウェーハを提供することである。
本発明のＳＯＩウェーハは、シリコン単結晶の支持層と活性層との間に絶縁酸化膜層を有するＳＯＩ構造のウェーハであって、当該ＳＯＩウェーハは、最高温度が１２００℃以上で、０．１秒以下のレーザーアニールが施される半導体デバイスの製造プロセスに用いられ、前記活性層はシリコン原子を再配列させた単結晶シリコン層からなり、前記絶縁酸化膜層と支持層との界面から当該支持層側の２６０μｍの深さ領域における、９０°光散乱法による光散乱欠陥の密度が、２×１０８／ｃｍ３以下であることを特徴とする。
また本発明のＳＯＩウェーハの製造方法は、シリコン単結晶の支持層と、シリコン原子を再配列させた単結晶シリコン層からなる活性層との間に絶縁酸化膜層を有するＳＯＩ構造のウェーハを作製する工程と、前記絶縁酸化膜層と支持層との界面から当該支持層側の２６０μｍの深さ領域における、９０°光散乱法による光散乱欠陥の密度が、２×１０ ８ ／ｃｍ ３ 以下となるように前記工程により得られたウェーハを熱処理する工程とを有することを特徴とする。
また本発明のＳＯＩウェーハの製造方法は、シリコン単結晶の支持層と、シリコン原子を再配列させた単結晶シリコン層からなる活性層との間に絶縁酸化膜層を有するＳＯＩ構造のウェーハを作製する工程と、前記絶縁酸化膜層と支持層との界面から当該支持層側の２６０μｍの深さ領域における、９０°光散乱法による光散乱欠陥の密度が、２×１０ ８ ／ｃｍ ３ 以下となるように前記工程により得られたウェーハを熱処理する工程とを有することを特徴とする。
本発明は、熱処理などの工程によって絶縁酸化膜層と支持層との界面から当該支持層側の２６０μｍの深さ領域における、９０°光散乱法による光散乱欠陥の密度が、２×１０８／ｃｍ３以下であるので、最高温度が１２００℃以上で、０．１秒以下のレーザーアニールを施しても、Slip転位は発生しない。
以下の実施例において、絶縁酸化膜層と支持層との界面から当該支持層側の２６０μｍの深さ領域における、９０°光散乱法による光散乱欠陥の密度を、２×１０８／ｃｍ３以下にすると、最高温度が１２００℃以上で、０．１秒以下のレーザーアニールを施してもSlip転位は発生しないことを、比較例及び参考例とともに確認した。
《実施例１》
直径２００ｍｍのシリコン単結晶インゴットからスライスしたシリコンウェーハ（酸素濃度が１１．５〜１３．６×１０１７ａｔｏｍｓ／ｃｃ(Old-ASTM)）を６５０℃に加熱し、これに加速エネルギー２００ｋｅＶ、ドーズ量５×１０１7／ｃｍ２の酸素イオンを注入した。この結果、酸素イオンが単結晶シリコンウェーハと反応して、単結晶シリコンウェーハの内部に埋込SiO2層（絶縁酸化膜層）が形成され、この埋込SiO2層上、すなわち、単結晶シリコンウェーハの表面部には、注入損傷を受けた残留シリコン層が形成される。
直径２００ｍｍのシリコン単結晶インゴットからスライスしたシリコンウェーハ（酸素濃度が１１．５〜１３．６×１０１７ａｔｏｍｓ／ｃｃ(Old-ASTM)）を６５０℃に加熱し、これに加速エネルギー２００ｋｅＶ、ドーズ量５×１０１7／ｃｍ２の酸素イオンを注入した。この結果、酸素イオンが単結晶シリコンウェーハと反応して、単結晶シリコンウェーハの内部に埋込SiO2層（絶縁酸化膜層）が形成され、この埋込SiO2層上、すなわち、単結晶シリコンウェーハの表面部には、注入損傷を受けた残留シリコン層が形成される。
次いで、１３２５℃の高温にて、ＡｒおよびＯ２の混合雰囲気中で８時間、単結晶シリコンウェーハを熱処理する。この高温熱処理によって、単結晶シリコンウェーハから埋込SiO2層以外の析出物が取り除かれ、単結晶シリコンウェーハの表面部に、シリコン原子を再配列させた単結晶シリコン層（活性層）が形成される。形成された活性層の厚さ及び埋込SiO2層の厚さを透過電子顕微鏡観察したところ活性層の厚さは２００ｎｍ、埋込SiO2層の厚さは１２５ｎｍであった。
こうして得られたＳＯＩ構造のウェーハに、図３に示す水準３の熱処理を施した。この水準３の熱処理は、６００℃×１時間→昇温速度１℃／分で６５０℃まで昇温（５０分）→６５０℃×２時間→昇温速度５℃／分で９５０℃まで昇温（６０分）→９５０℃×１２時間というプロファイルを経る処理である。
この熱処理後のＳＯＩウェーハの絶縁酸化膜層と支持層との界面付近の熱処理誘起欠陥密度を、三井金属社製のＭＯ−４４１を用いた９０°光散乱法で評価した。この９０°光散乱法による光散乱欠陥（光散乱体）の測定は、出力１００ｍＷの波長１．０６μｍ（近赤外）の光をシリコンウェーハの表面側から入射して、ウェーハの劈開面から検出される９０°散乱光を検出することにより行った。９０°散乱光は、フィルターを入れて減衰させた。
測定領域は、図５に示す絶縁酸化膜層と支持層との界面から２６０μｍの深さまでの領域とし、ウェーハ径方向に２ｍｍを一視野としてウェーハ半径方向に１０点測定し、光散乱欠陥の密度も測定した。
この結果を表１に示すが光散乱欠陥密度は１．１×１０８／ｃｍ３であった。
次に、この実施例１のＳＯＩに、デバイス製造工程で行われる極短時間熱処理（レーザーアニール）を、レーザースパイクアニール炉を用いて最高温度１２００℃の条件で実施した。その後にＸ線トポグラフィー観察により、ウェーハ表面に向かい運動したSlip転位の有無を観察したが、表１に示すようにSlip転位の発生は観察されなかった。
《実施例２》
実施例１と同じ直径２００ｍｍのシリコン単結晶インゴットからスライスしたシリコンウェーハ（酸素濃度が１１．５〜１３．６×１０１７ａｔｏｍｓ／ｃｃ(Old-ASTM)）を６５０℃に加熱し、これに加速エネルギー２００ｋｅＶ、ドーズ量５×１０１7／ｃｍ２の酸素イオンを注入した。
実施例１と同じ直径２００ｍｍのシリコン単結晶インゴットからスライスしたシリコンウェーハ（酸素濃度が１１．５〜１３．６×１０１７ａｔｏｍｓ／ｃｃ(Old-ASTM)）を６５０℃に加熱し、これに加速エネルギー２００ｋｅＶ、ドーズ量５×１０１7／ｃｍ２の酸素イオンを注入した。
次いで、実施例１と同様に、１３２５℃の高温にて、ＡｒおよびＯ２の混合雰囲気中で８時間、単結晶シリコンウェーハを熱処理し、ＳＯＩウェーハを作製した。形成された活性層の厚さ及び埋込SiO2層の厚さを透過電子顕微鏡観察したところ活性層の厚さは２００ｎｍ、埋込SiO2層の厚さは１２５ｎｍであった。
こうして得られたＳＯＩ構造のウェーハに、図３に示す水準３の熱処理を施したのち、この熱処理後のＳＯＩウェーハの絶縁酸化膜層と支持層との界面付近の熱処理誘起欠陥密度を、実施例１と同様に三井金属社製のＭＯ−４４１を用いた９０°光散乱法で評価したところ、表１に示すとおり光散乱欠陥密度は１．９×１０８／ｃｍ３であった。
次に、この実施例２のＳＯＩに、デバイス製造工程で行われる極短時間熱処理（レーザーアニール）を、レーザースパイクアニール炉を用いて最高温度１３００℃の条件で実施した。その後にＸ線トポグラフィー観察により、ウェーハ表面に向かい運動したSlip転位の有無を観察したが、表１に示すようにSlip転位の発生は観察されなかった。
《実施例３》
実施例１と同じ直径２００ｍｍのシリコン単結晶インゴットからスライスしたシリコンウェーハ（酸素濃度が１１．５〜１３．６×１０１７ａｔｏｍｓ／ｃｃ(Old-ASTM)）を６５０℃に加熱し、これに加速エネルギー２００ｋｅＶ、ドーズ量５×１０１7／ｃｍ２の酸素イオンを注入した。
実施例１と同じ直径２００ｍｍのシリコン単結晶インゴットからスライスしたシリコンウェーハ（酸素濃度が１１．５〜１３．６×１０１７ａｔｏｍｓ／ｃｃ(Old-ASTM)）を６５０℃に加熱し、これに加速エネルギー２００ｋｅＶ、ドーズ量５×１０１7／ｃｍ２の酸素イオンを注入した。
次いで、実施例１と同様に、１３２５℃の高温にて、ＡｒおよびＯ２の混合雰囲気中で８時間、単結晶シリコンウェーハを熱処理し、ＳＯＩウェーハを作製した。形成された活性層の厚さ及び埋込SiO2層の厚さを透過電子顕微鏡観察したところ活性層の厚さは２００ｎｍ、埋込SiO2層の厚さは１２５ｎｍであった。
さらに、ＡｒおよびＯ２の混合雰囲気中で１１００℃の熱処理を行って犠牲酸化させ、この犠牲酸化によって生成された酸化膜をフッ酸溶液中で剥離した。これによる活性層の厚さを透過電子顕微鏡で観察したところ１００ｎｍであった。
こうして得られたＳＯＩ構造のウェーハに、図３に示す水準３の熱処理を施したのち、この熱処理後のＳＯＩウェーハの絶縁酸化膜層と支持層との界面付近の熱処理誘起欠陥密度を、実施例１と同様に三井金属社製のＭＯ−４４１を用いた９０°光散乱法で評価したところ、表１に示すとおり光散乱欠陥密度は１．８×１０８／ｃｍ３であった。
次に、この実施例３のＳＯＩに、デバイス製造工程で行われる極短時間熱処理（レーザーアニール）を、レーザースパイクアニール炉を用いて最高温度１３００℃の条件で実施した。その後にＸ線トポグラフィー観察により、ウェーハ表面に向かい運動したSlip転位の有無を観察したが、表１に示すようにSlip転位の発生は観察されなかった。
《実施例４》
実施例１と同じ直径２００ｍｍのシリコン単結晶インゴットからスライスしたシリコンウェーハ（酸素濃度が１１．５〜１３．６×１０１７ａｔｏｍｓ／ｃｃ(Old-ASTM)）を１１００℃で熱酸化し、３００ｎｍの酸化膜を形成したのち、このウェーハの上面から、この酸化膜を介して、水素イオンを注入エネルギー５０ｋｅＶ、ドーズ量６×１０１7atoms／cm2を注入し、活性層ウェーハ内部にイオン注入層を形成する。
実施例１と同じ直径２００ｍｍのシリコン単結晶インゴットからスライスしたシリコンウェーハ（酸素濃度が１１．５〜１３．６×１０１７ａｔｏｍｓ／ｃｃ(Old-ASTM)）を１１００℃で熱酸化し、３００ｎｍの酸化膜を形成したのち、このウェーハの上面から、この酸化膜を介して、水素イオンを注入エネルギー５０ｋｅＶ、ドーズ量６×１０１7atoms／cm2を注入し、活性層ウェーハ内部にイオン注入層を形成する。
次いで、実施例１と同じ直径２００ｍｍのシリコン単結晶インゴットからスライスしたシリコンウェーハ（酸素濃度が１１．５〜１３．６×１０１７ａｔｏｍｓ／ｃｃ(Old-ASTM)）を支持ウェーハとして、酸化膜を介して密着させ、その後、剥離熱処理を６００℃で施し、注入層を境界として、活性層ウェーハを薄膜状に剥離した。さらに、１１００℃の貼り合わせ強化熱処理を施すことで、強固に結合したＳＯＩウェーハを得た。なお、表面のダメージ除去には、酸素雰囲気中で熱処理して表面近傍を酸化する犠牲酸化法を用いた。
作製されたＳＯＩウェーハを透過電子顕微鏡で確認したところ、活性層が１００ｎｍ、埋込SiO2層の厚さは１５０ｎｍであった。
こうして得られたＳＯＩ構造のウェーハに、図４に示す水準４の熱処理を施した。この水準４の熱処理は、８００℃×４時間→昇温速度１．５℃／分で９５０℃まで昇温（１００分）→昇温速度２℃／分で１０００℃まで昇温（２５分）→１０００℃×８時間というプロファイルを経る処理である。
この熱処理後のＳＯＩウェーハの絶縁酸化膜層と支持層との界面付近の熱処理誘起欠陥密度を、実施例１と同様に三井金属社製のＭＯ−４４１を用いた９０°光散乱法で評価したところ、表１に示すとおり光散乱欠陥密度は１．７×１０８／ｃｍ３であった。
次に、この実施例４のＳＯＩウェーハに、デバイス製造工程で行われる極短時間熱処理（レーザーアニール）を、レーザースパイクアニール炉を用いて最高温度１３００℃の条件で実施した。その後にＸ線トポグラフィー観察により、ウェーハ表面に向かい運動したSlip転位の有無を観察したが、表１に示すようにSlip転位の発生は観察されなかった。
《比較例１》
実施例１と同じ条件で作製したＳＯＩ構造のウェーハ（活性層の厚さが２００ｎｍ、埋込SiO2層の厚さが１２５ｎｍ）に図２に示す水準２の熱処理を施した。この水準２の熱処理は、６００℃×１時間→昇温速度１℃／分で６５０℃まで昇温（５０分）→６５０℃×２時間→昇温速度３℃／分で９５０℃まで昇温（１００分）→９５０℃×１２時間というプロファイルを経る処理である。
実施例１と同じ条件で作製したＳＯＩ構造のウェーハ（活性層の厚さが２００ｎｍ、埋込SiO2層の厚さが１２５ｎｍ）に図２に示す水準２の熱処理を施した。この水準２の熱処理は、６００℃×１時間→昇温速度１℃／分で６５０℃まで昇温（５０分）→６５０℃×２時間→昇温速度３℃／分で９５０℃まで昇温（１００分）→９５０℃×１２時間というプロファイルを経る処理である。
この熱処理後のＳＯＩウェーハの絶縁酸化膜層と支持層との界面付近の熱処理誘起欠陥密度を、実施例１と同様に三井金属社製のＭＯ−４４１を用いた９０°光散乱法で評価したところ、表１に示すとおり光散乱欠陥密度は３．２×１０８／ｃｍ３であった。
次に、この比較例１のＳＯＩに、デバイス製造工程で行われる極短時間熱処理（レーザーアニール）を、レーザースパイクアニール炉を用いて最高温度１２００℃の条件で実施した。その後にＸ線トポグラフィー観察により、ウェーハ表面に向かい運動したSlip転位の有無を観察したところ、表１に示すようにSlip転位の発生が観察された。
《比較例２》
実施例３と同じ条件で作製したＳＯＩ構造のウェーハ（活性層の厚さが１００ｎｍ、埋込SiO2層の厚さが１２５ｎｍ）に図２に示す水準２の熱処理を施した。
実施例３と同じ条件で作製したＳＯＩ構造のウェーハ（活性層の厚さが１００ｎｍ、埋込SiO2層の厚さが１２５ｎｍ）に図２に示す水準２の熱処理を施した。
この熱処理後のＳＯＩウェーハの絶縁酸化膜層と支持層との界面付近の熱処理誘起欠陥密度を、実施例１と同様に三井金属社製のＭＯ−４４１を用いた９０°光散乱法で評価したところ、表１に示すとおり光散乱欠陥密度は３．５×１０８／ｃｍ３であった。
次に、この比較例２のＳＯＩに、デバイス製造工程で行われる極短時間熱処理（レーザーアニール）を、レーザースパイクアニール炉を用いて最高温度１２００℃の条件で実施した。その後にＸ線トポグラフィー観察により、ウェーハ表面に向かい運動したSlip転位の有無を観察したところ、表１に示すように著しいSlip転位の発生が観察された。
《比較例３》
実施例１と同じ条件で作製したＳＯＩ構造のウェーハ（活性層の厚さが２００ｎｍ、埋込SiO2層の厚さが１２５ｎｍ）に図２に示す水準２の熱処理を施した。
実施例１と同じ条件で作製したＳＯＩ構造のウェーハ（活性層の厚さが２００ｎｍ、埋込SiO2層の厚さが１２５ｎｍ）に図２に示す水準２の熱処理を施した。
この熱処理後のＳＯＩウェーハの絶縁酸化膜層と支持層との界面付近の熱処理誘起欠陥密度を、実施例１と同様に三井金属社製のＭＯ−４４１を用いた９０°光散乱法で評価したところ、表１に示すとおり光散乱欠陥密度は４．４×１０８／ｃｍ３であった。
次に、この比較例３のＳＯＩに、デバイス製造工程で行われる極短時間熱処理（レーザーアニール）を、レーザースパイクアニール炉を用いて最高温度１３００℃の条件で実施した。その後にＸ線トポグラフィー観察により、ウェーハ表面に向かい運動したSlip転位の有無を観察したところ、表１に示すように著しいSlip転位の発生が観察された。
《参考例１》
実施例１と同じ直径２００ｍｍのシリコン単結晶インゴットからスライスしたシリコンウェーハ（酸素濃度が１１．５〜１３．６×１０１７ａｔｏｍｓ／ｃｃ(Old-ASTM)）を１１００℃で熱酸化し、２００ｎｍのシリコン酸化膜を形成した。
実施例１と同じ直径２００ｍｍのシリコン単結晶インゴットからスライスしたシリコンウェーハ（酸素濃度が１１．５〜１３．６×１０１７ａｔｏｍｓ／ｃｃ(Old-ASTM)）を１１００℃で熱酸化し、２００ｎｍのシリコン酸化膜を形成した。
次いで、この２００ｎｍのシリコン酸化膜により覆われた活性層用ウェーハと、酸化処理されていない、実施例１と同じ直径２００ｍｍのシリコン単結晶インゴットからスライスしたシリコンウェーハ（酸素濃度が１１．５〜１３．６×１０１７ａｔｏｍｓ／ｃｃ(Old-ASTM)，支持ウェーハ）とを常温で貼り合わせ、貼り合わせ基板を作製した。さらに、この貼り合わせ基板に１１００℃の貼り合わせ熱処理を施し、その貼り合わせ強度を増強した。
次いで、活性層用ウェーハの外周部に研削またはエッチングを施し、貼り合わせ基板の外周部に存在する貼り合わせ不良部分を除去した。
次に、活性層用ウェーハに表面研削および表面研磨を施し、厚さ１０００ｎｍ程度の活性層を形成し、貼り合わせＳＯＩウェーハを得た。
このＳＯＩ構造のウェーハ（活性層の厚さが１０００ｎｍ、絶縁酸化膜層の厚さが２００ｎｍ）に図１に示す水準１の熱処理を施した。この水準１の熱処理は、７００℃×４時間→昇温速度５℃／分で９５０℃まで昇温（５０分）→昇温速度２℃／分で１０００℃まで昇温（２５分）→１０００℃×８時間というプロファイルを経る処理である。
この熱処理後のＳＯＩウェーハの絶縁酸化膜層と支持層との界面付近の熱処理誘起欠陥密度を、実施例１と同様に三井金属社製のＭＯ−４４１を用いた９０°光散乱法で評価したところ、表１に示すとおり光散乱欠陥密度は３．２×１０９／ｃｍ３であった。
次に、この参考例１のＳＯＩウェーハに、デバイス製造工程で行われる極短時間熱処理（レーザーアニール）を、レーザースパイクアニール炉を用いて最高温度１２００℃の条件で実施した。その後にＸ線トポグラフィー観察により、ウェーハ表面に向かい運動したSlip転位の有無を観察したところ、表１に示すようにSlip転位の発生は観察されなかった。
《参考例２》
実施例１と同じ直径２００ｍｍのシリコン単結晶インゴットからスライスしたシリコンウェーハ（酸素濃度が１１．５〜１３．６×１０１７ａｔｏｍｓ／ｃｃ(Old-ASTM)）を１１００℃で熱酸化し、２００ｎｍのシリコン酸化膜を形成した。
実施例１と同じ直径２００ｍｍのシリコン単結晶インゴットからスライスしたシリコンウェーハ（酸素濃度が１１．５〜１３．６×１０１７ａｔｏｍｓ／ｃｃ(Old-ASTM)）を１１００℃で熱酸化し、２００ｎｍのシリコン酸化膜を形成した。
次いで、この２００ｎｍのシリコン酸化膜により覆われた活性層用ウェーハと、酸化処理されていない、実施例１と同じ直径２００ｍｍのシリコン単結晶インゴットからスライスしたシリコンウェーハ（酸素濃度が１１．５〜１３．６×１０１７ａｔｏｍｓ／ｃｃ(Old-ASTM)，支持ウェーハ）とを常温で貼り合わせ、貼り合わせ基板を作製した。さらに、この貼り合わせ基板に１１００℃の貼り合わせ熱処理を施し、その貼り合わせ強度を増強した。
次いで、活性層用ウェーハの外周部に研削またはエッチングを施し、貼り合わせ基板の外周部に存在する貼り合わせ不良部分を除去した。
次に、活性層用ウェーハに表面研削および表面研磨を施し、厚さ１０００ｎｍ程度の活性層を形成し、貼り合わせＳＯＩウェーハを得た。
このＳＯＩ構造のウェーハ（活性層の厚さが１０００ｎｍ、絶縁酸化膜層の厚さが２００ｎｍ）に図１に示す水準１の熱処理を施し、この熱処理後のＳＯＩウェーハの絶縁酸化膜層と支持層との界面付近の熱処理誘起欠陥密度を、実施例１と同様に三井金属社製のＭＯ−４４１を用いた９０°光散乱法で評価したところ、表１に示すとおり光散乱欠陥密度は３．５×１０９／ｃｍ３であった。
次に、この参考例２のＳＯＩウェーハに、デバイス製造工程で行われる極短時間熱処理（レーザーアニール）を、レーザースパイクアニール炉を用いて最高温度１３００℃の条件で実施した。その後にＸ線トポグラフィー観察により、ウェーハ表面に向かい運動したSlip転位の有無を観察したところ、表１に示すようにSlip転位の発生は観察されなかった。
以上の実施例１〜４及び比較例１〜３並びに参考例１〜２の結果から、極短時間アニール処理の場合、ウェーハの極表層が加熱されると考えられるが、参考例１〜２のように活性層が十分厚い場合は、この加熱領域は活性層領域に限られるので支持層のslip転位には及ばない。しかしながら、活性層が特に２００ｎｍ以下の薄い場合は、絶縁酸化膜層と支持層の一部も加熱されることが考えられ、この急速に加熱される領域に高密度の赤外散乱体の欠陥が存在すると、熱伝導の障害となり絶縁酸化膜/支持基板界面付近に高い応力を発生させ、slip転位が発生したものと考えられる。
Claims (4)
- シリコン単結晶の支持層と活性層との間に絶縁酸化膜層を有するＳＯＩ構造のウェーハであって、
当該ＳＯＩウェーハは、最高温度が１２００℃以上で、０．１秒以下のレーザーアニールが施される半導体デバイスの製造プロセスに用いられ、
前記活性層はシリコン原子を再配列させた単結晶シリコン層からなり、
前記絶縁酸化膜層と支持層との界面から当該支持層側の２６０μｍの深さ領域における、９０°光散乱法による光散乱欠陥の密度が、２×１０８／ｃｍ３以下であることを特徴とするＳＯＩウェーハ。 - 前記活性層の厚さが２００ｎｍ以下であることを特徴とする請求項１記載のＳＯＩウェーハ。
- シリコン単結晶の支持層と、シリコン原子を再配列させた単結晶シリコン層からなる活性層との間に絶縁酸化膜層を有するＳＯＩ構造のウェーハを作製する工程と、
前記絶縁酸化膜層と支持層との界面から当該支持層側の２６０μｍの深さ領域における、９０°光散乱法による光散乱欠陥の密度が、２×１０８／ｃｍ３以下となるように前記工程により得られたウェーハを熱処理する工程とを有することを特徴とするＳＯＩウェーハの製造方法。 - 前記活性層の厚さが２００ｎｍ以下であることを特徴とする請求項３記載のＳＯＩウェーハの製造方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007071800A JP5239183B2 (ja) | 2007-03-20 | 2007-03-20 | Ｓｏｉウェーハ及びその製造方法 |
| US12/035,588 US20080233717A1 (en) | 2007-03-20 | 2008-02-22 | Soi wafer and manufacturing method thereof |
| SG200801541-4A SG146532A1 (en) | 2007-03-20 | 2008-02-25 | Soi wafer and manufacturing method thereof |
| DE08003673T DE08003673T1 (de) | 2007-03-20 | 2008-02-28 | SOI-Wafer und Verfahren zu seiner Herstellung |
| EP08003673.4A EP1973151B1 (en) | 2007-03-20 | 2008-02-28 | Soi wafer and manufacturing method thereof |
| TW097107886A TWI369755B (en) | 2007-03-20 | 2008-03-06 | Soi wafer and manufacturing method thereof |
| KR1020080020951A KR100969588B1 (ko) | 2007-03-20 | 2008-03-06 | Ｓｏｉ 웨이퍼 및 그 제조 방법 |
| US12/541,661 US20090305518A1 (en) | 2007-03-20 | 2009-08-14 | Soi wafer and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007071800A JP5239183B2 (ja) | 2007-03-20 | 2007-03-20 | Ｓｏｉウェーハ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008235495A JP2008235495A (ja) | 2008-10-02 |
| JP5239183B2 true JP5239183B2 (ja) | 2013-07-17 |
Family
ID=39521858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007071800A Active JP5239183B2 (ja) | 2007-03-20 | 2007-03-20 | Ｓｏｉウェーハ及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US20080233717A1 (ja) |
| EP (1) | EP1973151B1 (ja) |
| JP (1) | JP5239183B2 (ja) |
| KR (1) | KR100969588B1 (ja) |
| DE (1) | DE08003673T1 (ja) |
| SG (1) | SG146532A1 (ja) |
| TW (1) | TWI369755B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5239183B2 (ja) * | 2007-03-20 | 2013-07-17 | 株式会社Ｓｕｍｃｏ | Ｓｏｉウェーハ及びその製造方法 |
| JP2009054837A (ja) * | 2007-08-28 | 2009-03-12 | Sumco Corp | Ｓｉｍｏｘウェーハ製造方法およびｓｉｍｏｘウェーハ |
| CN108987250B (zh) * | 2017-06-02 | 2021-08-17 | 上海新昇半导体科技有限公司 | 衬底及其制作方法 |
| CN109148317B (zh) * | 2017-06-15 | 2022-05-10 | 沈阳硅基科技有限公司 | 用于激光裂片技术制备soi硅片的机台 |
| CN115404551B (zh) * | 2022-09-21 | 2023-09-08 | 常州时创能源股份有限公司 | 一种用于消除快速热处理过程中晶硅片位错缺陷的方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3257580B2 (ja) * | 1994-03-10 | 2002-02-18 | キヤノン株式会社 | 半導体基板の作製方法 |
| JPH10284431A (ja) * | 1997-04-11 | 1998-10-23 | Sharp Corp | Ｓｏｉ基板の製造方法 |
| JP3697106B2 (ja) * | 1998-05-15 | 2005-09-21 | キヤノン株式会社 | 半導体基板の作製方法及び半導体薄膜の作製方法 |
| WO2000055397A1 (fr) * | 1999-03-16 | 2000-09-21 | Shin-Etsu Handotai Co., Ltd. | Procede de production d'une tranche de silicium et tranche de silicium ainsi obtenue |
| KR100766393B1 (ko) * | 2003-02-14 | 2007-10-11 | 주식회사 사무코 | 규소 웨이퍼의 제조방법 |
| JP2004259779A (ja) * | 2003-02-24 | 2004-09-16 | Shin Etsu Handotai Co Ltd | ウェーハの評価方法 |
| EP1602125B1 (en) * | 2003-03-07 | 2019-06-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Shallow trench isolation process |
| FR2867607B1 (fr) * | 2004-03-10 | 2006-07-14 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat pour la microelectronique, l'opto-electronique et l'optique avec limitaton des lignes de glissement et substrat correspondant |
| JP4720164B2 (ja) * | 2004-12-02 | 2011-07-13 | 株式会社Ｓｕｍｃｏ | Ｓｏｉウェーハの製造方法 |
| JP5119677B2 (ja) * | 2007-02-16 | 2013-01-16 | 株式会社Ｓｕｍｃｏ | シリコンウェーハ及びその製造方法 |
| JP5239183B2 (ja) * | 2007-03-20 | 2013-07-17 | 株式会社Ｓｕｍｃｏ | Ｓｏｉウェーハ及びその製造方法 |
-
2007
- 2007-03-20 JP JP2007071800A patent/JP5239183B2/ja active Active
-
2008
- 2008-02-22 US US12/035,588 patent/US20080233717A1/en not_active Abandoned
- 2008-02-25 SG SG200801541-4A patent/SG146532A1/en unknown
- 2008-02-28 EP EP08003673.4A patent/EP1973151B1/en active Active
- 2008-02-28 DE DE08003673T patent/DE08003673T1/de active Pending
- 2008-03-06 KR KR1020080020951A patent/KR100969588B1/ko active IP Right Grant
- 2008-03-06 TW TW097107886A patent/TWI369755B/zh active
-
2009
- 2009-08-14 US US12/541,661 patent/US20090305518A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20090305518A1 (en) | 2009-12-10 |
| KR20080085693A (ko) | 2008-09-24 |
| SG146532A1 (en) | 2008-10-30 |
| DE08003673T1 (de) | 2009-05-20 |
| KR100969588B1 (ko) | 2010-07-12 |
| TW200845290A (en) | 2008-11-16 |
| EP1973151A3 (en) | 2009-09-16 |
| EP1973151B1 (en) | 2015-07-15 |
| US20080233717A1 (en) | 2008-09-25 |
| EP1973151A2 (en) | 2008-09-24 |
| JP2008235495A (ja) | 2008-10-02 |
| TWI369755B (en) | 2012-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4103391B2 (ja) | Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ | |
| JP4509488B2 (ja) | 貼り合わせ基板の製造方法 | |
| TWI595561B (zh) | Method of manufacturing hybrid substrate and hybrid substrate | |
| US7718509B2 (en) | Method for producing bonded wafer | |
| JP2006216826A (ja) | Ｓｏｉウェーハの製造方法 | |
| US20130089968A1 (en) | Method for finishing silicon on insulator substrates | |
| JP2000124092A (ja) | 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ | |
| JP2009176860A (ja) | 貼り合わせウェーハの製造方法 | |
| JP5239183B2 (ja) | Ｓｏｉウェーハ及びその製造方法 | |
| JP2008021992A (ja) | 接合界面安定化のための熱処理 | |
| JP6160616B2 (ja) | Ｓｏｓ基板の製造方法及びｓｏｓ基板 | |
| JP2008016534A (ja) | 貼り合わせウェーハの製造方法 | |
| JP6380245B2 (ja) | Ｓｏｉウェーハの製造方法 | |
| US7972937B2 (en) | Method for producing semiconductor substrate | |
| JP2003347176A (ja) | 貼り合わせウェーハの製造方法 | |
| JP5292810B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JP2006202989A (ja) | Ｓｏｉウエーハの製造方法及びｓｏｉウェーハ | |
| JP5263509B2 (ja) | 貼り合わせウェーハの製造方法 | |
| JP2007019303A (ja) | 半導体基板の製造方法及びその半導体基板 | |
| JP2009289948A (ja) | 貼り合わせウェーハの製造方法 | |
| JP4730645B2 (ja) | Ｓｏｉウェーハの製造方法 | |
| JP5096780B2 (ja) | Ｓｏｉウエーハの製造方法 | |
| JP2008028415A (ja) | Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ | |
| KR102562239B1 (ko) | 반도체 도너 기판으로부터의 층 전이를 용이하게 하는 광 지원형 소판 형성 | |
| JP2010135538A (ja) | 貼り合わせウェーハの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100215 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121126 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121204 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130121 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130305 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130318 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160412 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5239183 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |