KR101500956B1 - Ｓｏｉ웨이퍼의 제조 방법 - Google Patents

Ｓｏｉ웨이퍼의 제조 방법 Download PDF

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히로시 타케노
노부히코 노토
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Abstract

본 발명은, p+ 실리콘 단결정 웨이퍼로 이루어진 베이스 웨이퍼와, 이보다 저농도인 도펀트를 함유하는 실리콘 단결정 웨이퍼로 이루어진 본드 웨이퍼를 준비하는 공정과, 베이스 웨이퍼의 전체면에 실리콘 산화막을 열산화에 의해 형성하는 공정과, 본드 웨이퍼와 베이스 웨이퍼를 실리콘 산화막을 개재하여 접합하는 공정과, 본드 웨이퍼를 박막화하여 SOI층을 형성하는 공정을 포함하고, 베이스 웨이퍼의 열산화 공정 이전에, 베이스 웨이퍼의 접합면과는 반대측의 면에 CVD 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법이다. 이에 따라, 고온 열처리에 의해, 베이스 웨이퍼에 포함되어 있던 p형 도펀트가, 베이스 웨이퍼의 접합면과는 반대측 면으로부터 외방 확산되는 것을 간편하게 방지할 수 있고, SOI층 안으로 혼입되는 것을 억제하면서 휨을 저감시킬 수 있는 SOI 웨이퍼의 제조 방법이 제공된다.
실리콘 웨이퍼, SOI, 보론, 도펀트

Description

ＳＯＩ웨이퍼의 제조 방법{SOI WAFER MANUFACTURING METHOD}
본 발명은, SOI 웨이퍼의 제조 방법에 관한 것으로, 특히, 실리콘 단결정 웨이퍼로 이루어진 본드 웨이퍼와 베이스 웨이퍼에 산화막을 개재하여 접합한 후, 본드 웨이퍼를 박막화함으로써 SOI 웨이퍼를 제조하는 방법에 관한 것이다.
반도체 소자용 웨이퍼 중 하나로서, 절연막인 실리콘 산화막 위에 실리콘층(이하, SOI층이라고도 함)을 형성한 SOI(Silicon On Insulator) 웨이퍼가 있다. 이 SOI 웨이퍼는, 디바이스 제작 영역이 되는 기판 표층부의 SOI층이 매립 절연층(매립 산화막층(BOX층))에 의해 기판 내부와 전기적으로 분리되어 있으므로, 기생용량이 작고, 내방사성 능력이 높다는 등의 특징을 갖는다. 이에 따라, 고속, 저소비 전력 동작, 소프트 에러 방지 등의 효과가 기대되어, 고성능 반도체 소자용 기판으로서 유망시 되고 있다.
이 SOI 웨이퍼를 제조하는 대표적인 방법으로는, 웨이퍼 접합법이나 SIMOX법을 들 수 있다. 웨이퍼 접합법은, 예를 들어, 2매의 실리콘 단결정 웨이퍼 중 적어 도 한쪽 표면에 열산화막을 형성한 후, 이 형성된 열산화막을 개재하여 2매의 웨이퍼를 밀착시켜 결합 열처리를 실시함으로써 결합력을 높이고, 그 후에 다른쪽 웨이퍼(SOI층을 형성하는 웨이퍼(이하, 본드 웨이퍼))를 경면 연마 등에 의해 박막화함으로써 SOI 웨이퍼를 제조하는 방법이다. 또한, 이와 같은 박막화 방법으로는, 본드 웨이퍼를 원하는 두께까지 연삭, 연마하는 방법이나, 본드 웨이퍼의 내부에 수소 이온 또는 희가스(비활성가스) 이온 중 적어도 1종류를 주입하여 이온 주입층을 형성해 둔 후 이온 주입층에서 본드 웨이퍼를 박리하는 이온 주입 박리법이라 불리는 방법 등이 있다.
한편, SIMOX법은, 단결정 실리콘 기판의 내부에 산소를 이온 주입하고, 그 후에 고온 열처리(산화막 형성 열처리)하여 주입한 산소와 실리콘을 반응시켜 BOX층을 형성함으로써 SOI 웨이퍼를 제조하는 방법이다.
상기 대표적인 2가지의 방법 중, 웨이퍼 접합법은, 제작되는 SOI층이나 BOX층의 두께를 자유롭게 설정할 수 있다는 우위성을 갖으므로, 다양한 디바이스 용도에 적용할 수 있다.
그 중에서도 이온 주입 박리법은, 제작되는 SOI층의 막두께 균일성을 매우 우수하게 할 수 있으므로 최근에 활발히 사용되고 있다.
한편, SOI 웨이퍼의 휨을 억제하거나 게터링 능력을 높이기 위해, 일본공개특허공보 평 5-226620호, 일본공개특허공보 평 8-37286호에 기재되어 있는 바와 같이, 보론이 고농도로 도프(ド-プ)된 베이스 웨이퍼를 이용하여 SOI 웨이퍼를 제조하는 방법이 자주 행해지고 있다.
이와 같이 보론이 고농도로 도프된 베이스 웨이퍼를 상기 이온 주입 박리법에 적용하는 경우에는, 예를 들어, 2㎛ 이상 혹은 10㎛ 이상과 같은 매우 두꺼운 매립 절연층을 형성한 것이 요구되는 경우가 있다. 이 경우, 본드 웨이퍼에 두꺼운 산화막을 형성하여 접합할 때에는, 이온 주입 에너지를 매우 크게 할 필요가 생기거나, 제작되는 SOI 웨이퍼의 휨이 커지는 문제가 있으므로, 베이스 웨이퍼측에 두꺼운 산화막을 형성하여 본드 웨이퍼와 접합할 필요가 있다.
이 때, 보론이 고농도로 도프된 베이스 웨이퍼를 열산화하여 두꺼운 산화막을 형성하기 때문에 그 열산화막 중에 다량의 보론이 포함되는 결과가 되고, 박리 후의 SOI 웨이퍼에 대해 결합 열처리나 평탄화 열처리, 혹은 에피택셜 성장 등의 고온 열처리를 실시할 때에 SOI 웨이퍼 이면측의 열산화막에 포함된 보론이 외방(外方) 확산되어 SOI층을 도펀트 오염시킨다는 문제가 있었다. 이러한 오토 도프가 발생하는 경우에는 SOI층의 도전형이나 저항률이 변해 버리는 결과가 된다.
이와 같은 문제는, 예를 들어, 연삭·연마 등과 같이 다른 박막화 방법을 이 용한 경우에도, 박막화 후에 SOI층 상에 에피택셜 성장을 행해 SOI층을 후막화하는 열처리나, SOI 웨이퍼를 이용한 디바이스 제조 프로세스 중의 열처리에 의해서도 발생하고 있었다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 베이스 웨이퍼에 열산화막을 형성하여 SOI 웨이퍼를 제조하는 경우, SOI 웨이퍼의 제조 프로세스나 SOI 웨이퍼를 이용한 디바이스 제조 프로세스 중에서, 베이스 웨이퍼에 포함되어 있던 p형 도펀트가, 베이스 웨이퍼의 접합면과는 반대측 면으로부터 외방 확산되는 것을 간편하게 방지할 수 있고, SOI층 안으로 혼입되는 것을 억제하면서, SOI 웨이퍼의 휨을 저감시킬 수 있는 SOI 웨이퍼의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은, 적어도, 웨이퍼 전체에 p형 도펀트를 고농도로 함유하는 p+실리콘 단결정 웨이퍼로 이루어진 베이스 웨이퍼와, 상기 베이스 웨이퍼의 p형 도펀트보다 저농도인 도펀트를 함유하는 실리콘 단결정 웨이퍼로 이루어진 본드 웨이퍼를 준비하는 공정과, 상기 베이스 웨이퍼의 전체면에 실리콘 산화막을 열산화에 의해 형성하는 공정과, 상기 본드 웨이퍼와 상기 베이스 웨이퍼를, 상기 베이스 웨이퍼 상의 실리콘 산화막을 개재하여 접합하는 접합 공정과, 상기 본드 웨이퍼를 박막화하여 SOI층을 형성하는 공정을 포함하는 SOI 웨이퍼의 제조 방법에 있어서, 상기 베이스 웨이퍼의 열산화 공정 이전에, 상기 베이스 웨이퍼의 접합면과는 반대측 면에 CVD 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법을 제공한다.
이와 같이 본 발명의 SOI 웨이퍼의 제조 방법은, 베이스 웨이퍼, 본드 웨이퍼의 준비 공정, 베이스 웨이퍼의 열산화 공정, 웨이퍼의 접합 공정, 본드 웨이퍼의 박막화 공정을 포함하며, 베이스 웨이퍼의 열산화 공정 이전에, 베이스 웨이퍼의 접합면과는 반대측의 면에 CVD 절연막을 형성하는 공정을 포함한다.
이러한 방법에 의해, 베이스 웨이퍼로서 p형 도펀트 농도가 높은 p+ 실리콘 단결정 웨이퍼를 이용하면서, 베이스 웨이퍼의 전체면에 실리콘 열산화막을 형성하므로, 휨이 적고 게터링 능력이 높은 SOI 웨이퍼를 제조할 수 있다. 또한, 베이스 웨이퍼의 열산화 공정 이전에, 베이스 웨이퍼의 접합면과는 반대측 면에 도펀트가 확산되어 있지 않은 CVD 절연막을 형성하므로, 접합 공정 후의 SOI 웨이퍼 제조 프로세스 중의 열처리나, SOI 웨이퍼를 이용한 디바이스 제조 프로세스 중의 고온 열처리인 경우에도, CVD 절연막에 의해 베이스 웨이퍼 이면측의 실리콘 열산화막 안으로 취입된 p형 도펀트가 SOI 웨이퍼의 이면으로부터 외방 확산되는 것을 방지할 수 있다.
또한, CVD 절연막을 형성한 후에 베이스 웨이퍼의 열산화 처리를 행하므로, 열산화는 CVD 절연막과 베이스 웨이퍼의 계면에서 진행되기 때문에, CVD 절연막을 적당한 막두께로 퇴적시키는 것에 의해, 베이스 웨이퍼의 접합면과는 반대측 면에는 도펀트 오염이 되어 있지 않은 CVD 절연막이 남아, 에피택셜 성장시에 발생하는 오토 도프를 억제할 수 있다.
그 결과, 열처리 공정이 많은 디바이스 제조 프로세스에서도, SOI층 안에 p형 도펀트가 혼입되는 것을 억제할 수 있으므로, SOI층의 도전형이나 저항률의 변동을 억제할 수 있다.
또한, 본 발명에서는 특히, CVD 절연막의 형성 공정을 베이스 웨이퍼의 열산화 공정 이전에 행함으로써, CVD 절연막을 형성할 때에 CVD 로(爐)의 서셉터(Susceptor)에 의해 베이스 웨이퍼의 접합면에 생긴 결함이나, 베이스 웨이퍼의 접합면 측으로 들어간 CVD 절연막을 간단하게 제거할 수 있고, 경면화할 수 있다.
또한, 베이스 웨이퍼의 열산화 온도는 CVD 절연막의 형성 온도보다 고온이므로, 베이스 웨이퍼의 열산화 공정 이전에 CVD 절연막의 형성을 행함으로써, 베이스 웨이퍼의 열산화 중에 CVD 절연막의 밀도를 높일 수 있어, 외방 확산의 방지 효과를 확실하게 할 수 있다.
이 경우, 상기 접합 공정 이전에, 상기 본드 웨이퍼의 전체면에 실리콘 산화막을 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이, 접합 공정 이전에 본드 웨이퍼의 전체면에 실리콘 산화막을 형성함으로써, 결합 계면이 SOI층 측으로 나오지 않으므로, 디바이스 특성상으로도 바람직하다.
특히, 본드 웨이퍼를 이온 주입 박리법으로 박막화하는 경우에는, 본드 웨이퍼의 이온 주입시의 채널링도 방지할 수 있다.
또한 본 발명은, 상기 접합 공정 이전에, 상기 본드 웨이퍼의 내부에 수소 이온 또는 희가스 이온 중 적어도 1종류를 주입하여 이온 주입층을 형성해 두고, 상기 본드 웨이퍼의 박막화를, 상기 이온 주입층에서 상기 본드 웨이퍼를 박리하는 것에 의해 행하는 것이 바람직하다.
본 발명과 관련된 SOI 웨이퍼의 제조 방법에 있어서, 이와 같은 소위 이온 주입 박리법으로 본드 웨이퍼를 박막화하면, SOI층의 막두께 균일성이 높고, 또한 CVD 절연막의 형성 공정을 베이스 웨이퍼의 열산화 공정 이전에 행하고 있으므로, 박막화 후에 CVD 로의 서셉터에 의해 SOI층의 표면에 결함이 생길 우려도 없으며, 박막화 공정 전에 본드 웨이퍼가 의도하지 않는 박리를 일으킬 우려도 없다. 따라서, CVD 절연막의 형성 공정을 베이스 웨이퍼의 열산화 공정 이전에 행하고, 본드 웨이퍼의 박막화를 이온 주입 박리에 의해 행하면, SOI층의 막두께 균일성이 높으면서, 외방 확산의 방지 효과가 높은 양질의 SOI 웨이퍼를 제조할 수 있다.
또한, 상기 CVD 절연막은 CVD 산화막, CVD 질화막, CVD 산화질화막 중 어느 하나로 하는 것이 바람직하다.
이와 같이, CVD 절연막을 CVD 산화막, CVD 질화막, CVD 산화질화막 중 어느 하나로 한다면, 간편한 방법으로 치밀한 CVD 절연막을 형성할 수 있으므로, 접합 공정 후에 베이스 웨이퍼 상의 실리콘 열산화막 안으로 취입된 p형 도펀트에 의한 SOI층으로의 오토 도프를 보다 효과적으로 방지할 수 있다.
또한, 상기 베이스 웨이퍼의 p형 도펀트 농도를 5×1017atoms/㎤ 이상으로 하는 것이 바람직하다.
이와 같이, 베이스 웨이퍼의 p형 도펀트 농도를 5×1017atoms/㎤ 이상으로 한 경우에도, p형 도펀트가 외방 확산되는 것을 효과적으로 방지할 수 있어, SOI층의 오토 도프를 저감시킬 수 있다. 또한, 이러한 베이스 웨이퍼의 p형 도펀트 농도라면, 게터링 능력이 높은 SOI 웨이퍼로 할 수 있다.
그리고 본 발명은, 상기 박막화 공정 후, 상기 SOI층 상에 에피택셜 성장을 행해 상기 SOI층의 두께를 증가시킬 수 있다.
이와 같이, 박막화 공정 후에 SOI층 상에 에피택셜 성장을 행해 SOI층의 두께를 증가시킨 경우에도, 에피택셜 성장시의 긴 고온 열처리에 대해 CVD 절연막은, 베이스 웨이퍼에 포함되어 있는 p형 도펀트가 베이스 웨이퍼의 접합면과는 반대측 면으로부터 외방 확산되는 것을 충분히 방지할 수 있어, 에피택셜층의 오토 도프에 의한 저항률 변화를 억제할 수 있다.
본 발명에 따른 SOI 웨이퍼의 제조 방법이라면, 저(低)저항의 베이스 웨이퍼에 열산화막을 형성하여 SOI 웨이퍼를 제조하는 경우에, SOI 웨이퍼의 제조 프로세스나 SOI 웨이퍼를 이용한 디바이스 제조 프로세스 중에서, 베이스 웨이퍼에 포함되어 있던 p형 도펀트가, 베이스 웨이퍼의 접합면과는 반대측 면으로부터 외방 확산되는 것을 방지할 수 있어, SOI층 안으로의 오토 도프를 억제하면서 SOI 웨이퍼의 휨을 저감시킬 수 있다.
도 1은, 본 발명과 관련된 SOI 웨이퍼의 제조 방법에 있어서 제1 실시형태의 플로차트를 나타내는 도면이다.
도 2는, 본 발명과 관련된 SOI 웨이퍼의 제조 방법에 있어서 제2의 실시형태의 플로차트를 나타내는 도면이다.
도 3은, 보론 농도와 CVD 산화막 표면으로부터의 깊이 관계를 나타내는 도면이다.
도 4는, 보론 농도와 CVD 산화막 표면으로부터의 깊이 관계를 나타내는 도면이다.
상기 서술한 바와 같이, 현재, 접합법으로 제조되는 SOI 웨이퍼의 게터링 능력을 높이기 위해, p형 도펀트인 보론이 고농도로 도프된 베이스 웨이퍼를 이용하여 SOI 웨이퍼를 제조하는 방법이 자주 행해지고 있다. 그러나, p+ 베이스 웨이퍼를 사용해 SOI 웨이퍼를 제작한 후, 이 SOI 웨이퍼의 얇은 SOI층 상에 에피택셜 성장을 행하면, 성장시에 SOI 웨이퍼의 이면(에피택셜 성장되지 않는 측의 면)으로부터 베이스 웨이퍼가 함유하는 보론이 외방 확산되어 SOI층을 오토 도프하고, 그 결과 SOI층의 도전형이나 저항률이 변해 버리는 문제가 있었다.
한편, 예를 들어, 2㎛ 이상, 혹은 10㎛ 이상과 같이 매우 두꺼운 매립 절연층을 갖는 SOI 웨이퍼를 제작하는 경우에는, 제작되는 SOI 웨이퍼의 휨을 고려하여 본드 웨이퍼가 아닌 베이스 웨이퍼의 전체면을 열산화하여 두꺼운 열산화막을 형성 했었다. 그러나, 이러한 경우에도 p+ 베이스 웨이퍼에 형성한 두꺼운 열산화막 안에는 다량의 보론이 포함되어 있기 때문에, 결국 에피택셜 성장을 위한 열처리나 디바이스 제조 프로세스의 고온 열처리 중에 SOI 웨이퍼의 이면으로부터 보론이 외방 확산되었다.
본 발명자등은 이러한 문제를 해결하기 위해 예의 연구를 거듭했다.
그 결과, 베이스 웨이퍼에 열산화막을 형성하여 SOI 웨이퍼를 제조하는 경우에, 접합 후의 고온 열처리를 통해, 베이스 웨이퍼의 p형 도펀트가, 베이스 웨이퍼의 접합면과는 반대측 면으로부터 외방 확산되는 것을 간편하게 방지할 수 있으면서 SOI 웨이퍼의 휨을 저감시킬 수 있는 SOI 웨이퍼의 제조 방법으로서, 베이스 웨이퍼의 열산화 공정 이전에, 베이스 웨이퍼의 접합면과는 반대측의 면에 CVD 절연막을 형성하면 될 것으로 생각에 이르러 본 발명을 완성시켰다. 즉, CVD 절연막을 형성한 후에 베이스 웨이퍼의 열산화 처리를 행하면, 열산화는 CVD 절연막과 베이스 웨이퍼의 계면에서 진행되므로, CVD 절연막을 적당한 막두께로 퇴적시키는 것에 의해, 베이스 웨이퍼의 접합면과는 반대측 면에는 도펀트 오염이 되어 있지 않은 CVD 절연막이 남아, 에피택셜 성장시에 발생하는 오토 도프를 억제할 수 있다.
이하, 도면을 참조하면서 본 발명의 실시의 형태를 설명하지만, 본 발명은 이것으로 한정되는 것은 아니다.
본 발명의 SOI 웨이퍼의 제조 방법에 있어서의 제1 실시형태로서, 우선, 연삭·연마, 에칭 등에 의해 본드 웨이퍼의 박막화를 행하는 경우에 대해 설명한다. 또한, 이온 주입 박리법으로 본드 웨이퍼의 박막화를 행하는 경우에 대해서는 후술하는 제2의 실시형태에서 설명한다.
도 1은, 본 발명과 관련된 SOI 웨이퍼의 제조 방법에 있어서 제1 실시형태의 플로차트를 나타내는 도면이다.
우선, 본드 웨이퍼(11)와 베이스 웨이퍼(12)를 준비한다(공정 a).
이 때, 베이스 웨이퍼(12)는 웨이퍼 전체에 p형 도펀트를 고농도로 함유하는 p+ 실리콘 단결정 웨이퍼로 하고, 본드 웨이퍼는 베이스 웨이퍼의 p형 도펀트보다 저농도인 도펀트를 함유하는 실리콘 단결정 웨이퍼로 한다.
여기서, 베이스 웨이퍼(12)의 p형 도펀트의 「고농도」란, 본드 웨이퍼(11)의 도펀트 농도보다 고농도인 것을 나타내며, 구체적인 수치는 특별히 한정하지 않지만 5×1017atoms/㎤ 이상으로 하는 것이 바람직하다. 베이스 웨이퍼(12)의 p형 도펀트 종류는 통상적으로 이용되는 것이면 특별히 한정하지 않지만, 가장 적합하게는 보론(붕소) 등을 사용할 수 있다. 또한, p형 도펀트의 농도가 5×1017atoms/㎤ 이상이면, 저항률은 대체로 0.1Ω㎝ 이하와 같이 낮은 저항률이 된다. 베이스 웨이퍼(12)의 p형 도펀트 농도가 높을수록 베이스 웨이퍼(12)의 강도를 높일 수 있으며, 게터링 능력도 높일 수 있다.
또한, 본드 웨이퍼(11)의 도전형은 n형, p형 중 하나여도 되고, 도펀트 종류도 특별히 한정되지 않으므로, 목적에 맞게 적당히 선택할 수 있다.
다음에, 베이스 웨이퍼의 열산화 공정 이전에, 베이스 웨이퍼(12)의 접합면(121)과는 반대측 면(122)에 CVD 절연막(10)을 형성한다(공정 b).
이 CVD 절연막(10)의 형성은, 예를 들어, CVD 로 내에 있는 서셉터(미도시)에 베이스 웨이퍼(12)를 그 접합면(121)이 아래가 되도록 재치하고, 그 반대측 면(122)에 CVD 절연막(10)을 CVD법(Chemical Vapor Deposition: 화학적 기상 성장법)에 의해 적층할 수 있다.
이 때, 베이스 웨이퍼(12)의 접합면(121)은, 서셉터(미도시)에 재치(栽置)한 것에 의해 다소 결함이 생기거나 CVD 절연막이 접합면(121)측으로도 들어가 형성되는 경우가 있다. 이와 같이 베이스 웨이퍼의 접합면(121)에 결함이 생기거나 CVD 절연막이 들어가면, 베이스 웨이퍼와 본드 웨이퍼의 접합 후에 접합 불량이 발생해 버린다.
따라서, 베이스 웨이퍼의 접합면(121)에 결함이 생기거나 CVD 절연막이 들어가는 경우에는, 이를 제거하기 위해, CVD 절연막을 형성한 후에 베이스 웨이퍼(12)의 접합면(121)을 화학적 기계 연마(CMP) 처리를 실시함으로써 간단히 경면화할 수 있다.
본 발명의 특징으로서, 베이스 웨이퍼의 열산화 공정 이전에 베이스 웨이퍼에 CVD 절연막을 형성하는 것은 이 때문이기도 하다.
즉, 베이스 웨이퍼에 실리콘 산화막을 형성한 후에 CVD 절연막을 형성하면, 아무리 베이스 웨이퍼의 양면 경면 혹은 한 면이 경면화 된 면을 접합면으로 하더라도, CVD 절연막을 형성할 때, 상기와 같이 결함이나 들어감이 실리콘 산화막의 면에 발생하게 된다.
이 실리콘 산화막에 발생한 결함이나 들어감을 제거하기 위한 경면 연마는 어렵기 때문에, 상기와 같이 베이스 웨이퍼의 열산화 공정 이전에 베이스 웨이퍼에 CVD 절연막을 형성한다면 베이스 웨이퍼의 접합면(121)을 간단하게 경면화할 수 있다.
또한, CVD 절연막 형성 후에, 베이스 웨이퍼(12)의 접합면(121)을 경면 연마 처리하는 경우에는, 이 연마 처리를 미리 예상하여, 사용하는 베이스 웨이퍼의 연마 상태를 적당히 선택할 수 있다.
즉, 양면 경면 연마된 베이스 웨이퍼를 사용한 경우에는, CVD 절연막 형성 후에 베이스 웨이퍼(12)의 접합면(121)을 다시 경면 연마하면 된다.
양면 모두 경면 연마되어 있지 않은 베이스 웨이퍼를 사용한 경우에는, CVD 절연막 형성 후에 베이스 웨이퍼(12)의 접합면(121)을 이 공정으로 경면 연마할 수도 있다.
따라서, 본 발명에서 베이스 웨이퍼(12)의 연마 상태는 필요에 따라 적당히 선택하면 된다.
또한, 베이스 웨이퍼의 접합면과는 반대측의 면(122)에 형성하는 CVD 절연막(10)으로는, CVD 산화막, CVD 질화막, CVD 산화질화막 중 어느 하나로 하는 것이 바람직하다.
이와 같이, CVD 절연막을 CVD 산화막, CVD 질화막, CVD 산화질화막 중 어느 하나로 한다면, 간편한 방법으로 치밀한 CVD 절연막을 형성할 수 있으므로, 접합 공정 후에 베이스 웨이퍼 상의 실리콘 산화막 안에 취입된 p형 도펀트에 의한 본드 웨이퍼(SOI층)로의 오토 도프를 저비용으로 보다 효과적으로 방지할 수 있다.
다음에, 베이스 웨이퍼(12)의 전체면에 실리콘 산화막(13)을 열산화에 의해 형성한다(공정 c).
이 공정 c의 베이스 웨이퍼의 열산화에서는, 베이스 웨이퍼(12)의 CVD 절연막(10)이 형성되어 있지 않은 면은 물론, 베이스 웨이퍼(12)의 CVD 절연막(10)이 형성된 계면에서도 열산화가 진행된다. 그 때문에, 열산화 공정 전에 CVD 절연막(10)을 형성해도, 도 1과 같이 베이스 웨이퍼(12)의 전체면에 실리콘 열산화막(13)이 형성된다. 즉, CVD 절연막을 형성한 후에 베이스 웨이퍼의 열산화 처리를 실시하면, 열산화는 CVD 절연막과 베이스 웨이퍼의 계면에서 진행되므로, CVD 절연막을 적당한 막두께로 적층시키는 것에 의해, 베이스 웨이퍼의 접합면과는 반대측 면에는 도펀트 오염이 되어 있지 않은 CVD 절연막이 남아, 에피택셜 성장시에 발생하는 오토 도프를 억제할 수 있다.
그리고, 이 열산화 공정에서, 베이스 웨이퍼(12)가 함유하는 p형 도펀트가 실리콘 산화막(13) 안으로 취입되게 된다. 그러나, 베이스 웨이퍼(12)의 접합측과는 반대측의 최표면에는 p형 도펀트 오염이 되어 있지 않은 CVD 절연막(10)이 남는다. 이에 따라, 접합 공정 후의 SOI 웨이퍼 제조 프로세스 중의 열처리나, SOI 웨이퍼를 이용한 디바이스 제조 프로세스 중의 고온 열처리에서도, 베이스 웨이퍼 이 면측의 실리콘 산화막(13) 중에 취입된 p형 도펀트가, p형 도펀트 오염되어 있지 않은 CVD 절연막(10)에 의해 SOI 웨이퍼의 이면으로부터의 외방 확산되는 것을 방지할 수 있다. 그 결과, 열처리 공정이 많은 디바이스 제조 프로세스에서도, SOI층 안에 p형 도펀트가 혼입되는 것을 억제할 수 있으므로, SOI층의 도전형이나 저항률의 변동을 억제할 수 있다.
또한, 공정 b에서 형성된 CVD 절연막(10)은 공정 c의 열산화 공정에 의해 가열된다. 이 베이스 웨이퍼(12)의 열산화 온도(예를 들어, 1200℃ 정도)는, CVD 절연막(10)의 형성 온도(예를 들어, 600℃ 정도)보다 고온이므로, 베이스 웨이퍼(12)의 열산화 공정 이전에 CVD 절연막(10)을 형성함으로써, 베이스 웨이퍼(12)의 열산화 중에 CVD 절연막(10)의 밀도를 높이게 되어 더욱 치밀해진다. 이에 따라, 외방 확산의 방지 효과를 보다 확실하게 할 수 있다. 또한, CVD 절연막(10)이 치밀해짐으로써 CVD 절연막(10)의 막두께가 저감된다. 한편, 공정 c에서 베이스 웨이퍼의 열산화 방법은 특별히 한정하지 않으며, 예를 들어 wet 산화 등을 들 수 있다.
다음에, 본드 웨이퍼(11)와, 베이스 웨이퍼(12)의 CVD 절연막(10)이 없는 쪽의 면을, 베이스 웨이퍼(12)에 형성한 실리콘 산화막(13)을 개재하여 접합한다(공정 d).
이 접합 공정은, 예를 들어, 상온의 청정 분위기 하에, 본드 웨이퍼(11)와 베이스 웨이퍼(12)의 각각 한쪽의 주면(主面)을 접촉시킴으로써, 접착제 등을 사용하지 않고도 웨이퍼끼리 접착된다.
상온에서의 접착만으로는 접착 강도가 불충분하고, 그대로 디바이스 제조공정에 사용할 수 없으므로, 통상적으로, 결합 열처리로서 접합한 웨이퍼에 고온 열처리를 실시하여 충분한 결합 강도를 갖게 한다. 예를 들어, 이 열처리는 불활성가스 분위기 혹은 산화성 가스 분위기 하에 1000℃~1250℃, 30분에서 4시간의 범위에서 행할 수 있다.
다음에, 본드 웨이퍼(11)를 박막화하여 SOI층(21)을 형성한다(공정 e). 이 본드 웨이퍼(11)의 박막화는, 연삭, 연마, 에칭 등 통상의 방법으로 행할 수 있다. 이로써, 이면에 외방 확산을 방지할 수 있는 CVD 절연막(10)을 갖는 SOI 웨이퍼(22)를 제조할 수 있다.
또한, SOI층(21)의 두께를 증가시키고 싶은 경우에는, 이 박막화 공정(공정 e) 후에 SOI층(21) 상에 에피택셜 성장을 실시할 수도 있다(공정 f).
이와 같이, 박막화 공정 후에 SOI층 상에 에피택셜 성장을 행해 SOI층의 두께를 증가시킨 경우에도, 에피택셜 성장시의 긴 고온 열처리에 대해 CVD 절연막(10)은, 베이스 웨이퍼에 포함되어 있던 p형 도펀트가 베이스 웨이퍼의 접합면과 는 반대측 면으로부터 외방 확산되는 것을 충분히 방지할 수 있으므로 에피택셜층의 오토 도프에 의한 저항률 변화를 억제할 수 있다.
또한, 본 발명에 있어서는, 베이스 웨이퍼(12)와 본드 웨이퍼(11)의 접합 공정(공정 d) 이전에, 본드 웨이퍼(11)의 전체면에 실리콘 산화막을 형성하는 것이 바람직하다.
이와 같이, 접합 공정 이전에 본드 웨이퍼(11)의 전체면에 실리콘 산화막을 형성함으로써, 결합 계면이 SOI층 측으로 나오지 않아, SOI층에 계면 준위가 발생하거나 오염을 발생시키거나 하는 것을 억제할 수 있으므로, 디바이스 특성상으로도 바람직하다.
이 본드 웨이퍼의 실리콘 산화막 형성 공정은, 공정 a에서 공정 d 이전의 사이 중 언제든지 행할 수 있다.
이와 같이, 본 발명의 제1 실시형태에 의해 제조된 SOI 웨이퍼이면, CVD 절연막(10)이 접합 공정 전에 이미 베이스 웨이퍼의 접합면과는 반대측의 면(122)에 형성되어 있으므로, 접합 전의 웨이퍼의 휨은 CVD 절연막이 형성된 쪽으로 볼록해지지만, 본드 웨이퍼를 접합한 시점에서는 본드 웨이퍼를 접합한 쪽으로 볼록해지려 하는 힘이 작용하므로, 완성된 SOI 웨이퍼 전체적으로는 휨이 저감된다.
따라서, 베이스 웨이퍼로서 웨이퍼 전체에 p형 도펀트를 고농도로 함유하는 p+ 실리콘 단결정 웨이퍼로 이루어진 것을 사용하고, 또한, CVD 절연막을 베이스 웨이퍼의 접합면과는 반대측 면에 형성함으로써, CVD 절연막을 형성하지 않은 SOI 웨이퍼보다 휨이 적은 SOI 웨이퍼를 제조할 수 있다.
다음에, 본 발명의 제2의 실시형태로서, 본드 웨이퍼의 박막화를 이온 주입 박리법으로 행하는 경우에 대해 도 2를 참조하면서 이하에 설명한다.
도 2는, 본 발명과 관련된 SOI 웨이퍼의 제조 방법에 있어서 제2의 실시형태의 플로우차트를 나타내는 도면이다. 또한, 상기 도 1에 나타내는 요소와 동일한 요소를 나타내는 경우에는 동일한 부호를 붙이고 설명을 생략한다.
우선, 공정 a'에서 본드 웨이퍼(11)와 베이스 웨이퍼(12)를 준비한다(공정 a와 동일). 다음에, 공정 b'에서 베이스 웨이퍼(12)의 열산화 공정(공정 c') 이전에, 베이스 웨이퍼(12)의 접합면(121)과는 반대측의 면(122)에 CVD 절연막(10)을 형성한다(공정 b와 동일). 이어서, 공정 c'에서 베이스 웨이퍼(12)의 전체면에 실리콘 산화막(13)을 열산화에 의해 형성한다(공정 c와 동일).
한편, 본드 웨이퍼(11)의 내부에 수소 이온 또는 희가스 이온 중 적어도 1종류를 주입하여 이온 주입층(15)을 형성한다(공정 d').
이 때, 이온 주입층(15)의 깊이는, 최종적으로 형성되는 SOI층(21)의 두께에 반영된다. 따라서, 주입 에너지 등을 제어하여 이온 주입함으로써 SOI층의 두께를 제어할 수 있다.
이러한 이온 주입시에는 채널링이 문제가 되는 경우가 있지만, 축 채널링이나 면 채널링을 회피하는 방향에서부터 주입하거나, 결정 방향을 고려함으로써 방지할 수 있다.
그러나, 이온 주입층(15)을 형성하기 전에 본드 웨이퍼(11)의 전체면에 실리콘 산화막(14)을 형성하는 경우에는, 이온 주입에 의한 채널링을 한층 방지할 수 있다.
단, 이 경우에는, 공정 d'에서 이온 주입층(15)은 적어도 실리콘 산화막(14)보다 깊은 위치에 형성될 필요가 있다. 따라서, 이온 주입시에 주입 에너지 및 도스(ド-ズ)량은, 본드 웨이퍼(11)의 실리콘 산화막(14)의 막두께에 따라 적당히 선택하면 된다.
또한, 본드 웨이퍼(11)에 대해서 실시하는 공정 d'에서 베이스 웨이퍼(12)에 대해 행하는 공정 b'에서 공정 c' 사이 중 언제든지 행할 수 있으며, 평행하게 행할 수도 있다.
다음에, 본드 웨이퍼(11)와 베이스 웨이퍼(12)를, 베이스 웨이퍼(12) 상의 실리콘 산화막(13), 및 본드 웨이퍼(11) 상의 실리콘 산화막(14)을 개재하여 접합한다(공정 e'). 이 때, 본드 웨이퍼(11)의 접합면은, 공정 d'에서 이온 주입을 행한 면으로 한다.
상기 서술한 도 1의 경우와 마찬가지로, 상온의 청정 분위기 하에, 본드 웨이퍼(11)와 베이스 웨이퍼(12)의 한쪽의 주면을 접촉시킴으로써, 접착제 등을 사용하지 않고도 웨이퍼끼리 접착된다.
다음에, 본드 웨이퍼(11)를 이온 주입층(15)으로 박리함으로써, 본드 웨이퍼(11)를 박막화하여 SOI층(21)을 형성한다(공정 f').
예를 들어, 접합한 웨이퍼에 대해, Ar 등의 불활성 가스 분위기 하에 약 500℃ 이상의 온도, 30분 이상 열처리를 가하면, 결정의 재배열과 기포의 응집에 의해 본드 웨이퍼(11)를 이온 주입층(15)으로 박리시킬 수 있다.
여기서, SOI층(21)과 베이스 웨이퍼(12)의 결합력을 높이는 결합 열처리를 행해도 된다. 예를 들어, 이 결합 열처리는 불활성가스 분위기 혹은 약간의 산화성 가스 분위기 하에, 1000℃~1250℃, 30분에서 4시간의 범위에서 행할 수 있다.
또한, 얻어진 SOI 웨이퍼에 대해, 상기 제1의 실시형태에서도 설명한 바와 같이 SOI층(21)의 두께를 증가시키고 싶은 경우에는, 이 박막화 공정(공정 f') 후에 SOI층(21) 상에 에피택셜 성장을 행할 수도 있다(공정 g').
이와 같이, SOI층의 두께를 증가시킨 경우에는, 본드 웨이퍼의 박막화를 이온 주입 박리법으로 행하고 있어, SOI층의 막두께 균일성이 높은데다 에피택셜 성장을 행하게 되므로, 결정 배향이 안정적인 에피층을 형성할 수 있을 뿐만 아니라, 에피택셜 성장시의 긴 고온 열처리에 대해서 CVD 절연막(10)은 p형 도펀트의 외방 확산을 충분히 방지할 수 있다.
그리고, 이온 주입 박리법으로 박막화하는 제2의 실시형태의 경우에 특히 본 발명의 특징이 효과를 발휘한다. 즉, 본 발명은, 베이스 웨이퍼의 열산화 공정 이전에, 베이스 웨이퍼의 접합면과는 반대측 면에 CVD 절연막을 형성하는 것을 특징으로 하고 있다.
베이스 웨이퍼에 실리콘 산화막을 형성한 후에 CVD 절연막을 형성하면, 제1 의 실시형태에서 설명한 바와 같이, 실리콘 산화막에 대한 경면화가 어려워진다.
또한, 웨이퍼의 접합 공정 후, 베이스 웨이퍼에 CVD 절연막을 형성하면, 그 가열에 의해 본드 웨이퍼에 형성한 이온 주입층의 계면에서 의도하지 않는 박리가 발생할 우려가 있다.
또한, 본드 웨이퍼의 박막화 공정 후, 베이스 웨이퍼에 CVD 절연막을 형성하면, CVD 로의 서셉터에 의한 결함이나, CVD 절연막의 들어감이 발생한 경우, 그것들을 제거하기 위해 SOI층의 표면을 연마할 필요가 생기므로, 이온 주입 박리법에 의해 SOI층을 형성함으로써 얻게 되는 우수한 막두께 균일성을 깨뜨리는 결과가 된다.
따라서, 특히 본드 웨이퍼를 이온 주입 박리법으로 박막화하는 경우에는, 베이스 웨이퍼(12)의 열산화 공정 이전에, 베이스 웨이퍼의 접합면과는 반대측 면에 CVD 절연막(10)을 형성함으로써, 이온 주입 박리법에 의해 얻는 SOI층의 막두께 균일성을 유지하면서, SOI 웨이퍼의 이면으로부터의 도펀트의 외방 확산을 간단하게 방지할 수 있으므로, 휨이 더욱 적고 게터링 능력이 높은 SOI 웨이퍼를 제조할 수 있다.
이하, 본 발명의 실시예 및 비교예를 통해 본 발명을 보다 구체적으로 설명 하지만, 본 발명은 이것에 한정되는 것은 아니다.
(실시예 1~4, 비교예 1, 2)
도 2에 나타내는 플로우를 통해 SOI 웨이퍼(22)를 제조했다. 이 때의 주요 제조 조건 및 결과를 표 1에 나타내고 이하에 설명한다.
실시예 1 실시예 2 실시예 3 실시예 4 비교예 1 비교예 2
본드 웨이퍼 직경 200㎜, n형(인 도프), 10Ω㎝(도판트 농도 5E14/㎤)
베이스 웨이퍼 직경 200㎜, p형(보론 도프), 0.017Ω㎝(도판트 농도 6E18/㎤)
베이스 웨이퍼의 이면 CVD 산화막 두께(㎚) 100 200 300 500 없음 없음
베이스측 열산화막 두께(㎚) 2000
본드측 열산화막 두께(㎚) 100 100
수소 이온 주입 조건 주입 에너지:50keV, 도즈량:5E16/㎠
박리 열처리 아르곤 분위기, 500℃, 30분
희생 산화처리
(데미지 제거)		 (산화): 900℃, 1시간, wet산화(산화막 제거): 5%HF수용액
평탄화 열처리 100%Ar분위기, 1200℃, 1시간
에피택셜층 형성 없음 없음 원료가스:TCS/H2
성장온도:1130℃
에피층:n형, 5Ω㎝, 3㎛		 없음 실시예 3, 4와 동일한 조건
SOI층의 보론 농도 측정(SIMS) < 1E13/㎤ < 1E13/㎤ < 1E13/㎤ < 1E13/㎤ 최대농도
＞1E16/㎤		 최대농도
＞1E14/㎤
<공정 a'>
우선, 본드 웨이퍼(11)로서 직경 200㎜, 인 도프의 n형 실리콘 단결정 웨이퍼를 준비하고, 베이스 웨이퍼(12)로서 직경 200㎜, p형, 보론 도프(6×1018atoms/㎤)의 p+ 실리콘 단결정 웨이퍼를 준비했다(실시예 1~4, 비교예 1, 2).
<공정 b'>
다음에, 베이스 웨이퍼(12)의 접합면(121)을 아래로 하여 CVD 로의 서셉터 상에 재치하고, 그 반대측의 면(122)에 CVD 절연막(10)으로서 CVD 산화막을 CVD법에 의해 형성했다. 형성하는 CVD 산화막의 두께는, 실시예 1에서는 100㎚, 실시예 2에서는 200㎚, 실시예 3에서는 300㎚, 실시예 4에서는 500㎚로 했다. 또한, 비교예 1, 2에서는 CVD 절연막의 형성을 하지 않았다.
<공정 c'>
이어서, 베이스 웨이퍼(12)의 전체면에 실리콘 산화막(13)을 실시예와 비교예 모두 2000㎚의 막두께가 되도록 열산화하여 형성했다.
<보론 농도의 깊이 방향 분포의 산출(시뮬레이션)>
여기서, 실시예 1~4에 있어서, 상기와 같은 방법으로 제작한 베이스 웨이퍼에 대해 CVD 산화막의 표면으로부터 깊이 방향으로 보론 농도 분포를 산출했다. 그 결과를 도 3에 나타낸다. 도 3은, 보론 농도와 CVD 산화막 표면으로부터의 깊이 관계를 나타내는 도면이다.
이 도 3을 참조하면, 예를 들어, CVD 산화막을 100㎚ 형성한 베이스 웨이퍼는, 0~0.1㎛ 부근까지 서서히 보론 농도가 증가하고 있고, 열산화에 의해 형성된 실리콘 산화막에 들어간 0.1㎛ 부근부터 그보다 깊은 곳에서의 보론 농도는 약 6×1018/㎤로 일정해져 있다.
이를 통해, 열산화에 의해 형성된 실리콘 산화막(13)은 베이스 웨이퍼(12)와 거의 같은 농도로 보론 오염되어 있고, 반대로 CVD 산화막(10)에서는 깊이가 얕아질수록 보론 농도가 감소하고 있다는 점에서, CVD 산화막(10)의 표면 부근은, 도펀트(보론) 오염이 억제되어 있음을 알 수 있다.
또한, 열산화 공정 후의 실시예 1~4의 베이스 웨이퍼에 대해, 추가로 모의 디바이스 열처리(통상의 디바이스 제작 공정에서 실시되는 열처리를 본뜬 열처리: 비산화성 분위기 하, 1200℃, 4시간)을 실시한 경우의 CVD 산화막 표면으로부터 깊이 방향으로 보론 농도 분포를 산출했다. 그 결과를 도 4에 나타낸다. 도 4는, 보론 농도와 CVD 산화막 표면으로부터의 깊이 관계를 나타내는 도면이다.
이 도 4를 참조하면, 예를 들어, CVD 산화막을 100㎚ 형성한 베이스 웨이퍼는, 그 표면 부근의 보론 농도가 약 1×1014/㎤ 정도이고, 그보다 두껍게 CVD 산화막을 형성한 베이스 웨이퍼는, CVD 산화막의 최표면 부근에서 거의 보론 오염이 억제되어 있음을 알 수 있다.
<공정 d'>
다음에, 실시예와 비교예 모두 본드 웨이퍼(11)를 열산화하여 100㎚ 두께의 실리콘 산화막(14)을 형성한 후, 수소 이온을 접합면측으로 표 1의 조건으로 주입하여 이온 주입층(15)을 형성했다.
<공정 e'>
그리고, 공정 d'의 본드 웨이퍼(11)와 공정 c'의 베이스 웨이퍼(12)를 각각의 실리콘 산화막(13, 14)을 개재하여 접합시켰다. 이 때, 베이스 웨이퍼(12)는 CVD 산화막(10)을 형성한 면과는 반대측의 면을 접합면으로 하고, 본드 웨이퍼(11)는 이온 주입층(15)을 접합면 측으로 하여 접합시켰다.
<공정 f'>
이 접합한 웨이퍼에 대해, 30분간 500℃의 아르곤 분위기 하에 박리 열처리를 실시하고, 이온 주입층(15)에서 본드 웨이퍼(11)를 박리하여 박막화하여 SOI층(21)을 형성했다. 이어서, SOI층의 데미지 제거를 위해 표 1에 나타낸 조건으로 희생(犧牲) 산화 처리를 실시했다. 이 희생 산화 처리는, 웨이퍼끼리의 결합을 강고하게 하기 위한 결합 열처리를 겸하고 있다. 그리고, 평탄화 열처리를 실시하여 SOI 웨이퍼(22)를 제조했다.
<공정 g'>
실시예 3, 4 및 비교예 2의 SOI 웨이퍼에 대해, 표 1의 조건으로 SOI층(21) 상에 에피택셜 성장을 행했다.
<SOI층의 도펀트 오염 측정>
이와 같이 제조된 실시예 1, 2, 비교예 1(에피택셜 성장 없음), 및 실시예 3, 4 비교예 2(에피택셜 성장 있음)의 SOI 웨이퍼의 SOI층에 대해, SIMS(2차 이온 질량 분석 장치)에 의해 보론 농도를 측정했다. 그 결과를 표 1의 맨 아래에 기재했다.
실시예의 SOI층은 보론 농도가 1×1013/㎤ 정도 혹은 그것 이하인 것에 반해, 비교예에서는, 비교예 2의 에피택셜 성장을 행한 SOI층의 보론 농도는 1×1014/㎤보다 높고, 추가 에피택셜 성장을 행하지 않은 비교예 1에서는, 보론 농도가 1×1016/㎤보다 높은 결과가 나왔다.
이 측정 결과를 통해, CVD 절연막을 열산화 공정 전에 형성한 실시예에서는, 비교예보다 보론의 외방 확산을 방지할 수 있어, SOI층으로의 도펀트에 의한 오토 도프를 억제하고 있음을 알 수 있다.
한편, 본 발명은 상기 실시형태에 한정되는 것은 아니다. 상기 실시형태는 단지 예시일 뿐으로, 본 발명의 특허 청구의 범위에 기재된 기술 목표 사상과 실질적으로 동일한 구성을 갖고 동일한 작용 효과를 나타내는 것은 어떠한 것이어도 본 발명의 기술 목표 범위에 포함된다.

Claims (11)

  1. 적어도, 웨이퍼 전체에 p형 도펀트를 고농도로 함유하는 p+ 실리콘 단결정 웨이퍼로 이루어진 베이스 웨이퍼와, 상기 베이스 웨이퍼의 p형 도펀트보다 저농도인 도펀트를 함유하는 실리콘 단결정 웨이퍼로 이루어진 본드 웨이퍼를 준비하는 공정과;
    상기 베이스 웨이퍼의 전체면에 실리콘 산화막을 열산화에 의해 형성하는 공정과;
    상기 본드 웨이퍼와 상기 베이스 웨이퍼를, 상기 베이스 웨이퍼 상의 실리콘 산화막을 개재하여 접합하는 접합 공정; 및
    상기 본드 웨이퍼를 박막화하여 SOI층을 형성하는 공정;을 포함하는 SOI 웨이퍼의 제조 방법에 있어서,
    상기 베이스 웨이퍼의 열산화 공정 이전에, 상기 베이스 웨이퍼의 접합면과는 반대측 면에 CVD 절연막을 형성하는 공정을 포함하고,
    상기 베이스 웨이퍼의 열산화 공정에 있어서, 상기 실리콘 산화막을 2㎛ 이상의 두께로 형성하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  2. 제1항에 있어서, 상기 접합 공정 이전에, 상기 본드 웨이퍼의 전체면에 실리콘 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방 법.
  3. 제1항에 있어서, 상기 접합 공정 이전에, 상기 본드 웨이퍼의 내부에 수소 이온 또는 희가스 이온 중 적어도 1종류를 주입하여 이온 주입층을 형성해 두고, 상기 본드 웨이퍼의 박막화를, 상기 이온 주입층에서 상기 본드 웨이퍼를 박리하는 것에 의해 행하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  4. 제2항에 있어서, 상기 접합 공정 이전에, 상기 본드 웨이퍼의 내부에 수소 이온 또는 희가스 이온 중 적어도 1종류를 주입하여 이온 주입층을 형성해 두고, 상기 본드 웨이퍼의 박막화를, 상기 이온 주입층에서 상기 본드 웨이퍼를 박리하는 것에 의해 행하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  5. 제1항에 있어서, 상기 CVD 절연막을 CVD 산화막, CVD 질화막, CVD 산화질화막 중 어느 하나로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  6. 제2항에 있어서, 상기 CVD 절연막을 CVD 산화막, CVD 질화막, CVD 산화질화막 중 어느 하나로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  7. 제3항에 있어서, 상기 CVD 절연막을 CVD 산화막, CVD 질화막, CVD 산화질화막 중 어느 하나로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  8. 제4항에 있어서, 상기 CVD 절연막을 CVD 산화막, CVD 질화막, CVD 산화질화막 중 어느 하나로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 베이스 웨이퍼의 p형 도펀트 농도를 5×1017atoms/㎤ 이상으로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 박막화 공정 후, 상기 SOI층 상에 에피택셜 성장을 행해, 상기 SOI층의 두께를 증가시키는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  11. 제9항에 있어서, 상기 박막화 공정 후, 상기 SOI층 상에 에피택셜 성장을 행해, 상기 SOI층의 두께를 증가시키는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
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